DE2316321C2 - Schaltungsanordnung an der Schnittstelle zwischen einer Steuerung eines Rechenwerkes und einem Hauptspeichers einer Rechenanlage - Google Patents

Description

Die Erfindung betrifft eine Schaltungsanordnung an der Schnittstelle zwischen einer Steuerung eines Rechenwerkes und eines Hauptspeichers einer Rechenanlage mit zwei Pufferregistern zum vorübergehenden Festhalten zweier aus der Steuerung herangeführten, für den laufenden bzw. nächsten Zugriff vorgesehenen Adressen und mit über je ein Schaltglied an den Pufferregistern angeschlossenen Treibern des Hauptspeichers.

Eine bekannte Schaltungsanordnung dieser Art, die in der US-Patentschrift 32 37 169 gezeigt und erläutert ist, arbeitet an der Schnittstelle zwischen dem Rechenwerk und einem Hauptspeicher. In einem noch näher zu bezeichnenden Zeitpunkt ihres Arbeitsablaufes gibt sie an das Rechenwerk ein Abrufsignal aus, damit das letztere ein Wort aus Adressen- und Datenbits, sowie aus einem Steuerbit rücküberträgt, die dabei jeweils auf ein ihrer Funktion zugeordnetes Kabel gelegt werden. Während die Adressenbits unmittelbar in ein erstes Pufferregister eintreten, von dem aus sie über einen noch einzuschaltenden Zuordner die Treiber des Hauptspeichers bedienen können, warten die Datenbits vorerst weitere Vorgänge ab, die vom Steuerbit in Gang gesetzt werden. Dieses läuft über einen gesonderten Treiber als Schaltimpuls in das vordere Ende einer Verzögerungsleitung hinein und schaltet danach während seines Laufes längs der Verzögerungsleitung angeordnete Flipflops an bzw. ab, die ihrerseits innerhalb der Schaltungsanordnung eine Reihenfolge von Funktionen auslösen, von denen die drei wesentlichsten nun näher beschrieben seien:

Ihre erste wesentliche Funktion ist die Einschaltung des Zuordners und der Treiber, damit die im ersten Puffcrrcgister festgehaltenen Adressenbits einen Zugriff auf ilen von ihnen festgelegten Platz des Hauptspeichers ermöglichen, der dabei entleert wird, indem die dort aufbewahrten Informationen in einen gesonderten Schaltkreis hineingcleitct und in diesem unter-

worfen werden. — Ihre zweite nachfolgende Funktion ist die Übertragung der Adressenbits aus dem ersten Pufferregister in ein zweites nachgeschaltetes Pufferregister, dessen vorheriger Inhalt zuvor gelöscht wurde; zugleich werden auch die wartenden Datenbits in ein Zwischenregister eingeschleust, dessen vorheriger Inhalt ebenfalls zuvor gelöscht wurde. — Die dritte wesentliche Funktion ist danach die Übertragung der Datenbits aus dem Zwischenregister zu dem zuvor entleerten Platz des Hauptspeichers, auf den jedoch in diesem Zeitpunkt der Zugriff durch die nunmehr im zweiten Pufferregister befindlichen Adressenbits über den nachgeschalteten Zuordner und die Treiber ermöglicht wird. Schließlich wird das nächste Abrufsignal an das Rechenwerk ausgegeben, damit die Adressen- und Datenbits und das Steuerbit des nächsten Wortes aus dem Rechenwerk rückübertragen werden. Die darauf in das erste Pufferregister eintretenden Adressenbits des nächster. Wortes stehen somit für einen weiteren Zugriff auf den Hauptspeicher bereit.

Da der Hauptspeicher für löschendes Lesen konstruiert ist, wird ein Teil seines Zyklus in sonstigen Fällen vom Rückschreibvorgang in Anspruch genommen. Eine Besonderheit der soweit erläuterten, bekannten Schaltungsanordnung liegt jedoch darin, daß sich die normalerweise für den Rückschreibvorgang benötigte Zeitspanne mit der Zeitspanne zum Abrufen und Einschleusen der Adressenbits des nächsten Wortes in das erste Pufferregister überlappen läßt, wodurch die Zeitspanne eines Speicherzyklus verkürzt wird.

Da dieselben vom Rechenwerk herangeführten Adressenbits zuerst vom ersten Pufferregister aus und danach vom zweiten Pufferregister aus noch einmal auf denselben Platz des Hauptspeichers zugreifen und zwischen den beiden Zugriffen ihre Übertragung zwischen den Pufferregistern bewerkstelligt wird, müssen hierzu zahlreiche Schaitsignale aus der vom Steuerbit eingeschalteten Verzögerungsleitung abgeleitet werden. Dementsprechend sind an der Verzögerungsleitung unmittelbar 13 Flipflops angeschlossen, die auf weitere FIipflops uno Verknüpfungsglieder Einfluß nehmen. Somit erscheint der Gesamtaufbau der bekannten Schaltungsanordnung ziemlich aufwendig und kompliziert.

Der Erfindung liegt die Aufgabe zugrunde. Mittel anzugeben, von denen sich bei Anwendung eines Hauptspeichers für nichtlöschendes Lesen der Aufbau der Schaltungsanordnung vereinfachen läßt.

Diese Aufgabe wird erfindungsgemäß dadurch geiöst, daß ein durch ein Anerkennungssignal aus dein Hauptspeicher betätigbarer Auslöseschalter vorgesehen ist, von dem zwei erste gegensinnige Schaltsignale den Schaltgliedern zur abwechselnden Durchschaltung von Informationen aus den Pufferregistern zum Hauptspeicher und zwei zweite gegensinnige Schaltsignale einem Signalgeber zur abwechselnden Ausgabe eines von zwei Adressen-Anforderungssignalen an die Steuerung des Rechenwerkes zuführbar sind.

Ein Ausführungsbeispiel der Erfindung ist in der Zeichnung dargestellt und wird im fo^!genden näher erläutert.

Es zeigt

F i g. 1 eine Rechenanlage in Blockdarstellung mit zwei Speichern und zwei Recheneinheiten, in der die Schaltungsanordnung gemäß der Erfindung angewendet wird,

Fig. 2 das A'sammcnwirken einer Schnittstellenschaltung mit der ihr zugeordneten Steuerung einer Recheneinheit über zahlreiche Signalleitungen, die

F i g. 3 und 3A den Aufbau der Schaltungsanordnung gemäß der Erfindung, die bei einem Zyklus des Hauptspeichers von normaler Länge in Tätigkeit tritt,

F i g. 3B eine Erweiterung der Schaltungsanordnung nach den F i g. 3 und 3A, die bei einem erweiterten Zyklus des Hauptspeichers verwendet wird.

F i g. 4 wie die F i g. 3, 3A und 3B aneinanderzulegen sind, die

F i g. 5 und 5A das zeitliche Auftreten von Signalen im

ίο Betrieb der Schaltungsanordnung nach den F i g. 3. 3A und 3B und

F i g. 6 wie die F i g. 5 und 5A aneinanderzufügen sind In der F i g. 1 ist ein verallgemeinertes Blockschaltbild

einer Rechenanlage gezeigt, die einen Hauptspeicher 1OZ einen erweiterten Speicher 103 und ein Rechenwerk aufweist, von dem nur eine Befehls-/Recheneinheit 100 und eine Ein-/Ausgabe-Recheneinheit 101 wiedergegeben sind. Zwischen der Büfehls-/Recheneinheit 100 und dem Hauptspeicher 102 verlaufen zwei Zugriffsbahnen 104 und 107, von denen die eine 104 von einer Befehlssteuerung 106 üb.:«· eine zugehörige Schnittstelle JOS und die andere iO7 von einer Qperandensteuerung 109 über eine zugehörige Schnittstelle 108 benutzt wird. Der erweiterte Speicher 103 wird über eine Schnittstelle 111 bedient, die mit der Befehlssteuerung 106 oder der Operanden-Steuerung 109 in Verbindung steht. Zwischen dem Hauptspeicher, sowie dem erweitereten Speicher und der Ein-ZAusgabe-Recheneinheit 101 ist jeweils nur eine Signalbahn 113 bzw. 314 vorgesehen, die zwecks Zugriff von einer einzigen Datensteuerung 116 benutzt wird. Zwischen der jeweiligen Signalbahn 113 bzw. 314 und der Datensteuerung 116 sind innerhalb der Ein-AAusgabe-Recheneinheit 101 jeweils ein Schalter 115 bzw. 118 und eine Schnittstelle 114 bzw. 117 vorgesehen.

In der Rechenanlage der Fi g. 1 arbeiten die Schnittstelle 105 für den Befehlszugriff und die Schnittstelle 108 für den Operandenzugriff fast genauso wie die Schnittstelle 114 für den Datenzugriff auf den Hauptspeicher 102 und die Schnittstelle 117 für den Datenzugriff auf den erweiterten Speicher 103: daher braucht an Hand Ger F i g. 3,3A und 3B nur die Schaltungsanordnung z. B.

an der Schnittstelle 108 näher erläutert zu werden.

In der F-' ig. 2 sind die Operandensteuorung 109 und ihre zugehörige Schnittstelle 108, die in der Fig. 1 durch ein Kabel 119 miteinander verbunden sind, vergrößert wiedergegeben, wobei das Kabel 119 in 6 Steuerleitungen 236, 221, 238, 237, 222 und 239 und ein Kabel 220 mit 74 Bitleitungen zerlegt isi. Diese 74 Bitieitungen können 24 Bits der Speicheradresse, 2 Adressen- Paritätsbits, 36 Datenbits zum Schreiben, 2 Datenparitätsbits. 8 Steuerbits zum Schreiben und das zugehörige Paritätsbit, sowie ein Test- und Löschbit aus der Opera:"d2nsteuerung 109 zur Schaltungsanordnung der Schnittstelle 108 gleichzeitig übertragen, wo sie in eine Matrix oder ein 74stufiges Pufferregister eintreten. In den Steuerleitungen wird in zyklischer Folge in der durch einen Pfeil angegebenen Richtung jeweils ein Steuersignal hindurchgeleitet, das der Reihe nach die folgenden Funktionen 1. bis 6. bewirkt:

1. Adressen-Anforderung für die Matrix 1

Im ersten Schritt wird aus der Operanden-Steuerung

h5 109 über die Stcucrleitung 236 das Informationswort mit bis zu 74 Bits für die Matrix 1 an der Schnittstelle 108 angefordert, worauf die Operanden-Steuerung 109 dieses Informationswort auf das Kabel 220 legt.

2. Einschleusen in die Matrix 1

Im zweiten Schritt läuft in der Steuerleitung 221 ein als Schaltsignal wirksames Steuersignal von der Operanden-Steuerung 109 zur Matrix 1 an der Schnittstelle 108, damit das auf dem Kabel 220 herankommende Informationswort in die Matrix I eingelassen wird.

3. Anerkenntnis der Belegung der Matrix 1

Im dritten Schritt wird von einem Steuersignal in der Steuerleitung 238 der Operanden-Steuerung 109 angezeigt, daß die Einschleusung des Informationswortes aus der Operanden-Steuerung 109 in die Matrix 1 stattgefunden hat. damit die Operanden-Steuerung 109 die nächste Anforderung annehmen kann.

4. Anuresseii-Ainuruci üi'tg für eifie mäinx 2

Im vierten Schritt wird über die Steuerleitun^ 237 aus der Operanden-Steuerung 109 das nächste Informationswort mit bis zu 74 Bits für eine in der Schaltungsanordnung der Schnittstelle 108 vorhandene Matrix 2 angefordert, worauf die Operanden-Steuerung 109 dieses Inforamtionswort auf das Kabel 220 legt.

5. Einschleusen in die Matrix 2

Im fünften Schrii ι lauft in der Steucrlcitung 222 ein als Schaltsignal wirksames Steuersignal von der Operanden-Steuerung 109 zur Matrix 2 an der Schnittstelle 108, damit das auf dem Kabel 220 herankommende Informationswort in die Matrix 2 eingelassen wird.

6. Anerkenntnis der Belegung der Matrix 2

Im sechsten Schritt wird von einem Steuersignal in der Steuerleitung 239 der Operanden-Steuerung 109 angezeigt, daß die Einschleusung des Informationswortes aus der Operanden-Steuerung 109 in die Matrix 2 stattgefunden hat. damit die Operanden-Steuerung 109 die nächste Anforderung annehmen kann.

Anschließend werden diese sechs Schritte in derselben Reihenfolge so lange wiederholt, wie Informationswörter zum Eingriff auf den Hauptspeicher 102 von der Operanden-Steuerung 109 der Befchls-/Recheneinheit 100 der Schaltungsanordnung an der Schnittstelle 108 zur Verfügung gestellt werden können. Dabei wird die Häufigkeit der Zugriffe an die veränderlichen Zykluszeiten und die Verfügbarkeit des Hauptspeichers 102 durch diese Schaltungsanordnung angepaßt, die von ihrer Art her passiv ist und asynchron arbeitet, ohne zu reagieren, wenn sie nicht durch ein äußeres Signal in Gang gesetzt wird. Die allgemeine Reihenfolge der Vorgänge innerhalb der Schahungsanordnung nach ihrem Ansprechen auf die Informationswörter und Singnale aus der Operanden-Steuerung 109 sei nun in Verbindung mit den logischen Schaltbildern der F i g. 3,3A und 3B und mit den Auftragungen über der Zeit in den F i g. 5 und 5A ausführlich erläutert.

Die Schaltungsanordnung der F i g. 3 und 3A enthält vier gesonderte, durch gestrichelte Blöcke markierte Bereiche, von denen ein Block 200 als Zwischenspeicher, ein Block 201 a!s Signalgeber, ein Block 202 als Moduladressierer und ein Block 203 in der F i g. 3A als Auslöseschalter bezeichnet werden können, von dem aus die Schaltvorgänge im Zwischenspeicher und im Signalgeber gesteuert werden. Wenn das aus der Operanden-Steuerung 109 herangeführte Informationswort aus 74 Bits anzeigt, daß der Hauptspeichsr 102 zu seiner Bearbeitung voraussichtlich eine verlängerte Zykluszeit in Anspruch nehmen wird, wird eine zusätzliche, in der F i g. 3B dargestellte Schaltungsanordnung in Gang gesetzt.

Die bereits erwähnten Matrizen 1 und 2, die innerhalb des als Zwischenspeicher bezeichneten Blockes 200 angeordnet sind, nehmen unter der Steuerung des Auslöseschalters 203 abwechselnd je ein Informationswort aus 74 Bitsauf.

UND-Glieder 208 und 209 des Blockes 200 werden ebenfalls unter der Mitwirkung der Schaltung nach F i g. 3A abwechselnd geöffnet, um den Inhalt der Matrizen 1 und 2 über ein ODER-Glied 210 und mehrere Treiber 211 in den Hauptspeicher 102 einzulassen.

Die Auswahl des speziellen Speicherabschnittes und Moduls, suf den zugegriffen werden so!!, wird durch die logische Schaltung des gestrichelten, rechteckigen Blokkes 202 festgelegt. Im einzelnen wird das aus 74 Bits zusammengesetzte Wort, das über Leitungen 220 aus dem Steuerteil 109' empfangen wird, auch durch ein ODER-Glied 217 in einen Adressen-Decodierer 218 hin-

2'j eingeleitet, dessen Ausgangssignale dann über zahlreiche Leitungen, die zu einem Kabel 225 zusammengefaßt sind, einem UND-Glied 219 zugeführt wurden. Zwei aroerc Eingangsklemmen 226 und 227 des UND-Gliedes 219 müssen sich auf einem hohen Potential, das eine

so binäre Eins bedeutet, befinden, damit ein vollständiger Zugriff zum Hauptspeicher 102 gegeben ist; die Ausgangssignale der Treiber 211 werden daher in Vorbereitung des Lese- oder Schreibvorganges in den Hauptspeicher 102 eingelassen.

Um die beiden Eingangsklemmen 226 und 227 auf ein hohes Potential zu bringen, müssen ein Flipflop 230 und ein weiteres Flipflop 231 der Fig.3A gesetzt sein. Das Flipflop 230 wird von einem Signal aus einer Verzögerungsleitung 233 oder 234 innerhalb des Blockes 201 der F i g. 3 gesetzt. Das Ausgangssignal der Verzögerungsleitung 233 oder 234 zeigt auch über eine Leitung 238 oder 239 die Einschleusung in die eine Matrix 1 oder 2 an.

Um die Eingangsklemme 227 auf ein hohes Potential

zu bringen, muß das Flipflop 231 der Fig. 3A gesetzt sein-, dies erfolgt auf ein Anerkenntnissignal hin, das vom Hauptspeicher zurückkommt, nachdem vom Ausgangssignal des UND-Gliedes 219 (Fig. 3) ein Zugriff erfolgt ist. Somit ist das Anerkenntnissignal, das zur Erregung des Flipflops 231 und zur nachfolgenden Einschaltung des UND-Gliedes 219 notwendig ..ti, stets das Ergebnis eines unmittelbar vorausgehenden Zugriffes zum Hauptspeicher, also einer vorausgegangenen Erregung des UND-Gliedes 219. Wie man sehen kann, muß die Eingangsklemme 227 des UND-Gliedes 219 zu Anfang auf ein hohes Potential gebracht werden, wenn das gesamte System in Betrieb genommen wird. Dementsprechend wird das Flipflop 231 der F i g. 3A zu Beginn über eine Leitung 223 durch einen Hauptlöschimpuls gesetzt das durch ein ODER-Glied 270 zu ihm herankomm L

Zur Beschreibung des Blockes 201 der F i g. 3 zurückkommend, sei bemerkt daß die Adressenanforderung durch die Steuersignale erfolgt die in der Signaileitung 236 oder 237 eines gesetzten Flipflop 255 oder 256 auftreten; diese werden in den aufeinanderfolgenden Arbeitszyklen abwechselnd durch Signale der logischen Schaltung nach F i g. 3A auf der Leitung F bzw. C ge-

setzt.

Eine der Hauptfunktionen der logischen Schaltung nach F i g. 3A besteht darin, das impulsförmige Signal zu verarbeiten, das sich aus dem unmittelbar vorhergehenden Zugriff zum Hauptspeicher ergibt, um die logischen Schaltungen der Fig. 3, 3A und 3B für den nächsten Zugriff zum Hauptspeicher vorzubereiten. Insbesondere sp^richt die Schaltung der F i g. 3A auf das aus dem Hauptspeicher kommende Anerkcnntnissignal an, um die sich gegenseitig ausschließenden Zustände der UND-Glieder 208 und 209 (F i g. 3) zu ändern, so daß die Ausgangssignale der Matrizen I und 2 abwechselnd in den Hauptspeicher gelangen, und um die sich gegenseitig ausschließenden Zustände der Flipflops 2SS und 256 abzuändern, damit das Anforderungssignal, das zum Steuerteil 109' gesendet wird, für die jeweils andere Matrix bestimmt ist.

Die logische Steuerschaltung innerhalb eines gestrichelten Blockes der F i g. 3A ist ein Auslöseschalter 203. der auf das Anerkenntnissignal anspricht, das über eine Leitung 258 aus dem Hauptspeicher empfangen wird, und der jedesmal seinen Zustand ändert. Durch die Zustandsanderungen des Auslöseschalters 203 ergibt sich eine Potentialänderung an Ausgangsklemmen 266 und 267, von denen die eine das hohe Potential und die andere das niedrige erhält. Da diese Ausgangsklemmen unmittelbar an Klemmen Dund Eder Fig.3 angeschlossen sind, ändert sich jedesmal dann der Schaltzustand der UND-Glieder 208 und 209, wenn ein Anerkenntnissignal im Auslöseschalter 203 der Fig.3A empfangen wird Da die beiden Ausgangsklemmen 266 und 267 fer- _ ner über ein ODER-Glied 268 an einer Verzögerungsleitung 369 und dahinter über das ODER-Glied 270 an der Setzeingangsklemme des Flipflop 231 angeschlossen sind, wird das letztere stets infolge des F.ingangs eines Anerkenntnissignals aber erst nach einer Verzögerungsperiode gesetzt, die von der Verzögerungsleitung 36§ festgesetzt ist

In Abhängigkeit davon, ob an der Ausgangsklemme 266 oder 267 ein hohes Potential erscheint, wird schließlich ein UND-Glied 260 oder 261 leitend, um eine Verzögerungsleitung 262 oder 263 zu erregen, so daß die Ausgangssignale an den Leitungen Coder F erscheinen. Die letzteren sind jeweils mit drei anderen Punkten der logischen Schaltungen in den F i g. 3.3A und 3B verbunden. Die eine Verbindung läuft zur Setzklemme der Flipflops 255 und 256 zwecks Adressenanforderung, wie im gestrichelten Block 201 der F i g. 3 zu sehen ist. Vom Signal in der Leitung Coder Fwird entweder das Flipflop 255 oder 256 gesetzt, um die Adresse für die Matrix 1 oder 2 anzufordern.

Von den Signalen in der Leitung Coder Fwird auch über ein ODER-Glied 244 der Fig.3 das Flipflop 230 und ebenso über ein ODER-Glied 271 das Flipflop 231 der F i g. 3A gesetzt, wodurch die Vorbereitung der gesamten logischen Schaltung für den nächsten Zugriff zum Hauptspeicher beendet wird. Während der Zeitspanne, in der das Flipflop 231 gesetzt war, wurden das UND-Glied 219 der F i g. 3 eingeschaltet, damit ein Zugriff zum Hauptspeicher Zustandekommen konnte. Die anderen beiden Eingangsklemmen des UND-Gliedes 219 liegen in dieser Zeitspanne tatsächlich auf einem hohen Potential, wie aus der ausführlichen Beschreibung der zeitlichen Auftragungen nach F i g. 5 hervorgeht, die später erläutert wird.

Urn die gesamte Anordnung in Betrieb zu nehmen, müssen zuerst die-verschiedenen Flipflops in bestimmte Zustände eingestellt werden, was durch einen der Leitung 223 zuzuführenden Hauptlöschinipuls und einen Startimpuls geschieht, der in einer Leitung 224 der F i g. 3 auftritt. Vom Hauptlöschimpuls werden die Flipflops 255 und 256 über ODER-Glieder 280, 282 (F i g. 3) zurückgestellt und außerdem über das ODER-Glied 270 (Fig. 3A) das Flipflop 231 gesetzt, von dem ein Zugriff auf den Hauptspeicher ermöglicht wird.

Anschließend wird von in der Leitung 224 laufenden Startimpuls über ein ODER-Glied 28t das Flipflop 255

ίο der F i g. 3 und ein Flipflop 283 der F i g. 3A gesetzt und ein Flipflop 284 in Auslöseschalter 203 zurückgestellt. Durch das Setzen des Flipflops 255 wird über die Leitung 236 die Anforderung der ersten Adresse aus dem Stcuerteil 109' der F i g. 2 in Gang gesetzt. Der Steucr-

I^ teil 109' spricht auf eine derartige Anforderung an, um über die Leitung 220 das erste Wort aus 74 Bits der Matrix 1 der Fig.3 zuzuleiten. Dieses Wort wird dort vorübergehend festgehalten. Die Verzögerungsleitung 233 nimmt diese vorübergehende Speicherung wahr und löscht üder das ODER-Glied 280 das Flipflop 255, wobei ein Steuersignal als Anerkenntnis der Speicherung in der Matrix 1 über die Signalleitung 238 dem Steuerteil 109' zugeführt wird.

Beim Empfang des zuvor genannten Steuersignals

wird der Steuerteil vorbereitet, damit sie ein zweites Wort aus 74 Bits der Matrix 2 des Pufferspeichers 108 beim Eingang des nächsten Steuersignals für die Adressenanforderung zuleiten kann. Wenn man zu den zeitlichen Auftragungen der F i g. 5

jo übergeht, tritt ein Hauptlöschimpuls 290 (Kurve A) im Zeitpunkt Γη auf. Ein Startimpuls 291 folgt dem Hauptlöschimpuls nach einer gewissen Zeit (Kurve BJL Vom Hauptlöschimpuls 290 wird das Flipflop 255 der Matrix 1 gelöscht (Kurve C). Bei allen Kurven der Fig.5 wird

r» der gelöschte (zurückgestellte) Zustand eines Flipflops durch ein tiefes Potential und der gesetzte Zustand durch ein hohes Potential wiedergegeben. Vom Hauptiöschimpuis 2SG wird auch das Fiiptiöp 23i gesetzt. Vom Startimpuls 291 werden zu einem Zeitpunkt Γι das Flip flop 255 (Kurve C) und außerdem das Flipflop 283 (F i g. 3A) gesetzt (Kurve P).

Durch das Setzen des Flipflops 255 im Zeitpunkt T_x wird das Steuersignal zur Adressenanforderung an den Steuerteil 109' gesendet, damit das erste Wort aus 74 Bits zur Matrix 1 übertragen wird. Daher kommt zur Zeit Τϊ also einen Augenblick später aus dem Steuerteil 109' das Wort aus 74 Bits in der Matrix 1 an und wird dort vorübergehend festgehalten (Kurve D). Zu diesem Wort gehört das Steuersignal, das in der Signalleitung 221 (Fig.3) erscheint Die Verzögerungsleitung 233 spricht auf dieses Steuersignal an und löscht über das ODER-Glied 280 im Zeitpunkt T₁ das Flipflop 255 (Kurve C), wobei dem Steuerteil 109' angezeigt wird, daß das Wort aus 74 Bits in der Matrix 1 aufgenommen ist.

Das die Verzögerungsleitung 233 verlassende Signal gelangt über eine Leitung 241 zu einem ODER-Glied 243, um das Flipflop 230 im Zeitpunkt T_s zu setzen (Kurve F). Folglich sind nach dem Zeitpunkt Γ3 sowohl das Flipflop 230 als auch das Flipflop 231 gesetzt (Kurven F und GJL Der Adressen-Decodierer 218(Fi g. 3) führt seine Signale durch das UND-Glied 219 hindurch, von denen der spezielle Speicherabschnitt und Modul ausgewählt werden, der durch das erste Wort aus 74 Bits bestimmt ist, das in der Matrix 1 vorübergehend festgehal- ten wird; so kann im Zeitpunkt T} auf den Hauptspeicher 102 zugegriffen werden (Kurve H). Dies geschieht fast gleichzeitig mit dem Beladen der Matrix 1 zur Zeit T₂.

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Zusammenfassend gesehen, wird das UND-Glied 219 eingeschaltet, daß die decodierten Signale vom Adressen-Decodierer 218 zum Hauptspeicher hindurchgehen läßt und einen Zugriff zu diesem ermöglicht. Somit treten die in der Matrix 1 enthaltenen Daten durch das UN D-Glied 208 und das ODER-Glied 210 in die Treiber 211 des Hauptspeichers ein, in den der gewünschte Lese- oder Schreibvorgang stattfindet.

In diesem Zeitpunkt befindet sich die eine Klemme D des UND-Gliedes 208 auf einem hohen Potential, da sie mit der Datenausgangsklemme des Flipflop 283 (Fig.3A) verbunden ist, das infolge des Startimpulses 291 gesetzt ist (Kurve B).

Sobald das ΙΊίρΠορ 230 zum Zugriff auf den Hauptgesetzt; die Matrix 2 wurde kurz danach im Zeitpunkt Tb gefüllt (Kurve L). Anschließend wurde im Zeitpunkt Ti (Kurve M) ein Ausgangsimpuls 376 von der Verzögerungsleitung 234 geliefert, der über das ODER-Glied 243 im Zeitpunkt das Flipflop 230 setzt (Kurve F).

Um das UND-Glied 219 zu erregen, muß auch das Flipflop 231 gesetzt werden, dessen hohes Potential seiner Eingangsklemmen 227 über eine Leitung 269 (F i g. 3A) zugeführt wird. Das Flipflop 231 wird von

ίο einem Ausgangssignal 301 der Verzögerungsleitung 369 gesetzt, die ihrerseits über das ODER-Glied 268 beim Setzen eines Flipflops 284 erregt wird. Das Ausgangssignal 301 ist als Impuls wiedergegeben, der zur Zeit T₁ auftritt (Kurve O). Die Einschaltung des Flipflops 231

speicher im Zeitpunkt Γι gesetzt ist, sind die notwendi- π durch diesen Impuls ist auch zur Zeit T, zu sehen (Kurve

gen Bedingungen zur Einschaltung des UND-Gliedes 260 (F i g. 3a) erfüllt, und die Verzögerungsleitung 262 wird erregt. Insbesondere sind die Bedingungen zu seiner Einschaltun⁰ di? fol^nd^n:

Dadurch daß das Flipflop 230 gesetzt wird, erscheint an einer Eingangsklemme 295 des UND-Gliedes 260 ein hohes Potential; das gleiche gilt für die Ausgangsklemme 266, wenn das Flipflop 283 gesetzt wird, sowie für eine Eingangsklemme 297, wenn das Flipflop 231 ebenfalls gesetzt ist.

Die Verzögerungszeit der Vezögerungsleitung 262 ist gleich dem Zeitintervall Tj - T₅ (Fig.5). Zur Zeit T₅ gibt die Verzögerungsleitung 262 in der Leitung C ein Signal ab, das, wie bereits erwähnt, drei Eingängen in den Schaltungen der Fig. 3,3A und 3B zugeführt wird, nämlich

C). Folglich sind zur Zeit T<> alle Bedingungen zur Einschaltung der UND-Glieder 219 und 261 erfüllt, im einzelnen sind die Bedingungen zur Einschaltung: des UND-Gliedes 219 die folgenden:

1. das Setzen des Flipflops 231,

2. das Setzen des Flipflops 230 zum Eingriff auf den Hauptspeicher 102,

3. die Gegenwart der entschlüsselten Signale, die aus dem Adressen-Decodierer 218 der Fig.3 austreten.

Die Bedingungen zur Einschaltung des UND-Gliedes 261 sind:

dem ODER-Glied 271 und der Löscheingangsklemme des Flipflops 231, über die dieses gelöscht wird (Fig. 3A),

dem Setzeingang des Flipflops (F i g. 3), das Steuersignal für die Anforderung des nächsten Wortes von 74 Bits aus dem Steuerteil 109' (F i g. 2) abgibt, dem ODER-Glied 244 und der Löseheingangsklem-

1. das Setzen des Flipflops 231,

2. das Setzen des Flipflops 284 im Auslöseschalter 203 und

3. das Setzen des Flipflops 230 (F i g. 3).

J5 Somit wird zur Zeit Tq der zweite Zugriff auf den Hauptspeicher bewirkt, bei dem das zuvor in der Matrix 2 vorübergend aufbewahrte Wort über das UND-Glied

3. dem ODER-Glied 244 und der Löseheingangsklem- 209, das ODER-Glied 210 und die Treiber 211 in den me des Flipflops 230 (F i g. 3), das dadurch gelöscht 40 Hauptspeicher gelangt, in dem dieses Wort verarbeitet wird, wodurch das UND-Glied 260 (F i g. 3A) abge- wird,
schaltet wird,-ireil das Potential an seiner Eingangs- Da das UND-Glied 261 zur Zeit T₉ ebenfalls einge-

klemme 295 absinkt. schaltet war, gibt die Verzögerungsleitung 263 in der

Leitung F eine kurze Zeit später im Zeitpunkt Ti₀ ein

Das UND-Glied 261 würde dabei auch abgeschaltet 45 Signal 377 ab (Kurve N). Dieses übernimmt praktisch werden, wenn es im eingeschalteten Zustand gewesen dieselben drei Funktionen wie das Ausgangssignal der wäre, (was jedoch nicht der Fall war). Es ist von Bedeutung, daß das UND-Glied 261 außer Funktion ist, damit
es einem Empfang des Anerkenntnissignals auf der Leitung 258 keinen zu frühen Impuls zur Verzögerungslei- 50
tung 263 hindurchgehen läßt. Mit anderen Worten aus- 1.
gedrückt, soll das UND-Glied 261 solange nicht eingeschaltet werden, bis die drei Bedingungen erfüllt sind, 2.
von denen eine das Setzen des Flipflops 230 zum Zugriff
auf den Hauptspeicher ist. Der erste Arbeitszyklus ist 55 3.
nunmehr abgeschlosser..

Wie aus der F i g. 5 hervorgeht, wird der erste Anerkenntnisimpuls 375, der aus dem Hauptspeicher 102 zurückkommt, im Zeitpunkt T_b empfangen (Kurve J). Er Verzögerungsleitung 262 im Zeitpunkt Ts (Kurve I).

Insbesondere löst das Signal aus der Verzögerungsleitung 263 die folgenden Vorgänge aus:

Es löscht über das ODER-Glied 271 das Flipflop

Es setzt über das ODER-Glied 281 das Flipflop 255 zur Adressenforderung.

Es löscht über das ODER-Glied 244 das Flipflop 230.

Dadurch, daß das Flipflop 255 gesetzt wird, wird im Zeitpunkt Ti₀ das Steuersignal für die Anforderung des

tritt in der Leitung 258 (F i g. 3A) auf und geht durch 60 nächsten Wortes aus 74 Bits aus dem Steuerteil 109' ODER-Glieder 287 und 288 zu einem UND-Glied 285 hervorgerufen (Kurve C). Anschließend wird im Zeitpunkt T₁₂ (Kurve D) die Matrix 1 erneut mit den 74 Bits beladen, um den nächsten Speicherzyklus vorzuberei-

bzw. 286 hindurch, um die Flipflops 283 und 284 umzuschalten. Dabei wird das Flipflop 283 gelöscht (Kurve P) und das Flipflop 284 gesetzt (Kurve C). Das UND-Glied 261 wird in diesem Zeitpunkt nicht eingeschaltet, da die Flipflops 230 und 23t noch nicht gesetzt sind (Kurven R und G).

Das Flipflop 256 (F i g. 3) wurde zur Zeit T₅ (Kurve K)

Während der vorübergehenden Aufnahme des Wortes in der Matrix 1 wird die Verzögerungsleitung (F i g. 3) erregt, damit der von ihr abgegebene Impuls im Zeitpunkt Tu über das ODER-Glied 243 das Flipflop

2JO setzt (Kurve F). Außerdem löscht dieser Impuls über das ODER-Glied 280 das Flipflop.255. Der Adressen-Decodierer 218 spricht auf die aus dem Steuerteil 109^r aufgenommene Adresse an und führt die entschlüsselte Adresse dem UND-Glied 219 zu. Dieses läßt sie jedoch noch nicht hindurchgehen, da das Flipflop 231 (F i g. 3A) noch nicht gesetzt ist. Das Setzen unterbleibt solange, bis ein Anerkenntnisimpuls 378 nach dem vorherigen Zugriff zum Hauptspeicher zurückkommt (Kurve H). Dieser Anerkenntnisimpuls 378 erscheint im Zeitpunkt Tn (Kurve I) und wird dem Auslöseschalter 203 (F i g. 3A) zugeleitet, um das Flipflop 283 zu setzen und das Flipflop 284 zu löschen. Das Setzsignal des Flipflop 283 wird zum Sct/.cn des Flipflop 231 über das ODI-R-Glied 26H, die Verzögerungsleitung 369 und danach im Zeitpunkt Tu über das ODER-Glied 270 geleitet (Kurven O und G).

Gleichzeitig werden das UND-Glied 219 zum Zugriff auf den Hauptspeicher 102 und das UND-Glied 260 erregt, um die Verzögerungsleitung 262 einzuschalten, deren Ausgangssignal eine kurze Zeit später im Zeitpunkt 7"i5 -is Impuls 304 auftritt (Kurve I). Er übernimmt die drei zuvor aufgezählten Aufgaben, nämlich die Flipflops 230 und 231 zu löschen und das Flipflop 236 zu setzen, um das Steuersignal für Anforderung für die Matrix 2 dem Steuerteil 109' zuzuleiten.

Die übrigen Auftragungen der Fig.5A vom Zeitpunkt 7Ϊ5 bis zum Zeitpunkt T₂₈ zeigen die Arbeitsweise des Systems in einem zeitlich erweiterten Zyklus.

Unter gewissen Umständer wird nämlich ein erweiterter Zyklus benötigt, wenn 7. B. nur ein teilweiser Schreib-, Test- und Setzt-, Test- und Lösch- oder Test- und Sprungvorgang stattfinden soll.

Unter diesen Bedingungen spricht eine Decodierschaltung 320 (F i g. 3B) auf das empfangene Wort aus 74 Bits an, um ein Signal einer Eingangsklemme der UND-Glieder 330 und 331 zuzuleiten. Es wird jedoch nur das eine in einem Zustand gebracht, bei dem aus der Decodierschaltung 320 ein Signal hindurchgelassen wird. Die anderen Eingangsklemmen der UND-Glieder 330 und 331 sind nämlich an die Ausgangsklemmen der Verzögerungsleitungen 233 bzw. 234 (Fig.3) angeschlossen. Folglich wird gerade dasjenige UND-Glied eingeschaltet, das durch die spezielle Matrix bestimmt ist. die zuletzt vorübergehend Signale gespeichert hat.

Dementsprechend sei angenommen, daß die Matrix 2 (F i g. 3) im Zeitpunkt Tw (F i g. 5A) vorübergehend gefüllt wird. Das Ausgangssignal der Verzögerungsleitung 234 gelangt dann im Zeitpunkt T_ls zum UND-Glied 331 und setzt dadurch ein Flipflop 322 für diesen erweiterten Zyklus (Kurve E). Im Zeitpunkt Γ« wird außerdem von der Verzögerungsleitung 234 ein Singal (Kurve K) erzeugt, daß das Flipflop 230 setzt (Kurve F).

Als im Zeitpunkt Tu ein Anerkenntnisimpuls 307 aus dem vorangehenden Arbeitszyklus der Matrix 1 auftrat, wurde das Flipflop 284 für die Matrix 2 eingeschaltet und das Flipflop 283 abgeschaltet, wodurch die Datenübertragung aus der Matrix 2 über das UND-Glied und das ODER-Glied 210 zum Hauptspeicher vorbereitet ist, wenn anschließend ein Zugriff vom UND-Glied 219 aus stattfindet

Im Zeitpunkt Tie wird von dem Impuls aus der Verzögerungsleitung 234 auch das Flipflop 322 im erweiterten Zyklus der Matrix 2 gesetzt

Nun sei angenommen, daß das Wort aus 74 Bits, das von SteuerteU 109' der Matrix 2 zugeleitet wurde, eine Anforderung für einen erweiterten Arbeitszyklus enthalten möge. Dann liefert die Decodierschaltung (F i g. 3B) an die Eingangsklemme des UND-Gliedes 3", 1 ein Signal. Da das andere Eingangssignal des UND-Gliedes 331 aus der Verzögerungsleitung 234 (Fig.3) für einen erweiterten Arbeitszyklus im Zeitpunkt Ti₈ empfangen wird, setzt das UND-Glied 331 das Flipflop 322.

Durch den im Zeitpunkt Ti₇ (Kurve J) auftretenden Anerkenntnisimpuls 307 löst der Aiislöseschalter 203 (F i g. 3A) über das ODER-Glied 268 die Verzögerung»· ίο leitung 369 aus, deren Ausgangsimpuls über das ODER-Glied 270 anschließend im Zeitpunkt Tm das Flipflop 231 setzt (Kurve G der Fi g. 5A). Da sich seine drei Eingangsklemmcn nun auf einem hohen Potential befinden, wird von ihm im Zeitpunkt Tw zum Hauptspeicher |-- zugegriffen (Kurve H) und gleichzeitig die Verzögerungsleitung 263 (F i g. 3A) erregt. Eine kurze Zeitspanne später im Zeitpunkt T₂] gibt die Verzögerungsleitung 263 ein Signal (Kurve N) ab, das zugleich die drei Impulse (Kurven F, G und H) beendet und außerdem die Andresser.anfcrderur.g für die Matrix 1 herruft (Kurve C).

Im Zeitpunkt T>i schaltet das von der Verzögerungsleitung 263 abgegebene Signal auch ein UND-Glied 324 (F i g. 3B) ein, so daß im erweiterten Zyklus ein Flipflop 326 (Kurve S) gesetzt wird, von dem über eine Leitung 350 die UND-Glieder 285 und 286 des Auslöseschalters 203 gesperrt werden, damit sie bei der Ankunft des nächsten Anerkenntnisimpulses in der Leitung 258 nicht eingeschaltet werden können.

μ Eine Setzausgangsklemme 351 des Flipflops 326 verbleibt nach dem Zeitpunkt Tu auf einem hohen Potential und hält ein UND-Glied 327 offen, um einen Anerkenntnisimpuls 353 hindurchgehen zu lassen, der im Zeitpunkt T₂] (Kurve J) in einer Leitung (352) herankommt. Da die UND-Glieder 285 und 286 gesperrt sind, kann der Anerkenntnisimpuls 353 nicht in den Auslöseschalter 203 (F i g. 3A) eintreten, sondern es wird durch das UND-Glied 327 abgezweigt und dahinter in ein Verzögerungsglied 328 eingelassen, von wo es durch die ODER-Glieder 287 und 288 (Fig.3A) zu den UND-Gliedern 285 und 286 gelangt, die nun eingeschaltet werden.

Das von dem Verzögerungsglied 328 abgegebene Signal wird auch zur Löscheingangsklemme deh Flipflops 326 zurückgeleitet, um letzteres gleichzeitig mit der Zuführung des verzögerten Signals zu den UND-Gliedern 285 und 286 zu löschen. Die logische Schaltung ist derart konstruiert, daß das Flipflop 326 vor dem Ende des den UND-Gliedern 285 und 286 zugeführten Impulses gelöscht wird, so daß sie den aus dem Verzögerungsglied 328 kommenden Impuls hindurchgehen lassen können.

In den gerade erläuterten Beispiel wird im Auslöseschalter 203 das Flipflop 283 zur Zeit Tj$ gesetzt und das Flipflop 284 gelöscht (Kurve P und Q der F i g. 5A). In der F i g. 5A ist auch ein Ausgangsimpuls 356 des Verzögerungsgliedes 328 (F i g. 3b) dargestellt, der zur Zeit Ta, einsetzt (Kurve 7JL

Zusätzlich zum genannten Auslösevorgang löscht der Ausgangsimpuls 356 zur Zeit T_2b die Flipflops 322 und 326(Fig.3B).

Beim Auslösen des Auslöseschalters 203 durch den Ausgangsimpuls 356 des Verzögerungsgliedes (F i g. 3B) wird ein Impuls über das ODER-Glied 268 der Verzögerungsleitung 369 zugeführt, deren Ausgangsimpuls 358 zur Zeit T₂₇ (Kurve O) über das UND-Glied (Fig.3) den Zugriff zum Hauptspeicher einleitet (Kurven F, G und H der F i g. 5A). Das Flipflop 230 (F i g. 3; Kurve F der F i g. 5A) wird in der Zeitspanne von

7*24— Tig erregt und wartet dabei das Ende des erweiterten Zyklus beim vorherigen Speicherzugriff ab. Dieser
ist zur Zeit 727 mit dem Auftreten des Ausgangsimpulses
der Verzögenjngsleitung 369 (Kurve O) beendet

Hierzu 7 Blatt Zeichnungen

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15

20

25

H)

40

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Claims (7)

1. Patentansprüche:

   1 Schaltungsanordnung an der Schnittstelle zwischen einer Steuerung eines Rechenwerkes und einem Hauptspeicher einer Rechenanlage mit zwei Pufferregistern zum vorübergehenden Festhalten zweier aus der Steuerung herangeführten, für den laufenden bzw. nächsten Zugriff vorgesehenen Adressen und mit über je ein Schaltglied an die Pufferregister angeschlossenen Treibern des Hauptspeichers, dadurch gekennzeichnet, daß ein durch ein Anerkenntnissignal (258) aus dem Hauptspeicher (102) betätigbarer Auslöseschalter (203) vorgesehen ist, von dem zwei erste gegensinnige Schaltsignale (D, E) den Schaltgliedern (208,209) zur abwechselnden Durchschaltung von Informationen aus den Pufferregistern (Matrix 1 oder 2) zum Hauptspeicher (102) und zwei zweite gegensinnige Schatisignale (C. F) einem Signalgeber (201) zur abwechscihden Ausgabe eines von zwei Adrcssen-Anforderungssignalen (130,133) an die Steuerung (109) des Rechenwerkes zuführbar sind.
2. 2. Schaltungsanordnung nach dem Anspruch 1, dadurch gekennzeichnet, daß zur Vorbereitung der Steuerung (109) des Rechenwerkes auf die Aufgabe des nächsten Adressen-Anforderungssignales vom Signalgeber (201) aus einem von zwei die Eingabe der Informationen in das jeweilige Pufferregister (Matrix 1 oder 2) herbeiführenden Signalen (131, 134) ein diese Eingabe betätigendes Signal (132,135; /, J) hergestellt und der Steuerung (109) zugeführt wird, und daß uie betten ersten gegensinnigen Schaltsignale (D. E)bei ihrer Zuführung zum Schaltgeber (201) durch je ein <k .Tt Auslöseschalter (203) nachgestelltes Verzögerungsglied (262 bzw. 263) so verzögert werden, daß das jeweilige AdressenAnforderungssignal (130 bzw. 133) der Steuerung (109) zeitlich nach dem die Eingabe bestätigenden Signal (132,135; /,/^zugeführt wird.
3. 3. Schaltungsanordnung nach dem Anspruch 2, dadurch gekennzeichnet, daß zur Herstellung des die Eingabe der Adresse in das jeweilige Pufferregister (Matrix 1 oder 2) bestätigenden Signals (132, 135; /,

   J) der Signalgeber (201) zwei Verzögerungsglieder (233 und 234) aufweist, denen jeweils das die Eingabe der Informationen in das Pufferregister (Matrix 1 oder 2) herbeiführenden Signal (131, 134) zuführbar ist.
4. 4. Schaltungsanordnung, in der zum Anwählen eines Abschnittes oder Moduls des Hauptspeichers ein Teil der aus der Steuerung des Rechenwerkes herangeführten Adresse abgezweigt und über einen Decodierer geleitet wird, nach dem Anspruch 1 oder 2, dadurch gekennzeichnet, daß am Ausgang des Decodierers (218) eine von einem Speicheranforderungs-Flipflop (230) freigebbare Verknüpfungsschaltung (219) angeordnet ist, und daß das Speirheranforderungs-Flipflop (230) von dem die Eingabe bestätigenden Signal (132, 135; /, I) gesetzt und bo von jeweils einem der zweiten Sehaltsigmile (C. F) zurückgestellt wird.
5. 5. Schaltungsanordnung nach dem Anspruch 4, dadurch gekennzeichnet, dall die Verknüpfungsschaltung (219) von einem Anerkcnnungs-Ilipflop (231) e,^r> freigcbbar ist, und dall das Ancrkcnnungs-I'lipflop (231) von jeweils einem der beiden ersten gcgcnsinnigen Schaltsignale (D. E) nach einer Verzögerung durch ein gesondertes Verzögerungsglied (369) gesetzt und nach seiner Verzögerung durch eines der dem Auslöseschalter (203) nachgestellten Verzögerungsglieder (262,263) zurückgestellt wird.
6. 6. Schaltungsanordnung, der gemeinsam mit der aus der Steuerung herangeführten, für den nächsten Zugriff vorgesehenen Adresse weitere Bits zur Verlängerung der Zeitspanne bis zum nächsten Zugriff zuführbar sind, nach dem Anspruch 1, Jadurch gekennzeichnet, daß der Auslöseschalter (203) Sperrglieder (285, 286) für das Anerkenntnissignal (258) aus dem Hauptspeicher (102) enthält, die von einem Signalgeber (326, 327, 328) einschaltbar sind, dem über einen Decodierer (320) ein aus den weiteren Bits entwickelten Signal zugeführt wird, und daß nach Ablauf einer der Verlängerung entsprechenden Zeitspanne vom Signalgeber (326, 327, 328) die Sperrglieder (285, 286) freigegeben werden und der Auslöseschalter (203) betätigt wird.
7. 7. Schaltungsanordnung nach dem Anspruch 6, dadurch gekennzeichnet, daß der Signalgeber (326, 327,. 328) ein Flipflop (326) enthält, dem zur Bemessung der der Verlängerung entsprechenden Zeitspanne ein Verzögerungsglied (328) nachgeschaltet ist