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Schaltungsanordnung zur Ausblendung eines beliebig wählbaren Bereichs
einer Bitfolge bei deren Übertragung zwischen zwei Registern Die vorliegende Erfindung
betrifft eine Schaltungsanordnung zur Ausblendung eines beliebig wählbaren zusammenhängenden
Bereichs einer n-stelligen Bitfolge bei deren Übertragung von einem ersten in ein
zweites Register.
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Derartige Schaltungsanordnungen werden im Rahmen der Datentechnik
beispielsweise dann benötigt, wenn eine Information teilweise modifiziert werden
soll. Iiierzu wird der in Frage kommende Informationsteil aus einem ersten Register
in ein zweites Register übernommen, den Modifikatlonsbedingungen entsprechend verändert
und wieder in das erste Register eingespeichert.
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Ein weiterer beispielhafter Anwendungsfall betrifft Prozeßrechnersysteme,
bei denen eine Vielzahl von digitalen Informationen in der Reihenfolge ihrer Abfrage
nacheinander in einen Speicher eingeschrieben werden.
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Diese digitalen Informationen haben ihren speziellen Aussagewert entsprechend
sehr unterschiedliche Wortlängen und belegen dementsprechend jeweils eine unterschiedliche
Anzahl von Speicherelementen. Will man zu einem beliebigen Zeitpunkt auf eine gespeicherte-
Information zurückgreifen, so kann unter Voraussetzung der Kenntnis von Anfang und
Ende der gewünschten Information diese an einem im allgemeinen beliebigen Ort innerhalb
des Speichers gefunden und aus diesem ausgelesen werden.
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Die Aufgabe der vorliegenden Erfindung besteht nunmehr darin, eine
Schaltungsanordnung anzugeben, die eine variable Anpassung an den Umfang des jeweils
auszublendenden Bereichs der zu übertragenden Bitfolge erlaubt. Unter Bitfolge sei
hierbei die Gesamtheit der in einem Register oder der in einer Zeile eines Speichers
enthaltenen Bits verstanden, wobei die Bitfolge gegebenenfalls aus verschiedenen
digitalen Informationen zusammengesetzt ist. Die Aufgabe der Erfindung ist es somit,
diesen verschiedenen Informationen bedarfsweise den Übertragungsweg zu einer weiteren
Funktionseinheit freizugeben.
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Diese Aufgabe wird mit einem minimalen Aufwand an Schaltmitteln gelöst.
Darüberhinaus wird eine sehr schnelle Anpassung an einen gegebenenfalls geänderten
Umfang einer zu übertragenden Information erzielt, wobei die Zeiten zur Adressierung
einer Information, also die Einstellzeit für Anfang und Ende innerhalb einer Bitfolge
ausschließlich von den Durchlaufzeiten
der verwendeten Schaltkreise
und damit vom Schaltkreissystem an sich abhängt.
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Gemäß der Erfindung wird diese Aufgabe dadurch gelöst, daß zur Ausblendung
eines am Anfang oder am Ende der Bitfolge stehenden Bereichs ein Decodierer mit
n Ausgängen vorgesehen ist, der durch Entschlüsselung einer das erste zu übertragende
bzw. das erste nicht zu übertragende Bit charakterisierenden Adresse am dieser Bitposition
entsprechenden Ausgang ein Markierbit abgibt, daß den n Ausgängen des Decodierers
je ein erstes logisches Element zugeordnet ist, welches das entsprechende Ausgangssignal
des Decodierers und das Ausgangssignal des dem jeweils nächstniedrigen Ausgang zugeordneten
ersten logischen Elements verknüpft und in Abhängigkeit vom Markierbit ein die Übertragung
der Bitfolge von der Bitposition an bzw. bis zur Bitposition gewährendes Ausgangssignal
abgibt, und daß jeder Stu-fe des zweiten Registers ein UND-Glied vorgeschaltet ist,
welches das Bit der zugeordneten Stufe des ersten Registers mit dem Ausgangssignal
des entsprechenden ersten logischen Elements verknüpft und gegebenenfalls in die
entsprechende Stufe des zweiten Registers überführt.
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Weitere Merkmale der Erfindung ergeben sich aus den Unteransprüchen.
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Gemäß einer Weiterbildung der Erfindung kann das Konzept der Schaltungsanordnung
auch zur gleichzeitigen Ausblendung eines
am Anfang und eines am
Ende einer Bitfolge stehenden Bereichs, also zur Übertragung einer innerhalb einer
Bit folge angeordneten Information verwendet werden.
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Die Erfindung wird im folgenden anhand von Ausführungsbeispielen unter
Zugrundelegung der Zeichnungen näher erläutert.
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Fig. 1 zeigt eine erfindungsgemäße Schaltungsanordnung zur Ausblendung
eines am Anfang einer Bitfolge stehenden Bereichs; Fig. 2 zeigt eine erfindungsgemäße
Schaltungsanordnung zur Ausblendung eines am Ende einer Bitfolge stehenden Bereichs;
Fig, 3 zeigt eine erfindungsgemäße Schaltungsanordnung zur Ausblendung eines am
Anfang und eines am Ende einer Bitfolge stehenden Bereichs.
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In Fig. 1 ist ein erstes 16-stufiges (n = 16) Register A dargestellt,
dessen Stufen die mit Binärwerten "O" oder "L" identischen Signale a ... p enthalten.
Die Gesamtheit dieser Signale a ... p bildet eine Bitfolge, welche teilweise in
ein zweites z.B. ebenfalls 16-stufiges Register B übertragen werden soll.
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Im speziellen Fall nach Fig. 1 soll ein am Ende der Bitfolge stehender
Bereich'übertragen werden, d.h. die im Register B links von dem zu übertragenden
Bereich stehenden Signale bleiben von der Übertragung unberührt.
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Zur Festlegung der Grenze, von der an die im Register A stehende Bitfolge
in das Register B zu übertragen ist, ist eine Adressiereinrichtung vorgesehen, mittels
derer jede einzelne Bitposition der Bitfolge angewählt werden kann.
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Di#ese Adressiereinrichtung besteht im wesentlichen aus einem Decodierer
D, welcher durch Ansteuerung mit einer 4-stelligen Adresse (allgemein log2 n-stellig)
eine 1 aus n Auswahl trifft.
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Der Decodierer D hat dementsprechend ebenfalls 16 Ausgänge, von denen
dem speziellen Beispiel entsprechend einer in Abhängigkeit von der angelegten Adresse
ein dem Binärwert "L" entsprechendes Markierbit abgibt. Die übrigen Ausgänge führen
sämtlich ein zum Markierbit komplementäres Signal.
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Allen Ausgängen des Decodierers D ist jeweils ein ODER-Glied O ...
°15 zugeordnet. Diese ODER-Glieder verknüpfen jeweils o 15 das entsprechende Ausgangssignal
des Decodierers D und das Ausgangssignal des dem jeweils nächstniedrigen Ausgang
des Decodierers D zugeordneten ODER-Gliedes. Das dem ersten Ausgang des Decodierers
D und damit der ersten Stufe des Registers A zugeordnete ODER-Glied 0 liegt mit
seinen beiden Eingängen 0 am entsprechenden Ausgang des Decodierers D. Dieses ODER-Glied
O kann jedoch auch ganz weggelassen werden oder kann das 0 Ausgangssignal mit einem
dem Binärwert "O" entsprechenden festen Potential verknüpfen.
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Entsprechend der Verknüpfungsfunktion der ODER-Glieder und ihrer speziellen
Zuordnung zueinander und zum Decodierer D
wird von dem dem adressierten
Ausgang zugeordneten ODER-Glied an von allen weiteren ODER-Gliedern ein dem Binärwert
"L" entsprechendes Ausgangssignal abgegeben. Diese Ausgangssignale dienen bei der
erfindungsgemäßen Schaltungsanordnung als Freigabesignale für die zu übertragenden
Bits der Bitfolge.
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Die eigentlichen Durchlaßelemente für diese Bits sind UND-Glieder
U ... U , von denen je eines den Stufen des a p zweiten Registers B vorgeschaltet
ist. Diese UND-Glieder U ... U verknüpfen jeweils die Ausgangssignale der Stufen
a p des ersten Registers A und die Ausgangssignale der jeweils entsprechenden ODER-Glieder
O ... °15. OIm UND-Glied U wird somit das Signal der Stufe A des Registers A mit
dem Ausgangs-0 signal des ODER-Gliedes 0 verknüpft, usw. Ist eine Adresse 0 angelegt,
so geben das zugeordnete ODER-Glied und alle in steigender Ordnung folgenden ODER-Glieder
ein dem Binärwert "L" entsprechendes Ausgangssignal ab, womit bei den zugeordneten
UND-Gliedern die Konjunktionsbedingung erfüllt ist. Der ausgewählte Bereich der
Bitfolge kann übertragen werden.
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Im Beispiel nach Fig. 1 ist eine Adresse O O L L angelegt, der entsprechend
der Ausgang 3 des Decodierers D eine binäre "L" abgibt. Am entsprechenden ODER-Glied
0 3 wird ebenfalls eine binäre "L" erzeugt, die durch die gegenseitige Verknüpfung
der folgenden ODER-Glieder 04 ... 0 auch an deren Ausgängen erscheint. Damit ist
für die UND-Glieder U ... U p die Konjunktionsbedingung erfüllt und der Inhalt d
. . p der
StufenA ~...A des Registers A wird -in die zugeordneten
3 15 Stufen des Registers B übertragen. Die ers'ten drei Stufen dieses Registers
B werden vom Übertragungsvorgang nicht berührt.
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Gemäß dem Beispiel nach Fig. 2 soll ein am Anfang einer Bitfolge stehender
Bereich übertragen werden. Der grundsätzliche Aufbau der Schaltungsanordnung ist
gleich dem anhand von Fig. 1 beschriebenen und demtentsprechend auch mit gleichen
Bezeichnungen belegt. Die Bitfolge steht in einem Register A zur teilweisen Übertragung
in ein Register B bereit. Der Decodierer gibt der geänderten Aufgabenstellung entsprechend
nunmehr als Markierbit ein dem Binärwert "O" entsprechendes Signal am adressierten
Ausgang ab und ist demzufolge mit D bezeichnet. Die nicht ausgewählten Ausgänge
des Decodierers#D führen sämtlich ein dem Binärwert "L" entsprechendes Signal.
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Als Freigabe- bzw. Verriegelungselemente ist den Ausgängen des Decodierers
je ein UND-Glied U ... U15 zugeordnet, das 0 15 wiederum das entsprechende Ausgangssignal
des Decodierers D und das Ausgangssignal des dem jeweils nächstniedrigen Ausgang
zugeordneten UND-Gliedes verknüpft.
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Für die ersten UND-Glieder ist somit jeweils die Konjunktions bedingung
erfüllt. Vom adressierten Ausgang an wird infolge
des Binärwertes
des Markierbits jedoch am Ausgang des UND-Gliedes eine binäre "O§' erzeugt, die
sämtlichen nachfolgenden UND-Gliedern ebenfalls ein Ausgangssignal "O" aufzwingt.
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Den Stufen des Registers B ist wiederum Je ein UND-Glied U .., U vorgeschaltet,
die einerseits mit den Ausgängen a p der Stufen des Registers A und andererseits
mit den Ausgängen der entsprechenden UND-Glieder des Decodierers D verbunden sind.
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Entsprechend dem in Fig. 2 dargestellten Beispiel sollen nur die ersten
drei Bits der Bitfolge in das Register B übertragen werden. Mit der Adresse O O
L L wird die entsprechende Bitposition ausgewählt, von der an der Inhalt des Registers
B unverändert erhalten bleiben soll. Die Konjunktionsbedingung ist somit für die
ersten drei UND-Glieder U ... U erfüllt a c und entsprechend wird der ausgewählte
Bereich der Bitfolge in das Register B übernommen.
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In Fig. 3 ist eine erfindungsgemäße Schaltungsanordnung dargestellt,
wie sie zur Übertragung eines mitten in einer Bitfolge stehenden Bereichs verwendet
wird (Ausblenden eines flitfeides).
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Der Aufgabenstellung entsprechend sind hierzu zwei Bitpositionen auszuwählen,
eine zur Festlegung der Grenze,von der an die Bitfolge zu übertragen ist und zum
zweiten zur Festlegung der Grenze, bis zu welcher die Bitfolge übertragen werden
soll.
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Entsprechend sind zwei Decodierer D und D vorgesehen, von denen der
eine, D, als Markierbit eine binäre "O" abgibt und damit die linke Grenze festlegt
und von denen der andere, D, als Markierbit eine binäre "L" abgibt un damit die
rechte Grenze festlegt. Die beiden Decodierer geben an den nicht ausgewählten Ausgängen
jeweils ein zum Markierbit komplementäres Ausgangssignal ab. Insoweit entspricht
die Schaltungsanordnung nach Fig. 3 einer Aggregation der Fig. 1 und 2,' die jeweils
einzeln zur Festlegung einer Grenze der Bitfolge dienen. Dem einen Decodierer D
sind wiederum UND-Glieder U ... U7 und dem anderen Decodierer D ODER-Glieder O ...
0 0 0 nachgeschaltet.
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Zur gegenseitigen Entkopplung der Ausgangssignale der den Decodierern
D, D nachgeschalteten UND-Glieder U ... U7 0 bzw. ODER-Glieder 0 ... 07 ist jeweils
zwei sich entsprechenden 0 7 UND- und ODER-Gliedern ein NOR-Glied Novo... N77zugeordnet,
deren Ausgänge nunmehr mit den jeweiligen dem Register B vorgeschalteten UND-Gliedern
U ... U verbunden sind.
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a h Ein am Ausgang eines NOR-Gliedes anstehendes Binärsignal "L't
ist in diesem Anwendungsbeispiel nun das Übernahmesignal für ein Bit,der Bitfolge.
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Im Beispiel nach Fig. 3 ist eine achtstellige Bitfolge zugrundegelegt.
Zur Adressierung der gewünschten Bitpositionen geneigt somit jeweils eine dreistellige
Adresse, der zufolge die Markierbits in den Decodierern D bzw. D gebildet werden.
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Durch die NOR-Verknüpfung der Ausgangssignale der UND- bzw.
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ODER-Glieder und die Beeinflußung dieser Ausgangssignale durch die
gewählten Markierbits wird nunmehr an den NOR Gliedern, die eine Übertragung zulassen,'
eine binäre "L" entstehen.
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Dem dargestellten Beispiel entsprechend sollen die Bits d, e, f übertragen
werden. Am Decodierer D wird dazu die Adresse O L L angelegt, was bedeutet, daß
von der vierten Stufe des Registers A an die Bits zu übertragen sind. Am Decodierer
D wird die Adresse L L 0 angelegt, wodurch die Grenze festgelegt wird, bis zu der
der zu übertragende Bereich der Bitfolge reichen soll.
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Aus den in Fig. 3 eingetragenen Binärsignalen läßt sich diese Wirkungsweise
in einfacher und eindeutiger Weise entnehmen.
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Mit dieser in Fig. 3 dargestellten Schaltungsanordnung läßt sich durch
entsprechende Einstellung der Adresse an beiden oder jeweils einem der Decodierer
ein beliebiger Bereich bei der Übertragung einer Bitfolge ausblenden. Durch Adressierung
über den Decodiere#r D kann ein beliebiger Bereich -am Anfang der Bitfolge, durch
Adressierung über den Decodierer D kann ein beliebiger Bereich am Ende der Bitfolge
und durch Adressierung beider Decodierer kann ein beliebiger Bereich an Anfang und
Ende der Bitfolge bei der Übertragung ausgeblendet werden.
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Setzt man anstelle der NOR-Glieder N O... N77einfache 77 ODER-Glieder
ein, so läßt sich bei gleichem, Adressierungsschema ein inmitten der Bitfolge liegender
Bereich bei der Übertragung ausblenden.
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Mit der beschriebenen Erfindung läßt sich in einfacher Weise eine
Maskensteuerung für beliebige Bitstellen aufbauen. Ein besonderer Anwendungsfall
ist, wie schon erwähnt, bei Speichern gegeben, die eine Vielzahl von Informationsworten
enthalten.
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Soll ein in einer Zeile X stehendes Wort ausgelesen werden, so wird
diese Zeile durch Vorentschlüsselung einer Zeilenadresse aufgesucht. Durch verschlüsselte
Angaben über die Anfangsposition und die in eine Adresse umgesetzte-Wortlänge des
auszulesenden Bereichs der die Zeile ausfüllenden Bitfolge kann nunmehr das gewünschte
Informationswort ausgelesen werden.
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Reicht dieses Informationswort über mehr als eine Zeile hinaus, so
können mit der erfindungsgemäßen Schaltungsanordnung über die jeweiligen Zeilenadressen
auch zusammengehörige Bereiche aus mehreren Zeilen ausgelesen werden.
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Die erfindungsgemäße Schaltungsanordnung ist in einfacher Weise als
integrierter Schaltbaustein S herstellbar. Dieser umfaßt,wie z.B. in Fig. 3 dargestellt,
die Decodierer D und und die diesen nachgeschalteten UND- und ODER-Glieder U ...
U 0 7' O ... 0 sowie deren gemeinsam zugeordnete weitere ODER-Glieder, o 7 O O°°
... 077. Die dem zweiten Register B vorgeschalteten UND-oo Glieder U .. U liegen
zweckmäßigerweise außerhalb des a h egen zweckmäßigerweise außerhalb des
Schaltbausteins
S, da ansonsten zu viele Leitungsanschlüsse den Schaltbaustein S belasten. Darüber
hinaus ist es auch manchmal zweckmäßig, die dem zweiten Register B vorgeschalteten
UND-Glieder mit einem, zusätzlichen Tor-Signal zu beaufschlagen, so daß ihr Einbringen
in den integrierten Schaltbaustein auch aus diesem Grunde nicht erstrebenswert ist.