DE2019048A1

DE2019048A1 - Method and circuit arrangement for data transmission

Info

Publication number: DE2019048A1
Application number: DE19702019048
Authority: DE
Inventors: Hartmut 6231 Niederhofheim Huwe
Original assignee: Olympia Buerosysteme GmbH
Current assignee: Olympia Buerosysteme GmbH
Priority date: 1970-04-21
Filing date: 1970-04-21
Publication date: 1971-11-04

Description

Verfahren und Schaltungsanordnung zur Datenübertragung Die Erfindung betrifft ein Verfahren und eine Schaltungsanordnung zur Datenübertragung, insbesondere zur sicheren Datenübertragung innerhalb einer Datenverarbeitungsmaschine oder- anlage.Method and circuit arrangement for data transmission The invention relates to a method and a circuit arrangement for data transmission, in particular for secure data transmission within a data processing machine or system.

Verfahren und Schaltungsanordnungen zur Datensicherung innerhalb der Maschine sind bekannt. Man unterscheidet dabei Paritätsprilfungen, selbstkorrigierende Codes, Zeichenwiederholung usw.Method and circuit arrangements for data backup within the Machine are known. A distinction is made between parity checks and self-correcting ones Codes, character repetition, etc.

Bei der Paritätsprüfung wird eine Information blockweise über prIft. Wird ein Fehler festgestellt, so erfolgt eine zweite Überprüfung des gesamten Informationsblockes. Selbstkorrigierende Codes eignen sich fiir die Datenübertragung besser.During the parity check, information is checked in blocks via check. If an error is found, the entire information block is checked a second time. Self-correcting codes are better suited for data transmission.

Währen bei der Paritätsprüfung in der Sendeeinrichtung ein Ausgabespeicher von der Grösse eines istenblockes benötigt wird, muss bei selbstkorrigierenden Codes eine grosse Redundanz ud damit ebenso ein hoher Schaltungsaufwand vorgesehen werden.During the parity check in the transmitting device an output memory of the size of an isten block is required for self-correcting codes a large redundancy and thus also a high circuit complexity can be provided.

In einfachen Datenverarbeitungsanlagen wird zur Erhöhung der Sicherheit jedes Zeichen zweimal in der Sendeanlage übertragen, und anschliessend im Empfänger verglichen. Stimmt das Resultat der zweiten Uberprüfung mit dem der ersten Überprüfung überein, so war die Übertragung richtig und das nächste Zeichen kann dem Vergleicher zugeführt werden. Dieses bekannte Verfahren ist recht umständlich und verlangsamt den Datenfluss.In simple data processing systems is used to increase security each character is transmitted twice in the transmitter and then in the receiver compared. Does the result of the second check agree with that of the first check? match, the transmission was correct and the next character can be sent to the comparator are fed. This known method is quite cumbersome and slow the flow of data.

Die Erfindung hat es sich zur Itufgabe gemacht, das zuletzt aufgezeigte Verfahren der Datenüberprüfung zu verbessern, so das es für eine schnelle Arbeit geeignet ist. Dabei wird von der Überlegung ausgegangen, dass bei Datenverarbeitungsanlagen gewöhnlich nur ein bestimmter Teil der Information überprüft werden muss. Das erfindungsgemässe Verfahren ist deshalb darauf gerichtet, nur einen bestimmten Teil der zu verarbeitenden Informat ionen zu überprüfen. bei alphanumerischer Datenverarbeitung müssen beispielsweise nur die Ziffern und Sonderzeichen einer Lberprüfung unterzogen werden. Bei der Buchstabenverarbeitung kann die Überprüfung fortfallen, denn wenn tatsächlich ein Buchstabe falsch übertragen wird, tritt noch keine Verfälschung des Textes ein. Das erfindungsgemässe Prüfverfahren kann natürlich auch auf Silben oder bestimmte Wortteile ausgerichtet werden.The invention has made it its task, the last shown Improve data verification procedures so that it can work quickly suitable is. It is assumed that in data processing systems usually only a certain part of the information needs to be checked. The inventive The method is therefore aimed at only a certain part of the to be processed Check information. for alphanumeric data processing have to For example, only the digits and special characters are checked. In the case of letter processing, the verification can be omitted, because if it is actually If a letter is transmitted incorrectly, the text will not be falsified. The test method according to the invention can of course also be used for syllables or specific ones Word parts are aligned.

Um eine maximale Sicherheit zu gewährleisten sieht das erfindungsgemässe Prüfverfahren den zweifachen Vergleich der zu prüfenden Information vor.In order to ensure maximum security, the inventive Test procedure, the double comparison of the information to be tested.

Die Schaltungsanordnung zur Ausführung der erfindungsgemässen Verfahrens besteht aus einem Bingangs- oder Sendekreis und einem Übertragungs- oder Empfangskreis. Sie zeichnet sich dadurch aus, dass für den Eingangskreis und für den Übertragungskreis eine gemeinsame Vergleichsschaltung vorgesehen ist. Diese erfindungsgemässe Massnahme ermöglicht eine wesentliche Vereinfachung des Schaltungsaufbaus.The circuit arrangement for carrying out the method according to the invention consists of an input or transmission circuit and a transmission or reception circuit. It is characterized by the fact that for the input circuit and for the transmission circuit a common comparison circuit is provided. This measure according to the invention enables a significant simplification of the circuit structure.

Die Erfindung wird nachfolgend mit einem Ausführungsbeispiel unter bezugnahme auf die beigefügte Zeichnung beschrieben.The invention is described below with an exemplary embodiment with reference to the accompanying drawing.

In der Zeichnung ist der Eingangskreis von dem Lbertragungsteil mittels einer gestrichelten Linie abgetrennt. Der Singangskreis umfasst das Schieberegister 57 und die Auswertschaltung 5bt die auf logischen Bausteinen aufgebaut sein kann-und auf die zu vergleichenden Werte eingestellt wird.In the drawing, the input circuit is from the transmission part by means separated by a dashed line. The singing circuit includes the shift register 57 and the evaluation circuit 5bt, which can be built on logic modules-and is set to the values to be compared.

L,it einem der Auswertschaltung 56 über eine logische aus dem Und-Tor 2 und dem Oder-Tor 4 bestehende Schaltung nachgeschaltetem Flip - Flop FFL wird der Eingangskreis gesteuert.L, it one of the evaluation circuit 56 via a logic from the AND gate 2 and the OR gate 4 existing circuit downstream flip-flop FFL is controlled by the input circuit.

Dabei ist dem Schieberegister 57 eine aus dem Und-Tor 1 und dem Oder-Tor 3 bestehende Schaltung vorgeschaltet. An dem einen Eingang 21 des Und-Tores l stehen die Signale der zu vergleichenden Informationen an. Der zweite eingang des Und-Tores 1 ist mit Leitung 22 an den Ausgang der Löschseite des dlip - Flop FFL gekoppelt. Dem Und-Tor 1 ist das Oder-Tor 3 nachgeschaltet, das einen zweiten Eingang über die Rückkopplungsleitung 24 vom Ausgang des Und-Tores 5 erhält. Ein Eingang 26 des Und-Tores 5 liegt an der Ausgangsleitung 33 des Schieberegisters 57 und der zweite ist mit Leitung 25 in die Ausgangsleitung 32 der Einstellseite des Flip-Flop FF1 gekoppelt.The shift register 57 is one of the AND gate 1 and the OR gate 3 existing circuit upstream. Stand at one entrance 21 of the AND gate l the signals of the information to be compared. The second entrance to the And Gate 1 is coupled with line 22 to the output of the erase side of the dip-flop FFL. The AND gate 1 is followed by the OR gate 3, which has a second input the feedback line 24 from the output of the AND gate 5 receives. An input 26 of the AND gate 5 is connected to the output line 33 of the shift register 57 and the second is with line 25 in the output line 32 of the setting side of the flip-flop FF1 coupled.

Die Auswertschaltung 56 steuert über Leitung 27 das Und-Tor 2 an, das einen zweiten Eingang ZE vom Taktgenerator am Zeichen ende erhält. Der Ausgang des Und-Tores 2 steuert über Leitung 29 das Oder-Tor 4 an, das einen zweiten Eingang über 28 vom Einstellausgang des Flip - Flop FF1 über den Richtleiter 7 erhalt. In die Leitung 28 ist der Richtleiter 6 mit einem nachgesehalteten Inverter gekoppelt, dessen Ausgang den Rückstell eingang des Flip-Flop FFL steuert.The evaluation circuit 56 controls the AND gate 2 via line 27, which receives a second input ZE from the clock generator at the end of the character. The exit of the AND gate 2 controls the OR gate 4 via line 29, which has a second input received via 28 from the setting output of the flip-flop FF1 via the directional conductor 7. In the line 28 of the directional conductor 6 is coupled to a downstream inverter, whose output controls the reset input of the flip-flop FFL.

Der Ausgang des Schieberegisters 57 ist mit Leitung 33 an den Eingang des Schieberegisters 58 im bbertragungskreis gekoppelt.The output of the shift register 57 is connected to line 33 at the input of the shift register 58 coupled in the transmission circuit.

Desgleichen ist der Einstellausgang des Flip - Flop FF1 über den Richtleiter 7 in der Leitung 32 und Leitung 41 und 60 mit dem Einstelleingang des Flip - Flop FF5 verbunden. In die Leitung 32 ist mit der Leitung 45 ein Eingang des Und-Tores 10 gekoppelt, dessen Ausgangsleitung 46 mit dem Einstelleingang des Flip - Flop FF4 verbunden ist. Der zweite Eingang des Und-Tores go wird mit Signalen ZE vom Taktgenerator gesteuert. Der Einsellausgang des Flip - Flop FF4 steuert über Leitung 43 einen Eingang des Und-Tores 16 an, dessen zweiter Eingang mit Signalen ZE beaufschlagt wird. Der Ausgang des Und-Tores 16 steuert den Einstelleingang des Flip-Flop FF5 an. Der Rückstelleingang dieses Flip - Flop wird, über den Ricbtleiter 17 mit nachgescbaltetcm Inverter angesteurt, und zwar mit Signalen über die Leitung 41. bber den Richtleiter 17 und Leitung 42 wird auch der Rückstelleingang des Flip - Flop FF4 angesteuert.The same is the setting output of the flip-flop FF1 via the directional conductor 7 in line 32 and lines 41 and 60 to the setting input of the flip-flop FF5 connected. In line 32, line 45 is an input of the AND gate 10 coupled, the output line 46 of which is connected to the setting input of the flip-flop FF4 is connected. The second input of the AND gate go with signals from ZE Clock generator controlled. The setting output of the flip-flop FF4 controls via line 43 an input of the AND gate 16, the second input of which receives signals ZE will. The output of the AND gate 16 controls the setting input of the flip-flop FF5 at. The reset input of this flip-flop is nachgescbaltetcm via the Ricbtleiter 17 Inverter controlled, with signals via line 41. via the directional conductor 17 and line 42, the reset input of the flip-flop FF4 is also activated.

Dem. Schieberegister 58 ist eine aus den Und-Toren 14 und 15 bestehende logische Schaltung nachgeschaltet. Dabei liegt über die Leitung 39 und 40 je ein Eingang der Tore 14 und 5 an dem Ausgang des Schieberegister 58 während der zweite Eingang des Und- Tores 14 über Leitung 38 mit dem Rückstellausgang des Flip-Flop FF5 verbunden ist und der zweite Eingang des fibres 15 mit Leitung 36a am Einstellausgang des genamten Flip - Flop liegt.The shift register 58 is one of the AND gates 14 and 15 logic circuit connected downstream. There is a line 39 and 40 each Input of gates 14 and 5 at the output of shift register 58 during the second Input of and- Gate 14 via line 38 to the reset output of the flip-flop FF5 is connected and the second input of the fiber 15 with line 36a is at the setting output of the named flip-flop.

Der Ausgang des Und-Tores 14 führt zu den Verarbeitungsschaltungen der Maschine. Der Ausgang des Und-Tores15 dagegen ist mit Leitung 34 an einen Eingang des Exkusiv-Oder-Tores 8 geoppelt. Der zweite Eingang des Exklusiv-Oder-Tores 8 ist mit Leitung 35 in die Ausgangsleitung 33 des Schieberegister 57 geschaltet. Der Ausgang des Oder-Tores 8 liegt mit Leitung 37 an einem Eingang des Und-Tores 9, das seinen zweiten Eingang über Leitung 3b vom Einstellausgang des Flip - Flop FF5 erhält.The output of the AND gate 14 leads to the processing circuitry the machine. The output of the AND gate 15, on the other hand, is connected to an input with line 34 of the Exclusive-Or-Gate 8 coupled. The second entrance of the Exclusive-Or-Gate 8 is connected to the output line 33 of the shift register 57 with line 35. The output of the OR gate 8 is connected to line 37 at an input of the AND gate 9, which has its second input via line 3b from the setting output of the flip-flop FF5 receives.

Der Ausgang des Tores 9 liegt mit Leitung 18 am Einstelleingang des Flip - Flop FF2. Der zweite d.h. der Rückstelleingang dieses Flip - Flop wird, wie erwähnt, vom Signal ZE über Leitung 47 angesteuert. Dem Flip - Flop FF2 ist eine aus den beiden Und-Toren 12 und 13 bestehenden logischen Schaltung nach-@@schel@et, wobei über Leitung 48 der Einstellausgang des Flip -Flop FF2 einen Eingang des Und-Tores 12 und der Rückstellausgang einen Eingang des Und-Tores 13 ansteuert. Die zweiten Eingange der genamten Tore werden über Leitung 50 mit dem Signal ZE vom Taktgenerator beaufschlagt.The output of the gate 9 is connected to the line 18 at the setting input of the Flip-flop FF2. The second i.e. the reset input of this flip-flop is how mentioned, controlled by the signal ZE via line 47. The flip flop FF2 is one from the two AND gates 12 and 13 existing logic circuit according to - @@ schel @ et, whereby the setting output of the flip-flop FF2 is an input of the AND gate via line 48 12 and the reset output controls an input of the AND gate 13. The second Inputs of the named gates are sent via line 50 with the signal ZE from the clock generator applied.

Der/usgang des Und-Tores 12 steuert über Leitung 41 und bo das Flip - Flop FF5 und über Leitung 32 und 45 das Flip - Flop FF4.The output of the AND gate 12 controls the flip via line 41 and bo - Flop FF5 and via lines 32 and 45 the flip - flop FF4.

Der Ausgang des Und-Tores 13 liegt mit Leitung 44 am Einstelleingang des Flip - Flop FF3, dessen Rückstelleingang mit Signalen ZE gesteuert wird. Der Rückstellausgang de Flip - Flop FF3 liegt an dem Und-Tor 11 dessen zweiter Eingang 20 mit Signalen ZE beaufschlagt wird. Der Ausgang des Und-Tores 11 liegt mit Leitung 51 an den Stufen des Schieberegisters 58.The output of the AND gate 13 is with line 44 at the setting input of the flip-flop FF3, the reset input of which is controlled with signals ZE. Of the Reset output de flip-flop FF3 is at the AND gate 11, whose second input 20 signals ZE are applied. The output of the AND gate 11 is wired 51 at the stages of the shift register 58.

Daraus ergibt sich folgender Arbeitsablauf: Die Auswertschaltung 56 stellt fest, welche das Schieberegister 57 durchlaufende Information einem Vergleich unterzogen werden soll. Befindet sich eine derartige Information im Schieberegister 57, so liefert dic Auswertschaltung 56 über Leitung 2? einen Ausgang an das Und-Tor 2, dessen Bedingung das Signal ZE des Taktgenerators steuert. Zum Zeitpunkt ZE liefert das Und-Tor 2 einen Ausgang der über Leitung 29 das Oder-Tor 4 ansteuert und weiter über Leitung 31 das Flip - Flop FF1 einstellt. Das eingestellte Flip - Flop FF1 steuert nun über Leitung 32 und 25 das Und-Tor 5 an und wenn über Leitung 26 die Bedingungen erfüllt sind, wird über Leitung 24 und das Oder-Tor 3 die zu vergleichende Information in das Schieberegister 57 rückgekoppelt. Zusammen mit der Ansteuerung des Und-Tores 5 wird über den Richtleiter 7 in der Leitung 32 und Leitung 41 sowie Leitung 60 der Einstelleingang des Flip - Flop FF5 angesteuert. Das Flip - Flop FF5 steuert über Leitung 36 einen Eingang des Und-Tores 9 und über Leitung 36a einen Eingang des Und-Tores 15 an, dessen Ausgang über Leitung 34 mit einem Eingang des Exklusiv-Oder-Tores 8 verbunden ist. Der zweite Eingang des Exklusiv-Oder-Tores 8 kommt über Leitung 35 vom Ausgang des Schieberegisters 57. Sind die Eingangssignale des Exklusiv-Oder-Tores 8 unterschiedlich, so steht über die Ausgangsleitung 37 und das Und-Tor 9 sowie Leitung 18 ein Signal am Einstelleingang des Flip - Flop FF2. Damit ist hier die Aussage gespeichert, dass ein Fehler aufgetreten ist.This results in the following workflow: The evaluation circuit 56 determines which information passing through the shift register 57 is to be compared should be subjected. Is located such information in the shift register 57, the evaluation circuit 56 delivers via line 2? a Output to the AND gate 2, the condition of which controls the signal ZE of the clock generator. At the point in time ZE, the AND gate 2 supplies an output of the OR gate via line 29 4 controls and further sets the flip-flop FF1 via line 31. The set Flip-flop FF1 now controls the AND gate 5 via lines 32 and 25 and if over Line 26, the conditions are met, is via line 24 and the OR gate 3 the information to be compared is fed back into the shift register 57. Together with the activation of the AND gate 5, the directional conductor 7 in the line 32 and line 41 and line 60 of the setting input of flip-flop FF5 are activated. The flip-flop FF5 controls an input of the AND gate 9 and over via line 36 Line 36a to an input of the AND gate 15, the output of which via line 34 with an input of the exclusive-OR gate 8 is connected. The second entrance of the Exclusive-Or-Gate 8 comes via line 35 from the output of the shift register 57. Are the input signals of the exclusive-OR gate 8 is different, so is available via the output line 37 and the AND gate 9 and line 18 a signal at the setting input of the flip-flop FF2. The statement that an error has occurred is thus saved here.

Kit dem Signal ZE über Leitungo wird der Zustand des Flip -Flop FF2 abgefragt und die Bedingung für das Und-Tor 13 geschaffen.Kit the signal ZE via lineo is the state of the flip-flop FF2 queried and the condition for the AND gate 13 created.

Gleichzeitig steht das Signal am Eingang des Und-Tores 10 über Leitung 32 und 45 an. Mit dem folgenden etwas verzögert auftretenden Signal ZE wird über Leitung 19 und 47 das Flip - Flop FF2 zurückgestellt, so dass über Leitung 49 das Und-Tor 13 durchgesteuert wird und über Leitung 44 das Flip - Flop FF3 eingestellt wird. Mit dem folgenden Taktsignal ZE wird über den Rückstelleingang des Flip - Flop FF3 und den zugehörigen Ausgang sowie über das Und-Tor 11 und Leitung 51 der Takt des Schieberegister 58 im Übertragungskreis unterbrochen. Damit wird das Schieberegister 58 gesperrt und die bereits im Register 57 befindliche Information kann nicht vjeiter gelangen.At the same time, the signal is at the input of the AND gate 10 via line 32 and 45. With the following signal ZE, which occurs somewhat delayed, over Lines 19 and 47 reset the flip-flop FF2, so that the AND gate 13 is activated and the flip-flop FF3 is set via line 44 will. With the following clock signal ZE, the reset input of the flip - Flop FF3 and the associated output and via the AND gate 11 and line 51 of the Clock of the shift register 58 interrupted in the transmission circuit. This becomes the shift register 58 blocked and the information already in register 57 cannot be updated reach.

Es ist bekannt, dass die Schaltungsanordnung für die Uberwachung der Datenübertragung die angewendete Verschlüsselung einen gewissen Einfluss hat. Bei der Überprtifung der verschiedenen Codes ergab sich, dass beispielsweise beim 7-Bit-ISO-Code als Erkennungsmerkmale die beiden Bit mit der höchsten Wertigkeit benutzt werden können. Beim EPCD-Code bei dem die vier Bit mit der höchsten ':,'ertigkeit dem Binärwert -L- entsprechen, kann dieses Merkmal ausgenutzt werden.It is known that the circuit arrangement for monitoring the Data transmission the encryption used has a certain influence. at The examination of the various codes showed that, for example, with the 7-bit ISO code the two bits with the highest significance are used as identifying features can. With the EPCD code in which the four bits with the highest ':,' significance are the binary value -L-, this feature can be used.

Wie oben erklärt, wird in der erfindungsgemässen Schaltungsanordnung eine doppelte Überprüfung der vorgesehenen Informationen vorgenommen, die es lediglich gilt in die Auswerteinrichtung einzuprogrammieren.As explained above, in the circuit arrangement according to the invention made a double check of the information provided, which it only made applies to be programmed into the evaluation device.

Patentansprüche:Patent claims:

Claims

Claims: 1. Method for monitoring and securing the correct Data transmission, in particular within a data processing system, thereby characterized in that a certain piece of information is to be checked by comparison is selected.

2, the method according to claim 1, characterized in that the comparison criterion chosen in accordance with one or more binary values of the code used will.

3. Circuit arrangement for carrying out the method according to claim e and 2, characterized in that for the comparison of the information to be checked a comparison circuit (8) fed by two allocators is used.

t; .- Circuit arrangement according to claim 3, characterized in that that the allocators are shift registers (57,58) or controlled by shift registers will.

5. 8 circuit arrangement according to claim 4, characterized in that that a shift register (57) has an adjustable evaluation circuit (56) in parallel is switched.

b. Circuit arrangement according to Claim 5, characterized in that the evaluation circuit (56) via a bistable stage (FF1) a feedback of the Output of the shift register (57) caused.

7. Circuit arrangement according to Claim 4 to 6, characterized in that that the shift registers (57, 58) are connected in series.

8. Circuit arrangement according to claim 3, the, an input of the comparison circuit (8) is switched into the connecting line (33) of the shift register (57, 58).

9. Circuit arrangement according to claim 8, characterized in that the output of the comparison circuit (g,) via a resp.

two bistable stages (FF2, FF5) fed to the processing circuit will.

10. Circuit arrangement according to claim 8 and 9, characterized in that that the output of the comparison circuit (8) over when an error is detected one or two bistable stages (FFa, FF3) the clock of the shift register (57, 58) locks.

11. Circuit arrangement according to claim 9 and 10, characterized in that that the reset side of the bistable stage (FF2) is delayed with a clock signal is controlled.

12. Circuit arrangement according to claim 10, characterized in that that the delayed clock signal at the reset input (19, 47) of the bistable stage (FF2) controls the setting input of a bistable stage (FF4) via an AND gate (10).

13. Circuit arrangement according to claim 11, characterized in that that the bistable stage (FF4) has a further bistable via its setting output Stage (FF5) controls the conditions for the der via its setting output Comparator circuit connected downstream and gate (9) delivers.