[go: up one dir, main page]

DE19920444B4 - Verfahren zum Herstellen eines Halbleiterbausteins sowie Halbleiterbaustein - Google Patents

Verfahren zum Herstellen eines Halbleiterbausteins sowie Halbleiterbaustein Download PDF

Info

Publication number
DE19920444B4
DE19920444B4 DE19920444A DE19920444A DE19920444B4 DE 19920444 B4 DE19920444 B4 DE 19920444B4 DE 19920444 A DE19920444 A DE 19920444A DE 19920444 A DE19920444 A DE 19920444A DE 19920444 B4 DE19920444 B4 DE 19920444B4
Authority
DE
Germany
Prior art keywords
circuit board
semiconductor
semiconductor chip
bonding
printed circuit
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
DE19920444A
Other languages
English (en)
Other versions
DE19920444A1 (de
Inventor
Shin Cheongju Choi
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
SK Hynix Inc
Original Assignee
LG Semicon Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by LG Semicon Co Ltd filed Critical LG Semicon Co Ltd
Publication of DE19920444A1 publication Critical patent/DE19920444A1/de
Application granted granted Critical
Publication of DE19920444B4 publication Critical patent/DE19920444B4/de
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/02—Containers; Seals
    • H01L23/10—Containers; Seals characterised by the material or arrangement of seals between parts, e.g. between cap and base of the container or between leads and walls of the container
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of semiconductor or other solid state devices
    • H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, the devices being individual devices of subclass H10D or integrated devices of class H10
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/46—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements involving the transfer of heat by flowing fluids
    • H01L23/467—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements involving the transfer of heat by flowing fluids by flowing gases, e.g. air
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of semiconductor or other solid state devices
    • H01L25/03—Assemblies consisting of a plurality of semiconductor or other solid state devices all the devices being of a type provided for in a single subclass of subclasses H10B, H10F, H10H, H10K or H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of semiconductor or other solid state devices all the devices being of a type provided for in a single subclass of subclasses H10B, H10F, H10H, H10K or H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of semiconductor or other solid state devices all the devices being of a type provided for in a single subclass of subclasses H10B, H10F, H10H, H10K or H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H10D89/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13144—Gold [Au] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144—Gold (Au) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/4826—Connecting between the body and an opposite side of the item with respect to the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73215—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same main group of the same subclass of class H10, e.g. assemblies of rectifier diodes
    • H01L2225/04—All the devices being of a type provided for in the same main group of the same subclass of class H10, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same main group of the same subclass of class H10
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/0651—Wire or wire-like electrical connections from device to substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same main group of the same subclass of class H10, e.g. assemblies of rectifier diodes
    • H01L2225/04—All the devices being of a type provided for in the same main group of the same subclass of class H10, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same main group of the same subclass of class H10
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/0652—Bump or bump-like direct electrical connections from substrate to substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same main group of the same subclass of class H10, e.g. assemblies of rectifier diodes
    • H01L2225/04—All the devices being of a type provided for in the same main group of the same subclass of class H10, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same main group of the same subclass of class H10
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06551—Conductive connections on the side of the device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same main group of the same subclass of class H10, e.g. assemblies of rectifier diodes
    • H01L2225/04—All the devices being of a type provided for in the same main group of the same subclass of class H10, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same main group of the same subclass of class H10
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06575—Auxiliary carrier between devices, the carrier having no electrical connection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same main group of the same subclass of class H10, e.g. assemblies of rectifier diodes
    • H01L2225/04—All the devices being of a type provided for in the same main group of the same subclass of class H10, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same main group of the same subclass of class H10
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06582—Housing for the assembly, e.g. chip scale package [CSP]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same main group of the same subclass of class H10, e.g. assemblies of rectifier diodes
    • H01L2225/04—All the devices being of a type provided for in the same main group of the same subclass of class H10, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same main group of the same subclass of class H10
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06582—Housing for the assembly, e.g. chip scale package [CSP]
    • H01L2225/06586—Housing with external bump or bump-like connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same main group of the same subclass of class H10, e.g. assemblies of rectifier diodes
    • H01L2225/04—All the devices being of a type provided for in the same main group of the same subclass of class H10, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same main group of the same subclass of class H10
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06589—Thermal management, e.g. cooling
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same main group of the same subclass of class H10, e.g. assemblies of rectifier diodes
    • H01L2225/10—All the devices being of a type provided for in the same main group of the same subclass of class H10, e.g. assemblies of rectifier diodes the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same main group of the same subclass of class H10, e.g. assemblies of rectifier diodes the devices having separate containers the devices being integrated devices of class H10
    • H01L2225/1011—All the devices being of a type provided for in the same main group of the same subclass of class H10, e.g. assemblies of rectifier diodes the devices having separate containers the devices being integrated devices of class H10 the containers being in a stacked arrangement
    • H01L2225/1017—All the devices being of a type provided for in the same main group of the same subclass of class H10, e.g. assemblies of rectifier diodes the devices having separate containers the devices being integrated devices of class H10 the containers being in a stacked arrangement the lowermost container comprising a device support
    • H01L2225/1029—All the devices being of a type provided for in the same main group of the same subclass of class H10, e.g. assemblies of rectifier diodes the devices having separate containers the devices being integrated devices of class H10 the containers being in a stacked arrangement the lowermost container comprising a device support the support being a lead frame
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1515—Shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)
  • Wire Bonding (AREA)
  • Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)

Abstract

Verfahren zum Herstellen eines Halbleiterbausteins (P), der mehrere Halbleiterchips (2) aufweist, mit den folgenden Schritten:
(a) Aufbringen eines Zwischenklebebandes (8) als Puffer zu einem benachbarten Halbleiterchip (2) im Bereich eines Endes des Halbleiterchips (2) auf dessen Oberfläche, um einen festen Abstand zu einem nachfolgend einzusetzenden Halbleiterchip (2) zu gewährleisten,
(b) Nachfolgendes Einsetzen des Halbleiterchips (2) mit einem anderen Ende in einen Graben (6) einer mehrere Gräben (6) aufweisenden Leiterplatte (1),
(c) Verbinden von in einem der Leiterplattenoberfläche benachbarten Bereich des Halbleiterchips (2) angeordneten Bondflecken (11) mit benachbart zum eingesetzten Halbleiterchip (2) auf der Leiterplatte (1) angeordneten Kontaktflecken (12), wobei leitende Elemente (3, 17) mit den Bondflecken (11) und den Kontaktflecken (12) verbunden werden,
(d) Ausführen der Schritte (a), (b) und (c) für jeden der mehreren Halbleiterchips (2) des Halbleiterbausteins (P), und
(e) Einkapseln der Halbleiterchips (2) und der leitenden Elemente (3) mit einem Einkapselungskörper...

Description

  • Die Erfindung betrifft ein Verfahren zur Herstellung eines Halbleiterbausteins, insbesondere eines Halbeiterbausteins ultrahoher Dichte mit intregrierten Schaltungen sowie einen derartigen Halbleiterbaustein.
  • Techniken zum Herstellen von integrierte Schaltungen enthaltenden Halbleiterbausteinen wurden u. a. dahingehend entwickelt, die Bausteine immer kleiner auszubilden. Während durch Integrationstechniken inzwischen mehrere Millionen Schaltungselemente auf einem einzelnen Chip in einer Fläche hergestellt werden, gehen die Baustein-Herstelltechniken dahin, auch dreidimensional hohe Packungsdichte zu erzielen.
  • Die 1A, 1B und 2B veranschaulichen einen bekannten Halbleiterbaustein erhöhter Speicherkapazität mit einem Stapel T dünner Bausteine P mit kleiner Kontur (TSOP = Thin Small Outline Package). Dieser Baustein wird wie folgt hergestellt.
  • Als Erstes werden zwei TSOPs P bereitgestellt, und dann werden die Außenzuleitungen 18 derselben geradegerichtet und beschnitten. Wie es in 2 dargestellt ist, werden die zwei TSOPs P mittels eines Polyimidklebers 19 so miteinander verklebt, dass ihre Außenzuleitungen 18 jeweils in dieselbe Richtung zeigen. Um die abgeschnittenen Enden der Außenzuleitungen 18 anzuschließen, werden Stapelschienen 21 mit Löchern 20 bereitgestellt. Diese Löcher 20 und die Enden der Außenzuleitungen 18 an den TSOPs P werden ausgerichtet, und dann werden die Außenzuleitungen 18 in die Löcher 20 eingeführt. Obere Teile jeder Schiene 21 werden mit der Oberfläche des obersten TSOP P mit dem genannten Kleber 19 verbunden, um eine Bewegung der Schienen 21 zu verhindern. Auf die oberen Teile der Löcher 20 wird Lötmittelpaste aufgetragen und erwärmt, um die Schienen 21 mit den Außenzuleitungen 18 zu verbinden. Durch diesen Prozess sind zwei TSOPs mechanisch und elektrisch zu einem Stapelbaustein mit verdoppelter Speicherkapazität zusammengefasst. Durch die beschriebene Vorgehensweise sind so viele TSOPs P miteinander verbindbar, wie dies erforderlich ist, um eine gewünschte Speicherkapazität zu erzielen. Z. B. kann durch Aufstapeln von vier TSOPs in Form von 4M-DRAMs ein Baustein in Form eines 16M-DRAM erhalten werden.
  • 3 veranschaulicht einen anderen Stapelbaustein mit TAB-Einzelbausteinen, wie in US 5,198,888 A offenbart.
  • Jedoch bestehen bei den bekannten Stapelbausteinen verschiedene Probleme dahingehend, dass der Stapel schwer ist, eine große Anzahl von Verbindungen herzustellen ist und die Ver bindungen schwach sind, was die mechanische Zuverlässigkeit verringert. Ferner bewirkt die relativ lange Signalleitung, die zum Anschließen der Bondflecke eines Chips 2' zu einer PCB erforderlich ist, eine Beeinträchtigung der elektrischen Zuverlässigkeit, so dass es beim Realisieren eines mit hoher Geschwindigkeit arbeitenden Bauteils zu Signalverzögerungen, Übersprechen, Störsignalen und dergleichen kommt. Die zahlreichen erforderlichen Bondschritte führen zu Materialverzerrungen und einer Beeinträchtigung der Zwischenflächen-Bondkraft zwischen einem Chip 2' und dem einkapselnden Körper. Fehlerhaftes Auftragen der Lötmittelpaste 22 führt zu verkleinerten Abständen zwischen Zuleitungen und zu fehlerhafter Isolierung. Außerdem ist durch die gesonderten Schienen 21, die gesonderten Ausrichtungsprozesse für die verschiedenen TSOPs, die Ausrichtprozesse zwischen den Zuleitungen und den Löchern und das Ankleben des obersten TSOP an die Schienen ein komplizierter Herstellprozess bedingt. Auch sind zum Ausführen dieser zusätzlichen Verfahrensschritte zusätzliche Anlagen, hinausgehend über die, die zum Herstellen der einzelnen Bauteile benötigt werden, erforderlich.
  • Die JP 62-293749 A beschreibt eine dreidimensionale Befestigungsstruktur für eine Halbleitervorrichtung, die eine erste und zweite Leiterplatte sowie eine Mehrzahl von Halbleiterchips aufweist, die mit ihren Endabschnitten in Nutenabschnitten der Halbleiterplatten aufgenommen sind und die im wesentlichen rechtwinklig zu den Leiterplatten angeordnet sind. Lötflecken auf den Leiterplatten und Lötflecken auf den Halbleiterchips werden miteinander verlötet, um Kontaktflecken auf den Halbleiterchips mit Kontaktflecken auf den Leiterplatten miteinander zu verbinden. Um die entsprechenden Kontaktflecken auf den Halbleiterchips und auf den Leiterplatten miteinander auszurichten, werden die Halbleiterplatten durch eine kammförmige Schablonenvorrichtung ausgerichtet und entsprechend zu den Leiterplatten positioniert.
  • Die DE 197 25 464 A1 beschreibt ein Halbleiterchip-Stapelgehäuse mit einer Vielzahl von parallel zueinander angeordneten Halbleiterchips auf deren einer Hauptoberfläche jeweils Chip-Anschlußfelder vorgesehen sind, von denen aus sich eine Vielzahl von Drähten zu einer Seite des Halbleiterchips erstrecken. Zwischen den Halbleiterchips ist ein isolierender Klebstoff eingebracht, der die Bereiche zwischen den Halbleiterchips vollständig ausfüllt. An einer Seite des Halbleiterchip-Stapels wird dann unter Verwendung eines aus anisotrop leitenden Material geformten Klebstoffes ein Kontaktband angebracht, auf dem eine Vielzahl von Lotkugeln vorgesehen ist. Auf den anderen Seiten des Halbleiterchip-Stapels sind Wärmeableiter mittels Klebstoff aufgeklebt.
    •
  • Der Erfindung liegt die Aufgabe zugrunde, ein Verfahren zum Herstellen eines Halbleiterbausteins mit mehreren Halbleiterchips mit integrierten Schaltungen sowie einen Halbleiterbaustein bereitzustellen, der auf einfache Weise mit hoher mechanischer und elektrischer Zuverlässigkeit hergestellt werden kann.
  • Diese Aufgabe ist hinsichtlich des Verfahrens durch die Lehre des beigefügten Anspruchs 1 und hinsichtlich des Bausteins durch die Lehre des beigefügten Anspruchs 12 gelöst.
  • Vorteilhafte Ausgestaltungen und Weiterbildungen der Erfindung sind in den Unteransprüchen angegeben.
  • Die Erfindung bietet den Vorteil, daß sie ein einfaches Verfahren zum Herstellen eines Halbleiterbausteins mit besonders hoher Packungsdichte und extrem kurzen Signalübertragungswegen sowie einen derartigen Halbleiter baustein bereitstellt. Des Weiteren ist es vorteilhaft, daß der erfindungsgemäße Halbleiterbaustein keine Außenzuleitungen besitzt.
    •
  • Die Erfindung wird aus der nachfolgenden detaillierten Beschreibung und den beigefügten Zeichnungen, die nur zur Veranschaulichung dienen und demgemäß für die Erfindung nicht beschränkend sind, vollständiger zu verstehen sein.
  • 1A ist eine Schnittansicht eines bekannten Halbleiter-Stapelbausteins;
  • 1B ist eine Seitenansicht des Bausteins von 1A;
  • 2 ist eine Vorderansicht des Bausteins von 1A vor der Fertigstellung;
  • 3 ist eine Seitenansicht eines anderen Halbleiter-Stapelbausteins vor der Fertigstellung;
  • 4 ist eine perspektivische Ansicht eines Halbleiter-Stapelbausteins gemäß einem ersten bevorzugten Ausführungsbeispiel der Erfindung;
  • 5 ist eine Schnittansicht des Bausteins von 4;
  • 6A – 6F veranschaulichen einen Herstellprozess für den Baustein von 4;
  • 6A ist eine perspektivische Ansicht einer gedruckten Leiterplatte (PCB = Printed Circuit Board);
  • 6B ist eine Vorderansicht eines ersten Halbleiterchips in einem Graben der PCB der 6A;
  • 6C ist eine Vorderansicht zum Veranschaulichen eines Drahtbondschritts für den ersten Halbleiterchip;
  • 6D ist eine Vorderansicht zum Veranschaulichen eines Drahtbondschritts für einen zweiten Halbleiterchip;
  • 6E ist eine Vorderansicht nach den Drahtbondschritten;
  • 6F ist eine Vorderansicht nach Einkapselung durch ein Harz;
  • 6G ist eine Vorderansicht nach dem Anbringen von Lötmittelkugeln;
  • 7 ist eine vergrößerte perspektivische Ansicht einer Bondstelle in 6C;
  • 8 ist eine Schnittansicht einer Doppelwegkapillare;
  • 9 ist eine perspektivische Ansicht eines Halbleiter-Stapelbausteins gemäß einem zweiten bevorzugten Ausführungsbeispiel der Erfindung;
  • 10 ist eine Schnittansicht des Bausteins von 9;
  • 11 ist eine perspektivische Ansicht zum Veranschaulichen eines Einkapselungsprozesses für einen Kugelbondteil beim Baustein der 9;
  • 12 ist eine andere perspektivische Ansicht des Bausteins von 10;
  • 13 ist eine perspektivische Ansicht eines Halbleiter-Stapelbausteins gemäß einem dritten bevorzugten Ausführungsbeispiel der Erfindung;
  • 14 ist eine Schnittansicht des Bausteins der 13;
  • 15A – 15H veranschaulichen einen Herstellprozess für den Baustein der 13;
  • 15A zeigt eine PCB;
  • 15B ist eine perspektivische Ansicht eines ersten Halbleiterchips auf der PCB in Bereitschaft für einen Drahtbondschritt;
  • 15C ist eine perspektivische Ansicht des ersten Halbleiterchips nach dem Drahtbondschritt;
  • 15D ist eine perspektivische Ansicht zum Veranschauli chen eines Drahtbondschritts für einen zweiten Halbleiterchip, nachdem der erste Chip umgedreht wurde;
  • 15E ist eine Vorderansicht zum Veranschaulichen der Verbindung zwischen Chips;
  • 15F veranschaulicht Vorbereitungen zum Zusammendrücken der Chips in 15E, um diese zu verbinden;
  • 15G ist eine perspektivische Ansicht zum Einkapseln der Chips in 15E;
  • 15H is eine Vorderansicht eines Halbleiterbausteins nach dem Anbringen von Lötmittelkugeln;
  • 16 ist eine perspektivische Ansicht eines Halbleiter-Stapelbausteins gemäß einem vierten bevorzugten Ausführungsbeispiel der Erfindung;
  • 17 ist eine Schnittansicht des Bausteins von 16;
  • 18 ist eine perspektivische Ansicht zum Veranschaulichen des Einkapselns des Bausteins von 16; und
  • 19 ist eine perspektivische Ansicht zum Veranschaulichen der Wärmeabfuhr beim Baustein der 16.
  • Gemäß den 4 und 5 beinhaltet ein Halbleiterbaustein P1 gemäß einem ersten bevorzugten Ausführungsbeispiel eine PCB 1, in der eine elektrische Schaltung ausgebildet ist, mehrere Halbleiterchips 2, die mit festem Abstand voneinander beabstandet sind und senkrecht stehend auf der PCB 1 befestigt sind, sowie Goldkugeln 3. Die Goldkugeln 3 sind leitende Verbindungselemente zum Anschließen von Bondflecken an jedem Chip 2 mit Kontaktflecken auf der PCB 1. Ein Einkapselungs körper 4 dient zum Einkapseln der Chips 2 und der leitenden Verbindungselemente über der PCB 1. An der Unterseite der PCB 1 sind Lötmittelkugeln 5 für externe Anschlüsse vorhanden, um die Halbleiterchips 2 über die elektrische Schaltung in der PCB 1 anzuschließen.
  • Die PCB 1 verfügt über Gräben 6 zum Einsetzen der Chips 2 in solcher Weise, dass sie senkrecht auf der PCB 1 stehen. Vorzugsweise wird am Boden eines Grabens 6 ein Bondklebeband 7 angebracht. Die Tiefe von der Oberseite des am Boden des Grabens 6 angebrachten Bondklebebands 7 bis zum Einlass in den Graben 6 sollte vorzugsweise identisch mit dem Abstand von einem Rand des Halbleiterchips 2 bis zu einem Bondfleck 11 am Chip 2 sein, so dass die Bondflecke 11 freiliegen, wenn die Halbleiterchips befestigt sind. D. h., dass jeder von mehreren in der Oberseite der PCB 1 ausgebildeten Gräben 6 das untere Ende eines jeweiligen Chips 2 aufnimmt, wobei die Tiefe jedes Grabens, unter Berücksichtigung der Höhe des angebrachten Druckbond-Klebebands 7 vorzugsweise 180 – 420 μm beträgt. Ein Druckbond-Klebeband 7 aus Polyimid weist nach dem Zusammendrücken eine Dicke von 80 – 120 μm auf. Ein Zwischenchip-Klebeband 8 zwischen den Chips 2 dient als Puffer, der unmittelbaren Kontakt zwischen Chips 2 verhindert. Das Druckbond-Klebeband 7 und das Zwischenchip-Klebeband 8, die an beiden Flächen kleben, können aus demselben Material bestehen, oder sie können, in Anbetracht der Kosten aus verschiedenen Materialien bestehen, da die Klebekraft zwischen den Chips geringer als die Druckbond-Klebekraft sein kann.
  • Nun wird die Herstellung des Halbleiterbausteins P1 unter Bezugnahme auf die 6A bis 6F beschrieben. Eine PCB 1 wird so bereitgestellt, wie sie in 6A dargestellt ist. Diese PCB 1 wird auf einer Vorwärmplatte 100 angebracht, um einen Halbleiterchip 2 und die PCB 1 zu erwärmen. Der vorgewärmte Chip 2 wird in einen Graben 6 in der Oberseite der Platte 1 vertikal eingesetzt, und auf den Chip 2 wird eine obere Druckausübungsplatte 10b aufgesetzt. Diese Platte 10b drückt auf den Chip 2, um ihn mit dem Druckbond-Klebeband 7 im zugehörigen Graben 6 zu verbinden. Die Vorwärmtemperatur für das Druckbond-Klebeband 7 beträgt 200°C, und die Spitzentemperatur zum Härten beträgt 400°C.
  • Bondflecke 11 am Halbleiterchip 2 sowie Kontaktflecke 12 an der Platte werden durch Goldkugeln 3, die als Verbindungselemente wirken, verbunden, wobei eine Drahtbondkapillare 9a dazu verwendet wird, um die Goldkugeln unter ungefähr 45° in Bezug auf die Plattenfläche auf die Platte aufzubringen. Wie es in den 6B bis 6F dargestellt ist, erfolgen, um Wechselwirkungen beim Vorschieben und Zurückziehen der Kapillare 9a beim Anbonden der Goldkugeln 3 zu vermeiden, der Druckbondschritt und der Kugelbondschritt für jeden der Chips 2 einzeln aufeinanderfolgend ausgehend von einer Seite der PCB 1 ausgeführt. D. h., dass nach dem Beenden der Druckbond- und Kugelbondschritte für einen ersten Chip 2 diese Schritte für jeweils einen nächsten Chip 2 wiederholt ausgeführt werden, entsprechend der Anzahl aufzustapelnder Chips 2. Wie es in 6D dargestellt ist, werden für jeden der Chips 2 eine rechte und eine linke Druckausübungsplatte 10a angebracht, um die Chips 2 zu halten und zu verhindern, dass sie durch eine von der Kapillare 9a ausgeübte horizontale Komponente einer Druckkraft einknicken.
  • Wie es in 7 dargestellt ist, verbindet die Goldkugel 3 aus der Kapillare 9a beim Kugelbondschritt den Bondfleck 11 am Chip 2 mit dem Kontaktfleck 12 auf der PCB. Bei Abschluss der Druckbond- und Kugelbondschritte für alle Chips 2 auf der PCB 1 werden die linke und die rechte Druckausübungsplatte 10a dazu verwendet, von beiden Seiten Druck auf die Chips 2 auszuüben. Mittels dieser Platten erfolgt durch ein Zwischenchip-Klebeband 8, das vorab auf den oberen Teil der Chips 2 aufgebracht wurde, eine Verbindung zwischen den Chips. Nach diesen Bondschritten werden die Chips 2 und die Goldkugeln 3 durch ein Einkapselungsharz eingekapselt, das einen Einkapselungskörper 4 zum Schützen der Chips, der Goldkugeln und der durch die Kugeln verbundenen Teile bildet. Beim ersten bevorzugten Ausführungsbeispiel füllt das Einkapselungsharz Zwischenräume zwischen den Chips 2 aus.
  • Nach Abschluss der Einkapselung für die Chips 2 und die durch die Kugeln angeschlossenen Teile werden Lötmittelkugeln 5 an der Unterseite der Platte angebracht. Diese Lötmittelkugeln 5 werden vorzugsweise in der letzten Stufe an der Platte 1 angebracht, da dann, wenn sie vorab angebracht würden, das Vergießen und das Bandbonden sowie die Handhabung schwierig wären, da sie einen niedrigen Schmelzpunkt im Bereich von 185°C aufweisen. So werden Signale vom Baustein P1, der vorzugsweise ein Baustein ultrahoher Dichte mit integrierten Schaltungen ist, an die Lötmittelkugeln 5 an seiner Unterseite und anschließend an eine (nicht dargestellte) Hauptplatine, an der der Baustein angebracht wird, mittels metallischer Leitungen (nicht dargestellt) an der Oberseite der Platte und Schaltungen innerhalb derselben übertragen.
  • Gemäß 8 gibt eine Doppelwegkapillare 9b gleichzeitig zwei Golddrähte aus, um das Volumen der Goldkugeln 3 zu erhöhen.
  • Gemäß den 9 und 10 beinhaltet ein Halbleiterbaustein P2 gemäß dem zweiten bevorzugten Ausführungsbeispiel der Erfindung eine PCB 1, in der eine elektrische Schaltung ausgebildet ist, mehrere Halbleiterchips 2, die mit festem Abstand im Wesentlichen senkrecht stehend auf der PCB 1 befestigt sind, sowie Goldkugeln 3. Die Goldkugeln 3 sind leitende Elemente, die Bondflecken 11 an jedem Chip 2 mit Kontaktflecken 12 auf der PCB 1 verbinden. Eine Einkapselung 13 dient zum Vergießen der Bondflecke 11 an jedem Chip 2 und der entsprechenden leitenden Verbindungselemente. Eine Wärmeabfuhrkappe 15 bedeckt die PCB 1, um die Chips 2 und die Einkapselung 13 einzuschließen, und sie verfügt vorzugsweise im mittleren Teil ausgewählter, einander gegenüberstehender Flächen über Wärmeabfuhröffnungen 14. An der Unterseite der PCB 1 sind zum elektrischen Anschließen der Halbleiterchips 2 über die elektrische Schaltung in der PCB 1 Lötmittelkugeln 5 externer Anschlüsse (nicht dargestellt) angebracht.
  • Ähnlich wie das erste bevorzugte Ausführungsbeispiel beinhaltet das zweite bevorzugte Ausführungsbeispiel mehrere in der Oberfläche der PCB 1 ausgebildete Gräben 6, die jeweils das untere Ende eines Halbleiterchips 2 aufnehmen und abhängig von einem am Boden des Grabens 6 angebrachten Druckbond-Klebeband 7 eine Tiefe von 180 – 420 μm aufweisen. Das Druckbond-Klebeband 7 aus Polyamid verfügt nach dem Zusammendrücken vorzugsweise über eine Dicke von 80 – 120 μm. Ferner existiert zwischen den Chips 2 ein Zwischenchip-Klebeband 8, das als Puffer zum Verhindern direkten Kontakts zwischen den Chips 2 dient. Das Druckbond-Klebeband 7 und das Zwischenchip-Klebeband 8, die an beiden Flächen klebend sind, können aus demselben Material bestehen, oder, angesichts der Kosten, aus verschiedenen Materialien, da die Klebekraft zwischen den Chips 2 geringer als die Druckbond-Klebekraft sein kann. Die Wärmeabfuhrkappe 15 besteht vorzugsweise aus Kupfer, Aluminium oder Legierungen hiervon, wobei die Oberflächen gegen Oxidation behandelt sind. Die in der Wärmeabfuhrkappe 15 ausgebildeten Wärmeabfuhröffnungen 14 sind so ausgebildet, dass sie mit Zwischenräumen zwischen den Halbleiterchips 2 in Verbindung stehen.
  • Nun wird ein Baustein-Herstellverfahren für den Baustein P2 gemäß dem zweiten bevorzugten Ausführungsbeispiel der Erfindung beschrieben, wobei die Beschreibung für den Druckbond schritt, den Kugelbondschritt und die Verbindungsherstellung zwischen Chips weggelassen wird, da diese Prozesse denen ähnlich sind, wie sie für das erste Ausführungsbeispiel beschrieben wurden. Nach Abschluss des Kugelbondschritts und der Verbindungsherstellung zwischen Chips wird die Wärmeabfuhrkappe 15 auf die auf der PCB 1 angeordneten Chips 2 aufgebracht, um sie zu überdecken.
  • Wie es in 11 dargestellt ist, werden die Kugelbondteile dadurch geschützt, dass ein flüssiges Verkapselungsmaterial unter Verwendung einer Vergussdüse 16 durch die in einer Fläche der Wärmeabfuhrkappe 15 ausgebildeten Wärmeabfuhröffnungen 14 eingespritzt wird. Dann wird das Verkapselungsmaterial 13 ausgehärtet. So stehen beim Halbleiterbaustein P2 gemäß dem zweiten Ausführungsbeispiel der Erfindung die Wärmeabfuhröffnungen 14 in der Wärmeabfuhrkappe 15 in Verbindung mit den Zwischenräumen zwischen den Chips 2.
  • Wie es in 12 unter Verwendung von Pfeilen dargestellt ist, kann durch die Wärmeabfuhröffnungen 14 kalte Luft oder dergleichen strömen und die Zwischenräume zwischen den Chips durchlaufen, um diese zu kühlen, wenn sich der Baustein P2 in Betrieb befindet. Da innerhalb der Chips 2 erzeugte Wärme durch direkten Wärmeaustausch mit der strömenden Kaltluft nach außen ausgegeben wird, verfügt der Baustein über erhöhtes Wärmeabfuhrvermögen.
  • Wenn beim Druckbondschritt beim ersten und zweiten bevorzugten Ausführungsbeispiel anstelle des Druckbond-Klebebands 7 eine Paste, wie ein Epoxidharz, verwendet wird, wird die Paste vor dem Druckbondschritt in die Gräben 6 in der PCB 1 eingebracht. In diesem Fall sollte die Paste, da ein Drahtbondprozess unmittelbar auf den Druckbondprozess folgt, so ausgewählt werden, dass sie bei Berührung und nicht erst unter Erwärmung aushärtet.
  • Gemäß den 13 und 14 beinhaltet ein Halbleiterbaustein P3 gemäß dem dritten bevorzugten Ausführungsbeispiel der Erfindung eine PCB 1, in der eine elektrische Schaltung ausgebildet ist, sowie mehrere Halbleiterchips 2, die mit festem Abstand senkrecht stehend auf der PCB 1 angebracht sind. Golddrähte 17 verbinden als leitende Elemente Bondflecken 11 an jedem Chip 2 mit Kontaktflecken 12 auf der PCB 1. Ein Einkapselungskörper 4 dient zum Einkapseln der Chips 2 und der leitenden Verbindungselemente über der PCB 1. An der Unterseite der PCB 1 sind für elektrischen Anschluss an die Chips 2 über eine Schaltung in der PCB 1 Lötmittelkugeln 5 externer Anschlüsse (nicht dargestellt) angebracht. Ähnlich wie das erste und zweite Ausführungsbeispiel beinhaltet auch das dritte Ausführungsbeispiel mehrere in der Oberfläche der PCB 1 ausgebildete Gräben 6, die jeweils das untere Ende eines Chips 2 aufnehmen. Die Tiefe der Gräben 6 und die Dicke und das Material des in ihnen angebrachten Druckbond-Klebebands 7 sind vorzugsweise ähnlich wie beim ersten und zweiten Ausführungsbeispiel. Die Zwischenchip-Klebebänder 8 zur Pufferung zwischen Chips 2 und zum Verhindern direkten Kontakts zwischen diesen sind ebenfalls vorzugsweise dieselben wie beim ersten und zweiten Ausführungsbeispiel.
  • Nun wird ein Baustein-Herstellverfahren für den Baustein P3 gemäß dem dritten Ausführungsbeispiel beschrieben. Es wird eine PCB 1 bereitgestellt, wie sie in 15A dargestellt ist. Diese PCB 1 verfügt über Gräben 6 zum jeweiligen Ankleben eines Halbleiterchips 2 im Wesentlichen rechtwinklig zur Plattenoberfläche. Am Boden jedes Grabens 6 wird ein Druckbond-Klebeband 7 angebracht. Wie es in 15B dargestellt ist, wird die PCB 1, auf der ein erster Chip 2 angebracht ist, auf eine Vorwärmplatte 100 aufgebracht und für einen Drahtbondschritt erwärmt. Bondflecke 11 am Halbleiterchip 2 sowie Kontaktflecke 12 an der PCB 1 werden mit Golddrähten 17, die leitende Verbindungselemente sind, angeschlossen. Da das am Graben 6 angebrachte Druckbond-Klebeband 7 vorzugsweise bei einer Temperatur von 400°C aushärtet, wobei es sich um die höchste Temperatur handelt, und da der Drahtbondschritt bei einer Temperatur von 200°C ausgeführt wird, klebt keiner der Chips 2 während des Drahtbondens fest am Druckbond-Klebeband 7 an.
  • Wie es in 15C dargestellt ist, wird der erste Halbleiterchip 2 bei Abschluss des Drahtbondschritts für denselben umgedreht (d. h. horizontal gewendet). Dann wird ein zweiter Chip 2 aufgelegt, und der Drahtbondschritt wird ausgeführt, um die Bondflecke 11 am zweiten Chip 2 mit den Kontaktflecken 12 an der Platte 1 zu verbinden. Beim Drahtbondprozess und beim Umdrehen der angeklebten Chips, wobei diese Prozesse so häufig erfolgen, wie es der Anzahl der Chips 2 entspricht, treten selbst nach dem vertikalen Ankleben der Chips 2 keine Probleme wie das Abbrechen von Drähten auf, da der Golddraht 17 hohe Duktilität aufweist. Bei Abschluss des Drahtbondvorgangs für alle Halbleiterchips werden diese aufrecht gestellt und erwärmt, wie es in 15E dargestellt ist. Die Chips 2 werden unter Verwendung einer oberen Druckausübungsplatte 10b, die vorzugsweise eine Spannplatte ist, heruntergedrückt, und von links und rechts wird unter Verwendung einer linken und rechten Druckausübungsplatte 10a Druck auf sie ausgeübt, wie es in 15F dargestellt ist. Vorzugsweise erfolgen die Verbindung zwischen den Chips 2 und die Verbindung der Chips 2 auf der Platte 1 gleichzeitig.
  • Ähnlich wie beim ersten und zweiten Ausführungsbeispiel ist die Verbindungsherstellung zwischen den Chips 2 durch das Zwischenchip-Klebeband 8 erleichtert, das in den oberen Teilen der Chips 2 angebracht ist. Nach Abschluss der Verbindungsherstellung zwischen den Chips 2 kapselt ein Einkapse lungsharz die aufgestapelten Chips 2, die Golddrähte 17 und die Bondabschnitte ein, um einen Einkapselungskörper 4 zu bilden, wie er in 15G dargestellt ist. Dieser Einkapselungskörper 4 schützt die gestapelten Halbleiterchips 2, die Golddrähte 17 und die Bondabschnitte. Beim dritten Ausführungsbeispiel füllt das Einkapselungsharz die Räume zwischen den Chips 2 aus. Nach Fertigstellung der Einkapselung des Halbleiterchips 2, der Golddrähte und der Bondabschnitte werden Lötmittelkugeln 5 an der Unterseite der Platte 1 angebracht, wie es in 15H dargestellt ist.
  • Gemäß den 16 und 17 beinhaltet ein Halbleiterbaustein P4 gemäß dem vierten bevorzugten Ausführungsbeispiel der Erfindung eine PCB 1, in der eine elektrische Schaltung ausgebildet ist, und mehrere Halbleiterchips 2, die vertikal mit festem Abstand der PCB 1 angebracht sind. Golddrähte 17, die leitende Verbindungselemente bilden, verbinden Bondflecke 11 an jedem Halbleiterchip 2 mit Kontaktflecken 12 auf der PCB 1. Eine Einkapselung 13 kapselt die Bondflecke an den Chips 2 und die entsprechenden leitenden Verbindungselemente ein. Eine Wärmeabfuhrkappe 15 bedeckt die PCB 1, um die Chips 2 und die Einkapselung 13 einzuschließen. Diese Wärmeabfuhrkappe 15 verfügt vorzugsweise im mittleren Teil ausgewählter, einander gegenüberstehender Flächen über Wärmeabfuhröffnungen 14. Lötmittelkugeln 5 für externe Anschlüsse (nicht dargestellt) sind an der Unterseite der PCB 1 angebracht, um die Chips 2 über die elektrische Schaltung in der PCB 1 zu verbinden. Das vierte Ausführungsbeispiel beinhaltet eine Anzahl von Gräben 6 in der Oberseite der PCB 1, die jeweils das untere Ende eines Halbleiterchips 2 aufnehmen. Die Tiefe eines Grabens 6, die Dicke und das Material des Druckbond-Klebebands 7 und des Zwischenchip-Klebebands 8 sind ähnlich wie bei den vorigen Ausführungsbeispielen. Das Druckbond-Klebeband 7 und das Zwischenchip-Klebeband 8, die auf beiden Flächen kleben, können aus demselben Material be stehen, oder, angesichts der Kosten, aus verschiedenen Materialien, da die Klebekraft zwischen den Chips 2 niedriger als die Druckbond-Klebekraft sein kann. Ähnlich wie beim zweiten Ausführungsbeispiel besteht die Wärmeabfuhrkappe 15 vorzugsweise aus Kupfer oder Aluminium oder Legierungen hiervon, wobei die Oberflächen gegen Oxidation behandelt sind. Ferner stehen die Wärmeabfuhröffnungen 14 in der Wärmeabfuhrkappe 15 in Verbindung mit Zwischenräumen zwischen den Halbleiterchips 2.
  • Nun wird ein Baustein-Herstellverfahren für den Baustein P4 gemäß dem vierten Ausführungsbeispiel beschrieben, wobei die Schritte des Druckbondens, des Drahtbondens und der Verbindungsherstellung zwischen Chips weggelassen sind, da diese Prozesse denen beim dritten Ausführungsbeispiel ähnlich sind. Nach Abschluss des Drahtbondens und der Verbindungsherstellung zwischen den Chips wird eine Wärmeabfuhrkappe 15 auf die Chips 2 auf der PCB 1 aufgebracht. Wie es in 18 dargestellt ist, werden die Bondabschnitte durch Einspritzen eines flüssigen Verkapselungsmaterials 13 unter Verwendung einer Vergießdüse 16 durch die Wärmeabfuhröffnungen 14 eingespritzt, und das Einkapselungsmaterial 13 wird ausgehärtet. So stehen beim Baustein P4 gemäß dem vierten Ausführungsbeispiel die Wärmeabfuhröffnungen 14 in der Wärmeabfuhrkappe 15 in Verbindung mit den Zwischenräumen zwischen den Halbleiterchips 2.
  • Wie es in 19 durch Pfeile dargestellt ist, kann kalte Luft durch die Wärmeabfuhröffnungen 14 strömen und die Zwischenräume zwischen den Halbleiterchips durchlaufen, um diese zu kühlen, wenn sich der Baustein P4 in Betrieb befindet. Da innerhalb der Chips 2 erzeugte Wärme durch direkten Wärmeaustausch mit der strömenden Kaltluft nach außen ausgegeben wird, verfügt der Baustein über erhöhtes Kühlvermögen.
  • Wenn beim Druckbonden beim dritten und vierten Ausführungsbeispiel eine Paste, wie Epoxidharz, anstelle des Druckbond-Klebebands 7 verwendet wird, wird die Paste vorzugsweise vor dem Ausführen des Druckbondens, das auf das Drahtbonden folgt, in die Gräben 6 in der PCB 1 eingebracht. In diesem Fall sollte, da ein Vorwärmprozess zum Ausführen des Drahtbondschritts existiert, die Paste für Aushärtung im Ofen statt für Aushärtung bei Berührung ausgewählt werden.
  • Wie oben beschrieben, verfügen die Ausführungsbeispiele über verschiedene Vorteile. Es sind Bausteine mit erhöhter Packungsdichte und mit extrem kurzen Signalübertragungspfaden erhalten. So zeigen erfindungsgemäße Bausteine kurze Ansprechzeiten bei erhöhtem Funktionsvermögen. Da nicht Einzelbausteine sondern Chips gleichzeitig mit dem Baustein-Herstellvorgang aufgestapelt werden, ist die Herstellzeit verkürzt. Da aufeinanderfolgende Druckbond- und Drahtbondschritte einen einfachen, schnellen und billigen Herstellprozess hoher Zuverlässigkeit ermöglichen, ist für geringere Kosten und höhere Herstellgeschwindigkeit gesorgt. Die Verarbeitungszeit kann demgemäß verkürzt werden und die Produktivität kann erhöhte werden. Außerdem ist das Wärmeabfuhr-Vermögen verbessert, da Wärme durch Konvektion durch Chipoberflächen und einem kühlenden Gas oder einer kühlenden Flüssigkeit mittels einer Wärmeabfuhrkappe abgeführt wird.

Claims (19)

  1. Verfahren zum Herstellen eines Halbleiterbausteins (P), der mehrere Halbleiterchips (2) aufweist, mit den folgenden Schritten: (a) Aufbringen eines Zwischenklebebandes (8) als Puffer zu einem benachbarten Halbleiterchip (2) im Bereich eines Endes des Halbleiterchips (2) auf dessen Oberfläche, um einen festen Abstand zu einem nachfolgend einzusetzenden Halbleiterchip (2) zu gewährleisten, (b) Nachfolgendes Einsetzen des Halbleiterchips (2) mit einem anderen Ende in einen Graben (6) einer mehrere Gräben (6) aufweisenden Leiterplatte (1), (c) Verbinden von in einem der Leiterplattenoberfläche benachbarten Bereich des Halbleiterchips (2) angeordneten Bondflecken (11) mit benachbart zum eingesetzten Halbleiterchip (2) auf der Leiterplatte (1) angeordneten Kontaktflecken (12), wobei leitende Elemente (3, 17) mit den Bondflecken (11) und den Kontaktflecken (12) verbunden werden, (d) Ausführen der Schritte (a), (b) und (c) für jeden der mehreren Halbleiterchips (2) des Halbleiterbausteins (P), und (e) Einkapseln der Halbleiterchips (2) und der leitenden Elemente (3) mit einem Einkapselungskörper (4; 13, 15) zu einem Baustein.
  2. Verfahren nach Anspruch 1, gekennzeichnet durch das Anbringen externer Anschlüsse (5) an der Unterseite der Leiterplatte (1).
  3. Verfahren nach einem der Ansprüche 1 oder 2, dadurch gekennzeichnet, dass die Halbleiterchips (2) und die Bondabschnitte so eingekapselt werden, dass sie nicht freiliegen.
  4. Verfahren nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, dass der Einkapselungskörper (4; 13, 15) eine Wärmeabfuhrkappe (15) umfasst, die über Öffnungen (14) verfügt, die die Halbleiterchips (2) zugänglich lassen.
  5. Verfahren nach einem der Ansprüche 1 bis 4, gekennzeichnet durch das Anbringen eines zweiten Klebebands (7) am Boden der Gräben (6).
  6. Verfahren nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, dass die Tiefe der Gräben (6) so hergestellt wird, dass sie dem Abstand von einem Rand eines Halbleiterchips (2) zu den Bondflecken (11) am Halbleiterchip (2) entspricht, wobei die Bondflecke (11) benachbart zu den Kontaktflecken (12) freiliegen, wenn der Halbleiterchip (2) durch Druckbonden angebracht ist.
  7. Verfahren nach einem der Ansprüche 1 bis 6, dadurch gekennzeichnet, dass der Bondschritt folgendes aufweist: – Vorerwärmen der Leiterplatte (1) zusammen mit einem der aufzustapelnden Halbleiterchips (2) und – vertikales Einsetzen des vorerwärmten Halbleiterchips (2) in einen von mehreren Gräben (6) in der Oberseite der Leiterplatte (1); und – Herunterdrücken des Halbleiterchips (2), um ihn mit einem Druckbond-Klebeband (7) zu verbinden, das in einem jeweiligen Graben (6) angebracht wurde.
  8. Verfahren nach einem der Ansprüche 1 bis 7, dadurch gekennzeichnet, dass eine Kugelbondkapillare (9a), die zur Verbindungsherstellung zwischen Bondflecken (11) an einem Halbleiterchip (2) und Kontaktflecken (12) an der Leiterplatte (1) durch Ausbilden leitender Kugeln (3) dient, unter einem Winkel von 45° zur Leiterplatte (1) zu dieser vorgeschoben wird.
  9. Verfahren nach Anspruch 8, dadurch gekennzeichnet, dass die Kugelbondkapillare (9a) eine Doppelwegekapillare (9b) ist.
  10. Verfahren nach einem der Ansprüche 1 bis 7, dadurch gekennzeichnet, dass die Halbleiterchips (2) jeweils flach auf der gedruckten Leiterplatte (1) mittels Golddrähten (17) kontaktiert werden und nach Abschluss des Drahtbondvorgangs für alle Halbleiterchips (2) rechtwinklig aufgestellt werden.
  11. Verfahren nach einem der Ansprüche 1 bis 10, gekennzeichnet durch Anwenden von Wärme und Druck auf die Halbleiterchips (2), um eine Verbindung zwischen den Halbleiterchips (2) und eine Druckbondverbindung zwischen den Halbleiterchips (2) und der Leiterplatte (1) herzustellen.
  12. Halbleiterbaustein (P) mit: – einer mehrere Gräben (6) aufweisenden Leiterplatte (1), in der eine elektrische Schaltung ausgebildet ist, – mehreren Halbleiterchips (2), die senkrecht auf der Leiterplatte (1) stehen und mit einem Ende in den Gräben (6) aufgenommen sind, wobei ein Zwischenchipklebeband (8) nur zwischen den anderen Enden der Halbleiterchips (2) vorgesehen ist, das als Puffer einen Kontakt zwischen benachbarten Halbleiterchips (2) auf der Leiterplatte (1) verhindert, – leitenden Elementen (3), die jeweils Bondflecke an jedem Halbleiterchip (2) mit Kontaktflecken auf der Leiterplatte (1) verbinden; und – einem Einkapselungskörper (4; 13, 15), der die Halbleiterchips (2) und die leitenden Elemente (3, 17) über der Leiterplatte (1) zu einem Baustein einkapselt.
  13. Baustein nach Anspruch 12, gekennzeichnet durch Anschlüsse an der Unterseite der Leiterplatte (1), die über die elektrische Schaltung in der Leiterplatte (1) elektrisch mit den Halbleiterchips (2) verbunden sind.
  14. Baustein nach Anspruch 13, dadurch gekennzeichnet, dass die Anschlüsse Lötmittelkugeln (5) aufweisen.
  15. Baustein nach einem der Ansprüche 12 bis 14, dadurch gekennzeichnet, dass die mehreren Gräben (6) in der Leiterplatte (1) einen festen, gegenseitigen Abstand aufweisen.
  16. Baustein nach einem der Ansprüche 12 bis 15, dadurch gekennzeichnet, dass sich auf dem Boden der Gräben (6) in der Leiterplatte (1) ein Druckbond-Klebeband (7) und/oder eine Druckbondpaste befinden.
  17. Baustein nach einem der Ansprüche 12 bis 16, dadurch gekennzeichnet, dass die leitenden Elemente Goldkugeln (3) sind und die Tiefe der Gräben (6) dem Abstand von einem Rand eines Halbleiterchips (2) zu einem Bondfleck (11) am Halbleiterchip (2) entspricht.
  18. Baustein nach einem der Ansprüche 12 bis 17, dadurch gekennzeichnet, dass der Einkapselungskörper (4; 13, 15) Folgendes aufweist: – ein Einkapselungsmaterial (4, 13), das die Bondflecke (11) und die lei tenden Elemente (3, 17) einkapselt und – eine an der Leiterplatte (1) angebrachte Wärmeabfuhrkappe (15), die die Halbleiterchips (2) und das Einkapselungsmaterial (4, 13) einschliesst.
  19. Baustein nach Anspruch 18, dadurch gekennzeichnet, dass die Wärmeabfuhrkappe (15) aus Kupfer, Aluminium oder einer Legierung hiervon besteht, wobei die Oberfläche der Kappe gegen Oxidation behandelt ist und sie an ausgewählten, einander gegenüberstehenden Flächen Wärmeabfuhröffnungen (14) aufweist.
DE19920444A 1998-05-09 1999-05-04 Verfahren zum Herstellen eines Halbleiterbausteins sowie Halbleiterbaustein Expired - Fee Related DE19920444B4 (de)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1019980016630A KR100290886B1 (ko) 1998-05-09 1998-05-09 초고집적회로반도체패키지및그제조방법
KR16630/1998 1998-05-09

Publications (2)

Publication Number Publication Date
DE19920444A1 DE19920444A1 (de) 1999-11-18
DE19920444B4 true DE19920444B4 (de) 2005-10-27

Family

ID=19537177

Family Applications (1)

Application Number Title Priority Date Filing Date
DE19920444A Expired - Fee Related DE19920444B4 (de) 1998-05-09 1999-05-04 Verfahren zum Herstellen eines Halbleiterbausteins sowie Halbleiterbaustein

Country Status (4)

Country Link
US (1) US6198164B1 (de)
JP (1) JP3066801B2 (de)
KR (1) KR100290886B1 (de)
DE (1) DE19920444B4 (de)

Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6140696A (en) * 1998-01-27 2000-10-31 Micron Technology, Inc. Vertically mountable semiconductor device and methods
US6320126B1 (en) * 1998-07-14 2001-11-20 Texas Instruments Incorporated Vertical ball grid array integrated circuit package
KR20020028017A (ko) * 2000-10-06 2002-04-15 박종섭 고밀도 패키지
JP4454181B2 (ja) * 2001-05-15 2010-04-21 富士通マイクロエレクトロニクス株式会社 半導体装置
KR100444170B1 (ko) * 2001-12-28 2004-08-11 동부전자 주식회사 반도체패키지
US6867488B2 (en) * 2002-11-26 2005-03-15 Lsi Logic Corporation Thick metal top layer
DE102005030465B4 (de) * 2005-06-28 2007-12-20 Infineon Technologies Ag Halbleiterstapelblock mit Halbleiterchips und Verfahren zur Herstellung desselben
FR2917233B1 (fr) * 2007-06-07 2009-11-06 Commissariat Energie Atomique Integration 3d de composants verticaux dans des substrats reconstitues.
US20090001549A1 (en) * 2007-06-29 2009-01-01 Soo-San Park Integrated circuit package system with symmetric packaging
US8106505B2 (en) 2007-10-31 2012-01-31 International Business Machines Corporation Assembly including plural through wafer vias, method of cooling the assembly and method of fabricating the assembly
US20120119345A1 (en) * 2010-11-15 2012-05-17 Cho Sungwon Integrated circuit packaging system with device mount and method of manufacture thereof
KR101943460B1 (ko) * 2011-02-15 2019-01-29 에스케이하이닉스 주식회사 반도체 패키지
JP2016115080A (ja) * 2014-12-12 2016-06-23 株式会社オートネットワーク技術研究所 情報処理装置
CN110010600B (zh) * 2018-12-31 2020-12-29 浙江臻镭科技股份有限公司 一种竖立放置射频芯片模组的互联结构及其制作方法
US11735495B2 (en) * 2019-02-27 2023-08-22 Intel Corporation Active package cooling structures using molded substrate packaging technology

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5198888A (en) * 1987-12-28 1993-03-30 Hitachi, Ltd. Semiconductor stacked device
DE19725464A1 (de) * 1996-06-17 1997-12-18 Lg Semicon Co Ltd Halbleiterchip-Stapelgehäuse und Verfahren zu dessen Herstellung

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62260352A (ja) * 1986-05-06 1987-11-12 Mitsubishi Electric Corp 半導体装置
US5030072A (en) * 1988-06-20 1991-07-09 Eaton Corporation Constant radial clearance gerotor design
US5362986A (en) * 1993-08-19 1994-11-08 International Business Machines Corporation Vertical chip mount memory package with packaging substrate and memory chip pairs
JPH0851180A (ja) * 1994-08-09 1996-02-20 Hitachi Ltd 半導体装置
US5567654A (en) * 1994-09-28 1996-10-22 International Business Machines Corporation Method and workpiece for connecting a thin layer to a monolithic electronic module's surface and associated module packaging
US5940277A (en) * 1997-12-31 1999-08-17 Micron Technology, Inc. Semiconductor device including combed bond pad opening, assemblies and methods

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5198888A (en) * 1987-12-28 1993-03-30 Hitachi, Ltd. Semiconductor stacked device
DE19725464A1 (de) * 1996-06-17 1997-12-18 Lg Semicon Co Ltd Halbleiterchip-Stapelgehäuse und Verfahren zu dessen Herstellung

Non-Patent Citations (3)

* Cited by examiner, † Cited by third party
Title
JP 10065096 A-in: Patent Abstracts of Japan (1998), JPO *
JP 62-293749 A, in: Patents Abstracts of Japan, Sect. E, Vol. 12 (1988), Nr. 189 (E-616)
JP 62293749 A, in: Patents Abstracts of Japan, Sect. E, Vol. 12 (1988), Nr. 189 (E-616) *

Also Published As

Publication number Publication date
KR100290886B1 (ko) 2001-07-12
JP3066801B2 (ja) 2000-07-17
DE19920444A1 (de) 1999-11-18
US6198164B1 (en) 2001-03-06
JPH11330352A (ja) 1999-11-30
KR19990084691A (ko) 1999-12-06

Similar Documents

Publication Publication Date Title
DE19920444B4 (de) Verfahren zum Herstellen eines Halbleiterbausteins sowie Halbleiterbaustein
DE112004001727B4 (de) Verfahren zur Herstellung eines elektronischen Moduls
DE10009733B4 (de) Halbleitervorrichtung und Verfahren zum Herstellen derselben
DE69229489T2 (de) Herstellungsverfahren einer Halbleiterpackung mit Drähten und eine Oberfläche mit planarisierter Dünnfilmdecke
DE10295972B4 (de) Nicht in einer Form hergestellte Packung für eine Halbleiteranordnung und Verfahren zur Herstellung
DE69428181T2 (de) Vorrichtung mit Chipgehäuse und Verfahren zu Ihrer Herstellung
DE102006001767B4 (de) Halbleitermodul mit Halbleiterchips und Verfahren zur Herstellung desselben
DE69431023T2 (de) Halbleiteraufbau und Verfahren zur Herstellung
DE102015102528B4 (de) Ein Verfahren zum Verbinden eines Halbleiter-Package mit einer Platine und ein Halbleiter-Package
DE112004000564T5 (de) Leiterrahmenstruktur mit Öffnung oder Rille für einen Flipchip in a leaded molded package
DE10142120A1 (de) Elektronisches Bauteil mit wenigstens zwei gestapelten Halbleiterchips sowie Verfahren zu seiner Herstellung
DE3616494A1 (de) Integrierte schaltungspackung und verfahren zur herstellung einer integrierten schaltungspackung
DE2345149A1 (de) Elektronisches hybrid-bauteil mit halbleiter-chips
DE102004001829A1 (de) Halbleitervorrichtung
DE2536316A1 (de) Elektrische schaltungsanordnung in kompaktbauweise
DE102010016566A1 (de) Halbleiterbaustein mit mehreren Chips und Substrat in einer Metallkappe
DE102004010633A1 (de) Elektronisches Baulelement zum Verkleben einer Mehrzahl von Elektroden und Verfahren zum Montieren desselben
DE112007001992T5 (de) Halbleiterchip-Package mit gestapelten Chips und Wärmesenkenaufbauten
DE112013004858T5 (de) Halbleiterbauelement und Verfahren zu seiner Herstellung
DE4424396C2 (de) Trägerelement zum Einbau in Chipkarten oder anderen Datenträgerkarten
DE60207282T2 (de) Verkapselung des anschlusslots zur aufrechterhaltung der genauigkeit der anschlussposition
DE102004041088A1 (de) Halbleiterbauteil in Flachleitertechnik mit einem Halbleiterchip
DE102013103351B4 (de) Elektronikmodul
DE10136655C1 (de) Multichipmodul in COB Bauweise, insbesondere CompactFlash Card mit hoher Speicherkapazität und Verfahren zur Herstellung desselben
DE102009050743A1 (de) Halbleitervorrichtung und Herstellungsverfahren

Legal Events

Date Code Title Description
OP8 Request for examination as to paragraph 44 patent law
8364 No opposition during term of opposition
R119 Application deemed withdrawn, or ip right lapsed, due to non-payment of renewal fee

Effective date: 20131203