DE19748675A1

DE19748675A1 - Pre-read-out for memory component selecting lower memory field

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Publication number: DE19748675A1
Application number: DE19748675A
Authority: DE
Inventors: Jae Myoung Choi
Original assignee: Hyundai Electronics Industries Co Ltd
Current assignee: SK Hynix Inc
Priority date: 1996-11-08
Filing date: 1997-11-04
Publication date: 1998-05-14
Also published as: KR100224775B1; KR19980034727A; JPH10177790A

Abstract

The process selects a lower memory field and simultaneously enables access to pre-read-out N-bit data, written into the lower memory field via an external terminal by a latch circuit. The pre-read-out contains a prior selection of a number of lower memory fields corresponding to the number of N-bits pre-read-out. A cell is selected by determining both a word line and a column line in the selected lower memory field. The data are stored in a memory after reception via the external terminal. The data are sequentially fed to a number of lower memory fields, corresponding to a data output sequence from the memory.

Description

Die Erfindung betrifft ein Vorausleseverfahren für ein Spei cherbauelement und einen Speicheraufbau, welcher das Voraus leseverfahren verwendet. Die Erfindung betrifft insbesondere ein Vorausleseverfahren für ein Speicherbauelement und eine Speicheraufbau unter Verwendung des Vorausleseverfahrens durch das Ermöglichen, auf Eingangsdaten sequentiell durch eine Viel zahl von Speicherbauelementen entsprechend einer Eingangsrei henfolge vorausgelesener Daten, die an ein Latch bzw. einen Zwischensignalspeicher angelegt sind, zuzugreifen, wobei ein Vorausleseverfahren eine Eingangsdatenverarbeitung eine n-Bit-Einheit verwendet.The invention relates to a read ahead method for a memory cherbauelement and a memory structure, which is the advance reading method used. The invention relates in particular a read ahead method for a memory device and Memory construction using the prefetch method allowing sequential through a lot on input data Number of memory components corresponding to an input row order of read data sent to a latch or a Intermediate latches are created to access a Read ahead method of input data processing n-bit unit used.

Die folgenden Beschreibungen betreffen den Stand der Technik.The following descriptions relate to the state of the art.

Fig. 1 einen Speicherblock, welcher ein herkömmliches Voraus leseverfahren verwendet. Fig. 1 shows a memory block which uses a conventional pre-reading method.

Wie in Fig. 1 gezeigt ist, weist der Speicheraufbau, welcher ein herkömmliches Vorausleseverfahren verwendet, auf:
Eine Vielzahl von Unterspeicherfeldern (Feld 0 bis Feld N) 1, welche jeweils einen Zeilendekoder ROW und einen Spaltendekoder und Leseverstärker (COL & S/A) besitzen;
einen Eingangs/Ausgangs(im weiteren als ein I/O bezeichneter)-Puf fer 2, welcher Daten abspeichert, die über einen externen Anschluß ein- oder ausgegeben werden;
eine Vielzahl von Latch-Schaltungen bzw. Zwischenspeichern 3, welche jeweils Ausgangsdaten des I/O-Puffers 2 als einer Vor ausleseeinheit abspeichern, um gleichzeitig die Ausgangsdaten des I/O-Puffers 2 in die Vielzahl von Unterspeicherfeldern 1 einzugeben; und
eine Vielzahl von Schaltern (T0 bis T3) 4, welche jede der Vielzahl von Latch-Schaltungen 3 an- oder ausschalten.As shown in Fig. 1, the memory structure using a conventional prefetching method has:
A plurality of sub-memory fields (field 0 to field N) 1, each of which has a row decoder ROW and a column decoder and sense amplifier (COL & S / A);
an input / output (hereinafter referred to as an I / O) buffer 2 , which stores data which is input or output via an external connection;
a plurality of latch circuits or buffers 3 , each of which stores output data of the I / O buffer 2 as a pre-readout unit, in order to simultaneously input the output data of the I / O buffer 2 into the plurality of sub-memory fields 1 ; and
a plurality of switches (T0 to T3) 4 which turn each of the plurality of latch circuits 3 on or off.

Die Vielzahl von Unterspeicherfeldern werden hier im folgenden als das Unterspeicherfeld 1 oder die Vielzahl von Unterspei cherfeldern 1 ausgedrückt, die Vielzahl von Latch-Schaltungen werden als Latch 3 oder die Vielzahl von Latch-Schaltungen 3 ausgedrückt, und die Vielzahl von Schaltern werden als der Schalter 4 oder die Vielzahl von Schaltern ausgedrückt.Hereinafter, the plurality of sub memory fields are expressed as the sub memory field 1 or the plurality of sub memory fields 1 , the plurality of latch circuits are expressed as latch 3 or the plurality of latch circuits 3 , and the plurality of switches are called the switch 4 or the variety of switches expressed.

Der I/O-Puffer 2 ist an das Latch 3 durch einen einzigen Daten bus D[0:N] angeschlossen. Der einzige Datenbus D[0:N] ist an den Schalter 4 angeschlossen. Die Daten werden einem Latch aus der Vielzahl von Latch-Schaltungen 3 gemäß dem AN-Zustand des Schalters 4 zugeführt. Die Latch-Schaltung 3 enthält Datenaus gangsbusse D0[0:N] bis D3[0:N]. Die Datenausgangsbusse D0[0:N] bis D3[0:N] geben die Daten, welche in die Latch-Schaltung geladen werden, aus.The I / O buffer 2 is connected to the latch 3 by a single data bus D [0: N]. The only data bus D [0: N] is connected to switch 4 . The data is supplied to a latch from the plurality of latch circuits 3 in accordance with the ON state of the switch 4 . The latch circuit 3 contains data output buses D0 [0: N] to D3 [0: N]. The data output buses D0 [0: N] to D3 [0: N] output the data which are loaded into the latch circuit.

Die Datenausgangsbusse der Latch-Schaltung 3 werden sequentiell bzw. der Reihe nach an die internen Datenleitungen RW0[0:N] bis RW3[0:N] angeschlossen, die mit dem Unterspeicherfeld 1 verbun den sind.The data output buses of the latch circuit 3 are connected sequentially or in sequence to the internal data lines RW0 [0: N] to RW3 [0: N], which are connected to the sub memory array 1 .

Ein erster Datenausgangsbus D0[0:N] ist an eine erste interne Datenleitung RW0[0:N] angeschlossen, ein zweiter Datenausgangs bus D1[0:N] ist an eine zweite interne Datenleitung RW1[0:N] angeschlossen, ein dritter Datenausgangsbus D2[0:N] ist an eine dritte interne Datenleitung RW2[0:N] angeschlossen, und ein vierter Ausgangsbus D3[0:N] ist an eine vierte interne Daten leitung RW3[0:N] angeschlossen.A first data output bus D0 [0: N] is connected to a first internal one Data line RW0 [0: N] connected, a second data output bus D1 [0: N] is connected to a second internal data line RW1 [0: N] connected, a third data output bus D2 [0: N] is connected to one third internal data line RW2 [0: N] connected, and one fourth output bus D3 [0: N] is to a fourth internal data line RW3 [0: N] connected.

Falls die Latch-Schaltung 3 Eingangsdaten auf die internen Datenleitungen ausgibt, werden unter dieser Bedingung die Ein gangsdaten durch ein Taktsignal synchronisiert, wodurch alle von der Latch-Schaltung 3 stammenden Daten auf die internen Datenleitungen zur selben Zeit ausgegeben werden. If the latch circuit 3 outputs input data to the internal data lines, the input data are synchronized under this condition by a clock signal, as a result of which all data originating from the latch circuit 3 are output to the internal data lines at the same time.

Auf die Daten, die auf der internen Datenleitung anliegen, wird gleichzeitig durch eine Speicherzelle über eine Vielzahl von Datenbussen DB[0:N].4 bis DB[0:N].4 zugegriffen, welche an dem Unterspeicherfeld 1 an derselben Taktflanke bzw. Taktrand ange schlossen sind. Gleichzeitig wird ein Unterspeicherfeld aus der Vielzahl von Unterspeicherfeldern 1 an einen Datenbus DB[0:N].4 angeschlossen, welcher vier Datenbusse aufweist, um alle Daten zu empfangen, welche von der Vielzahl von Latch-Schaltungen 3 als Eingangssignal angelegt werden.The data which are present on the internal data line are simultaneously accessed by a memory cell via a multiplicity of data buses DB [0: N] .4 to DB [0: N] .4, which are connected to the sub-memory field 1 on the same clock edge or Clock edge are connected. At the same time, one sub memory field from the plurality of sub memory fields 1 is connected to a data bus DB [0: N] .4, which has four data buses in order to receive all data which are applied as an input signal by the plurality of latch circuits 3 .

Wenn die externen Daten nacheinanderfolgend in die Speicher zelle eingegeben werden, wählt bzw. selektiert das oben beschriebene herkömmliche Vorausleseverfahren, welches bei jeder Flanke des Taktsignals durchgeführt wird, ein Unterspei cherfeld zum Zugriff auf die externen Daten aus, wählt sowohl eine Wortleitung W/L und eine Spalte Yi in dem ausgewählten Unterspeicherfeld aus und wählt dann eine Zelle aus. Folglich werden die Daten, die an der Vielzahl von an dem Unterspeicher 1 angeschlossenen Datenbussen DB[0:N].4 bis DB[0:N].4 anliegen bzw. geladen sind, der Zelle zugeführt.When the external data is successively input into the memory cell, the conventional read-ahead method described above, which is performed on every edge of the clock signal, selects or selects a sub-memory field for access to the external data, selects both a word line W / L and select a column Yi in the selected sub memory field and then select a cell. Consequently, the data which are present or loaded on the plurality of data buses DB [0: N] .4 to DB [0: N] .4 connected to the sub-memory 1 are supplied to the cell.

Der obige Vorgang wird im folgenden unter Bezugnahme auf die Fig. 2A bis 2F beschrieben, welche Zeitablaufdiagramme einer Vorausleseoperation durch ein Speicheraufbau darstellen.The above process will be described below with reference to Figs. 2A to 2F, which are timing charts of a prefetch operation by a memory structure.

Wenn Daten, die sich aus vier aufeinanderfolgenden Daten bzw. Datenblöcken zusammensetzen (gezeigt in Fig. 2B), bei jeder Flanke der Taktimpulse (gezeigt in Fig. 2A) eingegeben werden, wird die Vielzahl von Schaltern (T0 bis T3) 4 nacheinander angeschaltet (wie in Fig. 2C gezeigt ist). Jedesmal, wenn die Vielzahl von Schaltern 4 nacheinander angeschaltet wird, werden die Daten in die Latch-Schaltung eingegeben, welche an einen sich im AN-Zustand befindlichen Schalter aus der Gruppe von Schaltern (T0 bis T3) 4 angeschlossen ist.When data composed of four consecutive data or data blocks (shown in Fig. 2B) is input on every edge of the clock pulses (shown in Fig. 2A), the plurality of switches (T0 to T3) 4 are turned on in sequence ( as shown in Fig. 2C). Each time the plurality of switches 4 are turned on in succession, the data is input to the latch circuit which is connected to a switch from the group of switches (T0 to T3) 4 which is in the ON state.

Die Schalter (T0 bis T3) 4 werden nacheinander angeschaltet, wie in Fig. 2C gezeigt ist, und so werden die Daten auf die Datenausgangsbusse D0[0:N] bis D3[0:N] der Latch-Schaltung 3 (wie in Fig. 2D gezeigt ist) geladen bzw. liegen dort an. Zu diesem Zeitpunkt werden die Daten, welcher der Latch-Schaltung 3 aufgeschaltet sind, gleichzeitig auf die internen Datenlei tungen RW0[0:N] bis RW3[0:N] zu dem Zeitpunkt geladen bzw. dort angelegt, bei dem die Daten an dem letzten Datenausgangsbus D3[0:N] angelegt sind, wie in Fig. 2E gezeigt ist.The switches (T0 to T3) 4 are turned on sequentially as shown in FIG. 2C, and so the data is applied to the data output buses D0 [0: N] to D3 [0: N] of the latch circuit 3 (as in FIG . 2D is loaded) and are there. At this point in time, the data which are connected to the latch circuit 3 are simultaneously loaded onto the internal data lines RW0 [0: N] to RW3 [0: N] at the point in time at which the data on the last data output bus D3 [0: N], as shown in Fig. 2E.

Danach werden die Daten der Speicherzelle über die Datenbusse DB[0:N].4 bis DB[0:N].4 (wie in Fig. 2F gezeigt ist) bei der nächsten Flanke des Takts zugeführt.Thereafter, the data is supplied to the memory cell via data buses DB [0: N] .4 to DB [0: N] .4 (as shown in FIG. 2F) on the next edge of the clock.

Das oben beschriebene herkömmliche Vorausleseverfahren verwen det eine Vielzahl von Latch-Schaltungen 3 (d. h. vier Latch-Schal tungen bzw. Zwischensignalspeicher, wie sie in Fig. 1 gezeigt sind), in bezug auf einen externen Datenanschluß, und so werden die Eingangsdaten gleichzeitig auf die internen Datenleitungen ausgegeben, wie oben gezeigt wurde.The conventional read-ahead method described above uses a plurality of latches 3 (ie, four latches as shown in Fig. 1) with respect to an external data port, and so the input data is simultaneously applied to the internal data lines as shown above.

Das herkömmliche Vorausleseverfahren besitzt daher eine Betriebsdauer bzw. Betriebsperiode, welche viermal so lang ist wie die Zeitdauer bzw. Zeitperiode der externen Daten. Obwohl die externen Daten mit einer hohen Geschwindigkeit eingegeben werden, besteht demzufolge kein Problem bei dem Betrieb des Speicherbauelements.The conventional read ahead method therefore has one Operating time or operating period, which is four times as long like the duration of the external data. Although the external data entered at a high speed there is therefore no problem in the operation of the Memory device.

Das herkömmliche Vorausleseverfahren wählt jedoch einen Spei cherblock während eines Datenzugriffvorgangs aus und ermöglicht es dann, allen Daten diesem Block zugeführt zu werden. Dement sprechend sollte eine Vielzahl von Datenleitungen, welche in ihrer Anzahl der Anzahl von Vorauslese-Bits entspricht, in jedem Unterspeicherfeld enthalten sein, wodurch die Chip-Größe vergrößert wird. Wenn die Speicherzelle auf die Daten zugreift (wobei dies als Mit-Operation bzw. Trefferbetrieb bezeichnet wird), während sie nacheinanderfolgend die Spalte in derselben Zeile wechselt bzw. verändert, wird eine Spaltenadresse Yi geöffnet. Da die Speicherzelle auf die Daten mit vier Datenbus sen DB[0:N].4 zugreift, wird die Größe bzw. Länge der Spalten adresse des Unterspeicherfeldes gleichzeitig kleiner. Wenn die Daten über der Anzahl der Spaltenadresse nacheinanderfolgend in die Speicherzelle eingegeben werden, sollte daher eine neue Wortleitung des nächsten Unterspeicherfeldes ausgewählt werden.However, the conventional read ahead method chooses a memory block during a data access operation and enables it is then to be fed all data to this block. Dement speaking a variety of data lines, which in their number corresponds to the number of read ahead bits, in Each sub memory field can be included, reducing the chip size is enlarged. When the memory cell accesses the data (whereby this is referred to as co-operation or hit operation ) while successively moving the column in the same Row changes or changes, a column address Yi open. Since the memory cell on the data with four data bus sen DB [0: N] .4, the size or length of the columns address of the sub memory field is also smaller. If the Data about the number of column addresses in succession in the memory cell should be entered, therefore, a new one Word line of the next sub memory field can be selected.

Falls jedoch die neue Wortleitung, wie oben beschrieben, ausge wählt wird, wird die Datenzugriffszeit länger, und es besteht daher eine Restriktion bzw. eine Einschränkung für einen Hoch geschwindigkeitsbetrieb auf dem Chip.However, if the new word line is out as described above is selected, the data access time becomes longer and there is hence a restriction for a high speed operation on the chip.

Wenn eine Maskier- bzw. Ausblendoperation der Daten bei dem oben beschriebenen Aufbau durchgeführt wird, wie in den Fig. 3A bis 3F dargestellt, erfordert das herkömmliche Verfahren zusätzliche Daten, welche durch den Maskiervorgang betroffen sind, zusätzlich zu den zu maskierenden Daten, wodurch der Datenzugriffsvorgang in nicht befriedigender Weise durchgeführt wird. Dieser Vorgang bzw. dieser Verarbeitungsvorgang wird im folgenden nunmehr in Bezugnahme auf die Fig. 3A bis 3F beschrieben.When a masking operation of the data is performed in the above-described structure, as shown in Figs. 3A to 3F, the conventional method requires additional data affected by the masking operation in addition to the data to be masked, whereby the Data access operation is performed in an unsatisfactory manner. This process or processing process will now be described below with reference to FIGS. 3A to 3F.

Die Fig. 3B zeigt einen Maskier- bzw. Ausblendzustand der Daten D6 und D7. insbesondere, wenn zweite AN-Zustände der Schalter T2 und T3 beibehalten werden als ein AUS-Zustand und ein Betrieb der Latch-Schaltung 3 ausgeschaltet ist, enthält man den Maskier- bzw. Ausblendzustand, wie in Fig. 3B gezeigt ist.The Fig. 3B shows a masking or Ausblendzustand the data D6 and D7. in particular, when second ON states of switches T2 and T3 are maintained as an OFF state and operation of latch circuit 3 is turned off, the masking and blanking states are included, as shown in FIG. 3B.

Wie in Fig. 3D gezeigt ist, werden die Daten D0 bis D5 der Latch-Schaltung 3 entsprechend einem AN-Zustand der Vielzahl von Schaltern T0 bis T3 zugeführt bzw. ihr eingegeben. in die sem Zustand, wenn die Daten auf die internen Datenleitungen RW0[0:N] bis RW3[0:N] übertragen werden, sind die Daten D4 bis D7 jedoch aufgrund der AUS-Zustände der Schalter T2 und T3 völ lig maskiert bzw. ausgeblendet, wie in Fig. 3E gezeigt ist. Dies ist der Grund, warum die in der Latch-Schaltung 3 zwi schengespeicherten bzw. aufgeschalteten Daten gleichzeitig auf die internen Datenleitungen RW0[0:N] bis RW3[0:N] eingegeben werden. Lediglich die Daten D0 bis D3 werden dementsprechend der Speicherzelle zugeführt, wie in Fig. 3F gezeigt ist. As shown in FIG. 3D, the data D0 to D5 are input to the latch circuit 3 according to an ON state of the plurality of switches T0 to T3. in this state, when the data is transmitted to the internal data lines RW0 [0: N] to RW3 [0: N], however, the data D4 to D7 are completely masked or due to the OFF states of the switches T2 and T3 fades out as shown in Fig. 3E. This is the reason why the data temporarily latched in the latch circuit 3 is simultaneously input to the internal data lines RW0 [0: N] to RW3 [0: N]. Accordingly, only the data D0 to D3 are supplied to the memory cell, as shown in Fig. 3F.

Bei der Durchführung einer Datenmaskierung bei dem oben beschriebenen Vorausleseaufbau sollte der Maskiervorgang auf die Anzahl von Bits, welche aus einem Speicherelement voraus gelesen werden, beschränkt sein.When performing data masking on the above The masking process should be based on the read-ahead structure described the number of bits ahead of a memory element be read, be limited.

Die vorliegende Erfindung betrifft dementsprechend ein Voraus leseverfahren für ein Speicherelement und einen Speicheraufbau, welcher das Vorausleseverfahren benutzt, das im wesentlichen eines oder mehrere der Probleme aufgrund der Begrenzungen und Nachteile bei dem Stand der Technik vermeidet.Accordingly, the present invention relates to advance reading method for a memory element and a memory structure, which uses the prefetch method, which is essentially one or more of the problems due to the limitations and Avoids disadvantages in the prior art.

Es ist eine Aufgabe der vorliegenden Erfindung, ein Vorauslese verfahren für ein Speicherbauelement und einen Speicheraufbau, welcher das Vorausleseverfahren verwendet, zu schaffen, welches die Daten in einen Speicher entsprechend einem Vorauslesever fahren eingibt, genauso viele Unterspeicherfelder wie die Anzahl von vorausgelesenen Bits sofort auswählt, die Eingangsdaten der Reihe nach den ausgewählten Unterspeicherfeldern gemäß einer Eingabereihenfolge der externen Daten zuführt, wodurch eine Vergrößerung der Chip-Größe verhindert wird und andere Daten vor der Beeinflussung durch Maskierdaten bewahrt werden.It is an object of the present invention to read ahead method for a memory component and a memory structure, which uses the read ahead method to create which the data in a memory according to a prefetch drive enters as many sub-memory fields as the number of read bits immediately selects the input data of the In order of the selected sub memory fields according to one Order of input of the external data, whereby a Increasing the chip size is prevented and other data before the influence of masking data is preserved.

Zur Lösung dieser Aufgabe wird bei der vorliegenden Erfindung lediglich ein Datenbus mit einer Bit-Kapazität von [0:N] mit einer Vielzahl von Unterspeicherfeldern verbunden. Wenn die Daten aus der Vielzahl von internen Datenleitungen nacheinanderfolgend in den Speicher eingegeben werden, ermöglicht es die vorliegende Erfindung einem jeden Speicherfeld, nacheinanderfolgend bzw. sequentiell auf die Daten zuzugreifen. Obwohl die Daten maskiert bzw. ausgeblendet sind, können die zuvor eingegebenen Daten vor den maskierten Daten einer Zelle zugeführt werden.To achieve this object, the present invention only a data bus with a bit capacity of [0: N] connected to a large number of sub-memory fields. If the data from the multitude of internal data lines in succession entered into the memory, the present one enables Invention of each memory field, successively or access the data sequentially. Although the data is masked or hidden, the previously entered data can the masked data of a cell are supplied.

Bei einem Vorausleseverfahren für ein Speicherbauelement, welches ein Unterspeicherfeld auswählt und gleichzeitig auf N-Bits bestehenden Vorauslesedaten zugreift, die in das Unterspeicher feld durch einen externen Anschluß in eine Latch-Schaltung ein gegeben werden, weist das Vorausleseverfahren für ein Speicher element die folgenden Schritte auf:
zuvoriges Auswählen einer Vielzahl von Unterspeicherfeldern entsprechend der Anzahl der N-Bits, die auf einmal vorausgelesen werden;
Auswählen einer Zelle durch Bestimmen sowohl einer Wortleitung als auch einer Spaltenleitung in dem ausgewählten Unterspei cherfeld; und
Abspeichern von Daten in einen Speicherabschnitt nach Erhalt der Daten über den externen Anschluß, wobei zur selben Zeit die Daten eine Vielzahl von Unterspeicherfeldern in einer Datenaus gabereihenfolge von dem Speicherabschnitt sequentiell bzw. nacheinanderfolgend zugeführt werden.In a prefetching method for a memory device which selects a sub-memory field and at the same time accesses N-bits existing prefetch data which are entered into the sub-memory field by an external connection in a latch circuit, the prefetching method for a memory element has the following steps :
previously selecting a plurality of sub memory fields according to the number of N bits that are read ahead at a time;
Selecting a cell by determining both a word line and a column line in the selected sub-memory field; and
Storage of data in a storage section after receipt of the data via the external connection, at the same time the data being supplied to a plurality of sub-storage fields in a data output sequence from the storage section sequentially or in succession.

Ein Speicheraufbau, welcher das obige Vorausleseverfahren ver wendet, enthält:A memory structure which processes the above read ahead method applies, contains:

eine Vielzahl von Unterspeicherfeldern, welche jeweils einen Zeilendekoder und einen Spaltendekoder und Leseverstärker auf weisen;
einen Eingabe/Ausgabe-Puffer, welcher die über den externen Anschluß ein- oder ausgegebenen Daten abspeichert;
eine Vielzahl von Latch-Schaltungen bzw. Zwischenspeichern, welche jeweils Ausgangsdaten des Eingabe/Ausgabe-Puffers abspeichern, um einen sequentiellen Zugriff auf die Ausgabedaten des Eingabe/Ausgabe-Puffers durch die Vielzahl von Unter speicherfeldern gemäß einer Datenausgabereihenfolge von dem Eingabe/Ausgabe-Puffer zu gewährleisten; und
eine Vielzahl von Schaltern, welche jede Operation bzw. jeden Arbeitsvorgang der Vielzahl von Latch-Schaltungen an- oder aus schalten.a plurality of sub-memory fields, each having a row decoder and a column decoder and sense amplifier;
an input / output buffer which stores the data input or output via the external connection;
a plurality of latches or latches, each of which stores output data of the input / output buffer, for sequential access to the output data of the input / output buffer through the plurality of sub memory fields according to a data output order from the input / output buffer to ensure; and
a large number of switches which switch each operation of the large number of latch circuits on or off.

Ein weiterer Speicheraufbau, welcher ein Vorausleseverfahren gemäß der vorliegenden Erfindung verwendet, enthält:
eine Vielzahl von Unterspeicherfeldern, welche jeweils einen Zeilendekoder und einen Spaltendekoder und Leseverstärker auf weisen;
einen Eingabe/Ausgabe-Puffer, welcher die über einen externen Anschluß ein- oder ausgegebenen Daten abspeichert;
eine Vielzahl von dualen bzw. binären Latch-Schaltungen, welche jeweils Ausgangsdaten des Eingabe/Ausgabe-Puffers abspeichern, um einen sequentiellen Zugriff auf die Ausgangsdaten des Ein gabe/Ausgabe-Puffers durch eine Vielzahl von Unterspeicherfeldern in der Reihenfolge der von dem Eingabe/Ausgabe-Puffer abgegebenen Ausgangsdaten zu gewährleisten; und
eine Vielzahl von Schaltern, welche jeden Arbeitsvorgang bzw. jede Operation der Vielzahl von Latch-Schaltungen an- oder abschalten.Another memory structure which uses a prefetch method in accordance with the present invention includes:
a plurality of sub-memory fields, each having a row decoder and a column decoder and sense amplifier;
an input / output buffer which stores the data input or output via an external connection;
a plurality of dual latch latches, each of which stores output data of the input / output buffer, for sequential access to the output data of the input / output buffer through a plurality of sub memory fields in the order of that of the input / output -Buffer output data to ensure; and
a variety of switches that turn on or off each operation or operation of the plurality of latches.

Zusätzliche Merkmale und Vorteile der Erfindung sind in der folgenden Beschreibung erläutert und werden aus dieser deutlich oder können durch die Umsetzung der Erfindung erkannt werden. Die Aufgabe und weitere Vorteile der Erfindung werden durch den Aufbau, welcher im einzelnen in der Beschreibung und den zuge hörigen Patentansprüchen sowie den beigefügten Zeichnungen aus geführt wird, realisiert und erhalten.Additional features and advantages of the invention are in the following description and are clear from this or can be recognized by the implementation of the invention. The Object and further advantages of the invention are achieved by Structure, which in detail in the description and the hear patent claims and the accompanying drawings is managed, realized and maintained.

Es sei angemerkt, daß sowohl die vorangegangene allgemeine Beschreibung und die folgende detaillierte Beschreibung exem plarisch sind und dazu dienen, die Erfindung, so wie sie bean sprucht wird, zu erklären.It should be noted that both the previous general Description and the following detailed description exem are Plarischen and serve the invention, as they bean is said to explain.

Die beigefügten Zeichnungen, welche für ein weiteres Verständnis der Erfindung beigefügt sind und einen Teil der Beschreibung bilden, veranschaulichen Ausführungsformen der Erfindung zusammen mit der Beschreibung zur Erklärung der Grundlage der Zeichnungen:The accompanying drawings, which are for further understanding are attached to the invention and part of the description form, together illustrate embodiments of the invention with the description to explain the basis of the drawings:

Es zeigen:Show it:

Fig. 1 einen Speicheraufbau, welcher ein konventionelles Vor ausleseverfahren verwendet. Fig. 1 shows a memory structure which uses a conventional pre-readout.

Fig. 2A bis 2F Zeitablaufdiagramme des Vorauslesearbeitsvorgangs bei dem in Fig. 1 gezeigten konventionellen Speicheraufbau; Figs. 2A to 2F are timing charts of the prefetch operation at the work shown in Figure 1 conventional memory construction.

Fig. 3A bis 3F Zeitablaufdiagramme, welche erzeugt werden, wenn ein Datenmaskiervorgang in einem Vorauslesevorgang bei dem in Fig. 1 gezeigten konventionellen Speicheraufbau durchgeführt wird; Figs. 3A to 3F are timing diagrams which are generated when a Datenmaskiervorgang is carried out in a prefetch operation in the conventional memory shown in Figure 1 construction.

Fig. 4 einen Speicheraufbau- welcher ein Vorausleseverfahren gemäß einer bevorzugten Ausführungsform der vorliegenden Erfin dung verwendet; Figure 4 is a Speicheraufbau- which a prefetch method uses according to a preferred embodiment of the present OF INVENTION dung.

Fig. 5A bis 5F Zeitablaufdiagramme eines Vorauslesevorgangs bei dem in Fig. 4 gezeigten Speicheraufbau gemäß einer bevorzugten Ausführungsform der vorliegenden Erfindung; . Figs. 5A to 5F are timing charts of a prefetch operation at the memory structure shown in Figure 4 according to a preferred embodiment of the present invention;

Fig. 6A bis 6F Zeitablaufdiagramme, welche erzeugt werden, wenn ein Datenmaskiervorgang in einem Vorauslesevorgang bei dem in Fig. 4 gezeigten Speicheraufbau gemäß einer bevorzugten Ausfüh rungsform der vorliegenden Erfindung durchgeführt wird; . Figs. 6A to 6F are timing diagrams which are generated when a Datenmaskiervorgang according approximate shape in a prefetch operation in the memory structure shown in Figure 4 a preferred exporting of the present invention is performed;

Fig. 7 einen Speicheraufbau, welcher ein vorausleseverfahren gemäß einer weiteren bevorzugten Ausführungsform der vorliegenden Erfindung verwendet; und Fig. 7 shows a memory structure using a prefetch method according to another preferred embodiment of the present invention; and

Fig. 8 ein detailliertes Schaltkreisdiagramm zur Darstellung eines Latch bzw. einer Zwischenspeicherschaltung, welche in dem Speicheraufbau gemäß der vorliegenden Erfindung verwendet wird. Fig. 8 is a detailed circuit diagram illustrating a latch or which is employed in the memory structure according to the present invention, a latch circuit.

Es werden nunmehr die bevorzugten Ausführungsformen der vorlie genden Erfindung im Detail beschrieben, wobei Beispiele dieser Ausführungsformen durch die beigefügten Zeichnungen dargestellt sind.The preferred embodiments of FIGS ing invention described in detail, examples of these Embodiments illustrated by the accompanying drawings are.

Fig. 4 ist ein Speicheraufbau, welcher ein Vorausleseverfahren gemäß einer bevorzugten Ausführungsform der vorliegenden Erfin dung verwendet. Wie in Fig. 4 gezeigt ist, weist ein Speicher aufbau, welcher das obige Vorausleseverfahren verwendet, auf:
eine Vielzahl von Unterspeicherfeldern (Feld 0 bis Feld N) 1, welche jeweils einen Spaltendekoder ROW und einen Spaltendekoder und Leseverstärker COL und S/A besitzen;
einen Eingabe/Ausgabe-Puffer 2, welcher die über einen externen Anschluß ein- oder ausgegebenen Daten abspeichert;
eine Vielzahl von Latch-Schaltungen bzw. Zwischenspeicherschal tungen 3, welche jeweils Ausgangsdaten des Eingabe/Ausgabe-Puf fers speichern, um einen sequentiellen Zugriff auf die Aus gangsdaten des Eingabe/Ausgabe-Puffers durch die Vielzahl von Unterspeicherfeldern in der Reihenfolge der von dem Ein gabe/Ausgabe-Puffer stammenden Ausgangsdaten zu gewährleisten; eine Vielzahl von Schaltern (T0 bis T3) 4, welche jeden Arbeitsvorgang bzw. jede Operation der Vielzahl von Latch-Schaltungen an- oder abschalten. FIG. 4 is a memory structure using a prefetch method according to a preferred embodiment of the present invention. As shown in Fig. 4, a memory structure using the above prefetching method has:
a plurality of sub-memory fields (field 0 to field N) 1, each having a column decoder ROW and a column decoder and sense amplifier COL and S / A;
an input / output buffer 2 which stores the data input or output via an external connection;
a plurality of latch circuits 3 , each of which stores output data of the input / output buffer, for sequential access to the output data of the input / output buffer through the plurality of sub-memory fields in the order of from the input ensure output / output buffer originating data; a plurality of switches (T0 to T3) 4, which switch on or off each operation or each operation of the plurality of latch circuits.

Zu dieser Zeit verbindet ein einzelner Datenbus D[0:N] den Ein gabe/Ausgabe-Puffer 2 mit der Vielzahl von Latch-Schaltungen 3. Da der einzelne Datenbus an jeden aus der Vielzahl von Schaltern 4 angeschlossen ist, werden Daten in die eine Latch-Schaltung aus der Vielzahl von Latch-Schaltungen 3 entsprechend dem AN-Zustand der Schalter 3 eingegeben. Die Vielzahl von Latch-Schaltungen 3 enthält Datenausgangsbusse D0[0:N] bis D3[0:N], so daß die in der Latch-Schaltung 3 geladenen bzw. gespeicherten Daten ausgegeben werden.At this time, a single data bus D [0: N] connects the input / output buffer 2 to the plurality of latches 3 . Since the single data bus is connected to each of the plurality of switches 4 , data is input to the one latch of the plurality of latches 3 according to the ON state of the switches 3 . The plurality of latch circuits 3 contain data output buses D0 [0: N] to D3 [0: N], so that the data loaded or stored in the latch circuit 3 is output.

Die Datenbusse der Latch-Schaltungen 3 geben die Eingangsdaten an die internen Datenleitungen RW0[0:N] bis RW3[0:N] ab, die an das Unterspeicherfeld 1 angeschlossen sind. Zur gleichen Zeit werden die Eingangsdaten direkt an die internen Datenleitungen in einer Dateneingabereihenfolge für die Latch-Schaltung 3 ausgegeben entsprechend eines Arbeitsvorgangs bzw. einer Operation der sequentiell angeschalteten Schalter T0 bis T3.The data buses of the latch circuits 3 deliver the input data to the internal data lines RW0 [0: N] to RW3 [0: N], which are connected to the sub-memory field 1 . At the same time, the input data is directly output to the internal data lines in a data input order for the latch circuit 3 in accordance with an operation of the sequentially turned on switches T0 to T3.

Die auf den internen Datenleitungen anliegenden bzw. geladenen Daten werden der Speicherzelle über die Datenbusse DB[0:N].4 bis DB[0:N].4 zugeführt, welche direkt an das Unterspeicherfeld 1 angeschlossen sind, in einer Datenausgabereihenfolge von den Datenausgangsbussen der Latch-Schaltung 3.The data present or loaded on the internal data lines are fed to the memory cell via the data buses DB [0: N] .4 to DB [0: N] .4, which are connected directly to the sub-memory field 1 , in a data output sequence from the data output buses the latch circuit 3 .

Zur gleichen Zeit wird eine interne Datenleitung mit einem Datenbus verbunden. Dies bedeutet eine erste interne Datenleitung RW0[0:N] wird an einen ersten Datenbus DB[0:N].4 angeschlossen, und eine zweite interne Datenleitung RW1[0:N] wird an einen zweiten Datenbus DB[0:N].4 angeschlossen. Auf diese Art und Weise wird eine Eins-zu-Eins-Verbindung zwischen den verbleibenden internen Datenleitungen und den verbleibenden Datenbussen hergestellt.At the same time, an internal data line with a Data bus connected. This means a first internal data line RW0 [0: N] is connected to a first data bus DB [0: N] .4, and a second internal data line RW1 [0: N] is connected to one second data bus DB [0: N] .4 connected. That way becomes a one-to-one connection between the remaining internal data lines and the remaining data buses produced.

Gemäß einem Vorauslesearbeitsschrittes gemäß der vorliegenden Erfindung in dem oben beschriebenen Speicheraufbau besitzt ein Unterspeicherfeld 1 eine geringe Anzahl von Datenleitungen, deren Anzahl hier [0:N] beträgt, wobei ein Unterspeicherfeld eine Datenleitung bei der vorliegenden Erfindung aufweist. Wenn externe Daten nacheinanderfolgend in die Speicherzelle eingegeben werden, wählt das Vorausleseverfahren eine Vielzahl von Unterspeicherfeldern, die mehr als zwei Unterspeicherfelder betragen (beispielsweise wählt die vorliegenden Erfindung vier Unterspeicherfelder aus), wählt eine Wortleitung W/L und eine Spalte Yi in dem ausgewählten Unterspeicherfeldern aus und wählt dann eine Zelle aus. Folglich werden die Daten, welche an einem einzelnen Datenbus DB[0:N] anliegen, welcher mit dem Unterspeicherfeld verbunden ist, der Zelle zugeführt. Dieser Vorgang wird im folgenden unter Bezugnahme auf die Fig. 5A bis 5F beschrieben.According to a prefetch operation according to the present invention in the above-described memory structure, a sub memory field 1 has a small number of data lines, the number of which is [0: N] here, a sub memory field having a data line in the present invention. When external data is successively input to the memory cell, the prefetching method selects a plurality of sub-memory fields that are more than two sub-memory fields (for example, the present invention selects four sub-memory fields), selects a word line W / L and a column Yi in the selected sub-memory fields and then select a cell. As a result, the data applied to a single data bus DB [0: N] connected to the sub memory array is supplied to the cell. This process is described below with reference to FIGS. 5A to 5F.

Wenn Daten, die sich aus vier aufeinanderfolgenden Daten bzw. If data consisting of four consecutive data or

Datenfeldern zusammensetzen (wie in Fig. 5B gezeigt ist), bei jeder Taktflanke (gezeigt in Fig. 5A) eingegeben werden, wird die Vielzahl von Schaltern 4 aufeinanderfolgend an- bzw. durch geschaltet (wie in Fig. 5C gezeigt ist). Jedesmal, wenn die Vielzahl von Schaltern 4 sequentiell bzw. aufeinanderfolgend angeschaltet wird, werden die Daten in die Latch-Schaltung 3 eingegeben, welche an einen sich im AN-Zustand befindlichen Schalter unter den Schaltern 4 angeschlossen ist.Composing data fields (as shown in Fig. 5B), input at each clock edge (shown in Fig. 5A), the plurality of switches 4 are switched on and off in sequence (as shown in Fig. 5C). Each time the plurality of switches 4 are switched on sequentially or in succession, the data are input into the latch circuit 3 , which is connected to a switch under the switches 4 which is in the ON state.

Falls die Schalter (T0 bis T3) 4 der Reihenfolge nach angeschal tet werden, wie in Fig. 5C gezeigt ist, werden die Daten in die Latch-Schaltung 3 eingegeben, auf die internen Datenleitungen (wie in Fig. 5E gezeigt) über die Datenausgangsbusse (wie in Fig. 5D gezeigt) übertragen und dann der Speicherzelle durch die Datenbusse (wie in Fig. 5F gezeigt) zugeführt.If the switches (T0 to T3) 4 are turned on in order as shown in Fig. 5C, the data is input to the latch circuit 3 on the internal data lines (as shown in Fig. 5E) via the data output buses (as shown in Fig. 5D) and then fed to the memory cell through the data buses (as shown in Fig. 5F).

Die obigen Schritte werden nacheinander und sequentiell ent sprechend den Schaltern 4, welche sequentiell angeschaltet wer den, durchgeführt. Jedesmal, wenn Daten bzw. ein Datenblock eingegeben wird, werden die Schritte durchgeführt, während eine Schleife von einem Schalter T0 bis zu einem Schalter T3 durch laufen wird.The above steps are carried out sequentially and sequentially according to the switches 4 , which are sequentially turned on who. Each time data or a block of data is entered, the steps are performed while a loop is going through from a switch T0 to a switch T3.

Angesichts des Vorteils im Aufbau wählt die vorliegende Erfindung mehr Unterspeicherfelder als bei dem herkömmlichen Stand der Technik aus und führt dann der Reihe nach die Eingangsdaten der Vielzahl von Unterspeicherfeldern 1 gemäß einer Dateneingaberei henfolge und einer Arbeitsvorgangsreihenfolge der Latch-Schaltung 3 zu. Dementsprechend wird keine Vielzahl an Datenbusleitungen, die an einem einzelnen Unterspeicherfeld angeschlossen sind, bei der vorliegenden Erfindung benötigt.In view of the construction advantage, the present invention selects more sub memory fields than in the conventional art, and then sequentially supplies the input data to the plurality of sub memory fields 1 according to a data input order and an operation order of the latch circuit 3 . Accordingly, a plurality of data bus lines connected to a single sub memory array are not required in the present invention.

Da die Anzahl der Datenleitungen, welche an ein Unterspeicherfeld 1 angeschlossen sind, im Vergleich zu dem herkömmlichen Stand der Technik vermindert wird, wird die Anzahl der Speicheradressen relativ im Vergleich zu dem herkömmlichen Stand der Technik erhöht. Die Anzahl der Reihe nach von außen zugeführten Daten wird daher erhöht, so daß ein Vorteil durch eine Hochgeschwindig keitsoperation bzw. ein Hochgeschwindigkeitsarbeitsvorgang besteht. Die vorliegende Erfindung vermindert auch die Anzahl an Datenleitungen, wodurch die Größe des Chips vermindert wird.Since the number of data lines which are connected to a sub memory array 1 is reduced in comparison with the conventional prior art, the number of memory addresses is relatively increased in comparison with the conventional prior art. The number of data supplied from the outside in turn is therefore increased, so that there is an advantage of a high-speed operation. The present invention also reduces the number of data lines, thereby reducing the size of the chip.

Da die Daten sequentiell bzw. aufeinanderfolgend in einer Viel zahl von Datenleitungen aufgrund der internen Datenleitungen verarbeitet werden, werden inzwischen die Schaltkreise zu deren Steuerung ebenfalls sequentiell betrieben, und jedes Unterspei cherfeld greift sequentiell auf die Daten zu. Da die Energie bei einer Hochgeschwindigkeitsoperation durch eine aufeinander folgende Datenzugriffsoperation sequentiell verbraucht wird, beträgt ein Energiespitzenwert ungefähr 25% eines konventionellen Energiespitzenwertes bei dem konventionellen Stand der Technik, wodurch das Rauschen, welches bei einer Speicherelementoperation erzeugt wird, reduziert wird.Since the data is sequential or sequential in a lot Number of data lines due to the internal data lines are processed, the circuits are now theirs Control also operated sequentially, and each Unterspei cherfeld accesses the data sequentially. Because the energy at a high speed operation by one on top of the other the following data access operation is consumed sequentially, an energy peak is approximately 25% of a conventional one Peak energy values in the conventional state of the art, whereby the noise that occurs during a memory element operation is generated, is reduced.

Die Fig. 6A bis 6F zeigen Zeitablaufdiagramme, welche erzeugt werden, wenn die Daten durch ein Vorausleseverfahren gemäß der vorliegenden Erfindung maskiert bzw. ausgeblendet werden, wobei die Daten D6 und D7 in derselben Weise maskiert werden, wie bei dem herkömmlichen Stand der Technik. FIGS. 6A to 6F are timing diagrams which are generated when the data of the present invention are masked or hidden by a prefetch process according to, wherein the data to be masked in the same manner D6 and D7, as in the conventional art.

Wie in den Fig. 6D bis 6F gezeigt ist, werden die Daten D0 bis D3 sequentiell dem Unterspeicherfeld in Abhängigkeit von einem sequentiellen AN-Zustand der Schalter T0 bis T3 zugeführt, wie in Fig. 6C gezeigt ist. Falls die Daten bzw. der Datenblock D4 dem Unterspeicherfeld gemäß einem zweiten AN-Zustand des Schalters T0 (wie in Fig. 6C gezeigt) eingegeben wird, werden die Daten dem Unterspeicherfeld erneut zugeführt, wie in den Fig. 6D bis 6F gezeigt ist.As shown in FIGS. 6D to 6F, the data D0 to D3 are sequentially supplied to the sub memory field in response to a sequential ON state of the switches T0 to T3, as shown in FIG. 6C. If the data or data block D4 is input to the sub memory field in accordance with a second ON state of the switch T0 (as shown in FIG. 6C), the data is supplied to the sub memory field again, as shown in FIGS. 6D to 6F.

In gleicher Weise wie oben werden die Daten bzw. der Datenblock D5 dem Unterspeicherfeld zugeführt. Die nächsten Daten bzw. Datenblöcke D6 und D7 werden nicht zugeführt, da der Schalter nicht angeschaltet ist.In the same way as above, the data or the data block D5 fed to the sub memory field. The next dates or Data blocks D6 and D7 are not fed because of the switch is not switched on.

Bei dem herkömmlichen Stand der Technik werden alle Daten bzw. Datenblöcke dem Unterspeicherfeld zum gleichen Zeitpunkt bzw. zur gleichen Zeit zugeführt, bei dem die Daten in die Latch-Schaltung eingegeben werden. Bei der vorliegenden Erfindung werden jedoch die Daten dem Unterspeicherfeld zugeführt, welche sequentiell bzw. aufeinanderfolgend in der Reihenfolge der angeschalteten Schalter angegeben werden.In the conventional state of the art, all data or Data blocks the sub memory field at the same time or same time when the data is fed into the latch circuit can be entered. However, in the present invention the data is supplied to the sub memory field, which is sequential or successively in the order of the switched on Switches can be specified.

Aufgrund einer Maskierung der noch später einzugebenden Daten bzw. Datenblöcke werden daher bei dem Stand der Technik sogar Daten bzw. Datenblöcke maskiert, welche in demselben Vorauslese-Bit enthalten sind. Die vorliegende Erfindung führt jedoch direkt eine Datenzuführ- bzw. -griffsverarbeitung entsprechend einer Dateneingabereihenfolge durch und hat so keinen Einfluß auf die Maskierdaten.Due to a masking of the data to be entered later or data blocks are therefore even in the prior art Data or data blocks masked, which in the same prefetch bit are included. However, the present invention leads directly data feed processing corresponding to one Data entry order and thus has no influence on the Masking data.

Fig. 7 zeigt einen Speicheraufbau, welcher ein Vorauslesever fahren entsprechend einer weiteren bevorzugten Ausführungsform der vorliegenden Erfindung zeigt. Wie in Fig. 7 gezeigt ist, weist der Speicheraufbau, welcher ein Vorausleseverfahren ver wendet, auf:
eine Vielzahl von Unterspeicherfeldern (Feld 0 bis Feld N) 1, welche jeweils einen Zeilendekoder ROW und einen Spaltendekoder und Leseverstärker COL & S/A besitzen;
einen Eingabe/Ausgabe-Puffer 2, der Daten abspeichert, welche über einen externen Anschluß ein- oder ausgegeben werden;
eine Vielzahl von Dual-Latch-Schaltungen 5, welche jeweils Aus gangsdaten des Eingabe/Ausgabe-Puffers speichern, um einen sequentiellen Zugriff auf die Ausgangsdaten des Eingabe/Ausgabe-Puf fers 2 durch die Vielzahl von Unterspeicherfeldern 1 in der Reihenfolge der von dem Eingabe/Ausgabe-Puffer 2 stammenden Ausgangsdaten zu gewährleisten;
eine Vielzahl von Schaltern (T0 bis T1) 6, welche jede Operation bzw. jeden Arbeitsvorgang der Vielzahl von Latch-Schaltungen 5 an- oder abschaltet. Fig. 7 shows a memory structure showing a prefetch method according to another preferred embodiment of the present invention. As shown in Fig. 7, the memory structure using a prefetching method has:
a plurality of sub-memory fields (field 0 to field N) 1, each of which has a row decoder ROW and a column decoder and sense amplifier COL & S / A;
an input / output buffer 2 which stores data which is input or output via an external connection;
a plurality of dual latch circuits 5 each storing output data from the input / output buffer for sequential access to the output data of the input / output buffer 2 through the plurality of sub memory fields 1 in the order of from the input / To ensure output buffer 2 originating data;
a plurality of switches (T0 to T1) 6 , which switches on or off each operation of the plurality of latch circuits 5 .

Eine Datenleitungsverbindung in bezug auf das Unterspeicherfeld 1 wird im folgenden beschrieben, da es dieselbe ist, wie bei der vorliegenden Erfindung. A data line connection with respect to the sub memory array 1 will be described below since it is the same as in the present invention.

Es gibt zwei Latch-Schaltungen a∼b, die in Serie zueinander in einer Dual-Latch-Schaltung zwischen den zwei Dual-Latch-Schaltun gen 5 geschaltet sind. Die zwei Dual-Latch-Schaltungen 5 sind parallel zu dem Eingabe/Ausgabe-Puffer 2 geschaltet.There are two latch circuits a∼b, which are connected in series to one another in a dual-latch circuit between the two dual-latch circuits 5 . The two dual latch circuits 5 are connected in parallel to the input / output buffer 2 .

Zu diesem Zeitpunkt ist der Schalter 6 an die ersten Latch-Schal tungen a und c der zwei Dual-Latch-Schaltungen 5 ange schlossen. In diesem Zustand ist der Schalter T0 angeschaltet, falls Daten von dem Eingabe/Ausgabe-Puffer 2 abgegeben werden. Die durch den sich im AN-Zustand befindlichen Schalter T0 ein gegebenen Daten treten durch die Latch-Schaltungen a∼b durch und werden einem ersten Unterspeicherfeld (Feld 1) über eine erste interne Datenleitung RW0[0:N] zugeführt.At this time, the switch 6 is connected to the first latch circuits a and c of the two dual latch circuits 5 . In this state, the switch T0 is turned on if data is output from the input / output buffer 2 . The data given by the switch T0 in the ON state pass through the latch circuits a∼b and are fed to a first sub-memory field (field 1 ) via a first internal data line RW0 [0: N].

Zweite Eingabedaten bzw. Datenblöcke treten durch die Latch-Schal tungen c∼d entsprechend einem AN-Zustand des Schalters T1 durch und werden dann einem zweiten Unterspeicherfeld (Feld 2) über eine zweite interne Datenleitung RW1[0:N] zugeführt.Second input data or data blocks pass through the latch circuits c∼d corresponding to an ON state of the switch T1 and are then fed to a second sub-memory field (field 2 ) via a second internal data line RW1 [0: N].

Falls danach dritte Eingabedaten bzw. ein dritter Eingabedaten block eingegeben wird, wird der Schalter T0 erneut angeschaltet und die dritten Eingabedaten treten durch die Latch-Schaltungen a∼b hindurch und werden einem dritten Unterspeicherfeld (Feld 3) über eine dritte interne Datenleitung RW2[0:N] zugeführt. Falls die letzten Eingabedaten angegeben werden, wird der Schalter T1 angeschaltet und die letzten Eingabedaten treten durch die Latch-Schaltungen c∼d hindurch und werden einem vierten Unterspeicherfeld (Feld 4) über eine vierte interne Datenleitung RW3[0:N] zugeführt.If third input data or a third input data block is subsequently entered, the switch T0 is switched on again and the third input data pass through the latch circuits a∼b and are transferred to a third sub-memory field (field 3 ) via a third internal data line RW2 [0 : N] supplied. If the last input data is specified, the switch T1 is switched on and the last input data pass through the latch circuits c∼d and are fed to a fourth sub-memory field (field 4 ) via a fourth internal data line RW3 [0: N].

Jedesmal, wenn Daten bzw. ein Datenblock in die Latch-Schaltung 5 eingegeben werden bzw. wird, werden die oben genannten Schritte durchgeführt, indem eine Schleife durchlaufen wird, wobei das Ergebnis durch diese Zeitabläufe dasselbe ist wie bei der ersten bevorzugten Ausführungsform der vorliegenden Erfindung, so daß deren Beschreibung im folgenden unterlassen wird.Each time data or a block of data is input to the latch 5 , the above steps are performed by looping, and the result through these timings is the same as in the first preferred embodiment of the present invention , so that their description is omitted below.

Fig. 8 ist ein detailliertes Schaltkreisdiagramm, welches eine Latch-Schaltung darstellt, die bei der vorliegenden Erfindung verwendet wird. Fig. 8 is a detailed circuit diagram illustrating a latch circuit used in the present invention.

Wie in Fig. 8 gezeigt ist, enthält die Latch-Schaltung bzw. der Zwischenspeicher gemäß der vorliegenden Erfindung:
eine Vielzahl von Übertragungsgattern bzw. -toren (T0 bis T3) T, welche an- oder ausgeschaltet werden entsprechend dem Zustand eines Signals, welches an jedes Gatter angelegt wird, und welche Ausgangsdaten des Eingabe/Ausgabe-Puffers 2 erzeugen;
eine Vielzahl von Latch-Inverterschaltungen (L-INV0 bis L-INV3) L-INV, welches jeweils die Ausgangsdaten der Übertragungsgatter T0 bis T3 invertieren, die Ausgangsdaten der Übertragungsgatter T0 bis T3 jeweils auf die Datenausgangsbusse abgeben und Aus gangsdaten der Ausgangsdatenbusse durch ein Rückkoppel-Netzwert erneut invertieren;
eine Vielzahl von p-Kanal-Metalloxidtransistoren bzw. Metalloxid-Feld effekttransistoren (im weiteren als P-MOS bezeichnet) P0 bis P3, welche ein Puffersteuersignal C1 empfangen für die Steuerung des Ausgangs des Eingabe/Ausgabe-Puffers 2 über jeden Gatter anschluß, jeweils einen Drain-Anschluß enthalten, der zwischen dem Übertragungsgatter T und der Latch-Inverterschaltung L-INV angeschlossen ist; und
einen n-Kanal-Metalloxid-Halbleitertransistor bzw. Metalloxid-Feld effekttransistor N0 (welcher des weiteren als N-MOS bezeich net wird), welcher das Puffersteuersignal C1 über einen Gatter anschluß empfängt, und welcher einen Source-Anschluß enthält, der an dem Eingabe/Ausgabe-Puffer 2 angeschlossen ist.As shown in FIG. 8, the latch circuit according to the present invention contains:
a plurality of transmission gates (T0 to T3) T which are turned on or off in accordance with the state of a signal applied to each gate and which generate output data of the input / output buffer 2 ;
a plurality of latch inverter circuits (L-INV0 to L-INV3) L-INV, which each invert the output data of the transmission gates T0 to T3, each output the output data of the transmission gates T0 to T3 to the data output buses and output data of the output data buses by a feedback -Invert the mains value again;
a plurality of p-channel metal oxide transistors or metal oxide field effect transistors (hereinafter referred to as P-MOS) P0 to P3, which receive a buffer control signal C1 for controlling the output of the input / output buffer 2 via each gate, each include a drain connected between the transfer gate T and the latch inverter circuit L-INV; and
an n-channel metal oxide semiconductor transistor or metal oxide field effect transistor N0 (which is further referred to as N-MOS), which receives the buffer control signal C1 via a gate connection, and which contains a source connection which is connected to the input / Output buffer 2 is connected.

Bei dem Betrieb bzw. der Operation der oben beschriebenen Latch-Schal tung 3 in Fig. 4 aktiviert die Latch-Schaltung 3 unter der Annahme, daß die Eingangsdaten des Eingabe/Ausgabe-Puffers 2 an den ersten Datenausgabebus D0[0:N] über das erste Übertragungs gatter T0 ausgegeben werden, das Puffersteuersignal C1, wenn ein hochpegeliges Signal in den Eingabe/Ausgabe-Puffer 2 eingegeben wird. Falls das hochpegelige Signal auf das erste Übertragungs gatter T0 übertragen wird, wird ein niederpegeliges Datensignal bzw. niederpegelige Daten erzeugt. In the operation of the above-described latch circuit 3 in Fig. 4, the latch circuit 3 assumes that the input data of the input / output buffer 2 to the first data output bus D0 [0: N] the first transmission gate T0 are output, the buffer control signal C1 when a high level signal is input to the input / output buffer 2 . If the high-level signal is transmitted to the first transmission gate T0, a low-level data signal or low-level data is generated.

Derartige Eingangsdaten bzw. Eingangsdatenblöcke werden den Unterspeicherfeldern entsprechend einer Dateneingabereihenfolge zugeführt, indem man aufeinanderfolgend bzw. sequentiell die Übertragungsgatter bzw. Übertragungstore einschaltet.Such input data or input data blocks are the Sub memory fields according to a data entry order fed by sequentially or sequentially Turns on transmission gate or transmission gates.

Falls ein niederpegeliges Datensignal bzw. niederpegelige Daten in den Eingabe/Ausgabe-Puffer 2 eingegeben werden, wird das Puffersteuersignal C1 in der Zwischenzeit deaktiviert, und die P-MOS-Transistoren werden an- bzw. durchgeschaltet, wodurch ein hochpegeliges Datensignal erzeugt wird.In the meantime, if a low level data signal or data is input to the input / output buffer 2 , the buffer control signal C1 is deactivated and the P-MOS transistors are turned on, thereby generating a high level data signal.

Alle Ausgangssignale der Latch-Schaltung 3 werden in einem anfänglichen Zustand als niederpegelige Daten vorgeladen. Wenn die Daten in die Latch-Schaltung bzw. den Zwischenspeicher 3 eingegeben werden, erzeugt die Latch-Schaltung 3 jedoch ein hochpegeliges Signal oder ein niederpegeliges Signal entsprechend dem Zustand der Eingangsdaten.All the output signals of the latch circuit 3 are precharged in an initial state as low-level data. If the data are inputted to the latch circuit and the buffer memory 3, the latch circuit, however, a high level signal or a low signal corresponding to the state of the input data generated. 3

Wie oben beschrieben, wählt die vorliegende Erfindung eine Vielzahl von Unterspeicherfeldern aus und führt die Eingangsdaten bzw. Eingangsdatenblöcke den ausgewählten Unterspeicherfeldern zu. Folglich vermindert die vorliegende Erfindung einen Spitzen wert des Energieverbrauchs und weist mehr Spaltenadressen auf, als bei dem herkömmlichen Stand der Technik, so daß die Anzahl der externen aufeinanderfolgenden Datenadressen vermindert werden kann. Die vorliegende Erfindung führt ferner eine stabile Vorausleseoperation durch, da die anderen Daten nicht von Maskierdaten beeinflußt werden, wodurch die Zuverlässigkeit des Speicherelements erhöht wird.As described above, the present invention chooses one Variety of sub memory fields and carries out the input data or input data blocks the selected sub-memory fields to. As a result, the present invention reduces peak value of energy consumption and has more column addresses, than in the conventional art, so that the number of the external successive data addresses can be reduced can. The present invention also performs a stable Read ahead operation because the other data is not from Masking data are affected, thereby the reliability of the Storage element is increased.

Die vorliegende Erfindung kann für ein synchrones Speicherbau element angewendet werden, welches einen Speicheraufbau verwen det, der auf eine externe Hochgeschwindigkeitsoperation oder einen Takt anspricht, und kann ferner auch für ein synchrones Speicherbauelement, welches keinen Takt benutzt, angewendet werden. Es sei angemerkt, daß verschiedene weitere Abwandlungen offensichtlich sind und in einfacher Weise durch den Fachmann verwirklicht werden können, ohne von dem Umfang und der Erfin dungsidee abzuweichen. Daher ist der Schutzumfang der beigefügten Patentansprüche nicht durch die hier erfolgte Beschreibung beschränkt, sondern die Patentansprüche umfassen vielmehr alle Merkmale mit patentierbarer Neuheit, welche durch die vorliegende Erfindung gegeben sind, einschließlich all jener Merkmale, die als äquivalente Merkmale durch den Fachmann benutzt werden.The present invention can be used for synchronous memory construction element are used which use a memory structure det on an external high speed operation or addresses a clock, and can also for a synchronous Memory device that does not use a clock is used will. It should be noted that various other modifications are obvious and in a simple manner by the expert can be realized without sacrificing the scope and inven deviate idea. Therefore, the scope of protection is attached Claims not by the description made here limited, but rather embrace all Features with patentable novelty, which by the present Invention are given, including all those features that are used as equivalent features by those skilled in the art.

Claims

1. Read-ahead method for a memory component, which selects a sub-memory field and at the same time enables access to read-ahead N-bit data, which are input into the sub-memory field via an external connection, by means of a latch circuit, the read-ahead method for a memory component does the following:
previously selecting a plurality of sub-memory fields according to the number of N bits read out at once;
Selecting a cell by designating both a word line and a column line in the selected sub-memory field; and
Storing data in a storage device after the data is received via the external terminal and sequentially supplying the data to a plurality of sub-storage fields in accordance with a data output order from the storage device.

2. Read ahead method according to claim 1, in which for sequencing tial access to the data through the multitude of Sub memory fields the data by an activation signal be synchronized whenever a signal for Control of an operation of the storage device is activated is, so that the data successively on the data buses are transferred to the multitude of sub memory fields connected.

3. Memory structure which uses a read ahead method in a memory component with:
a plurality of sub-memory fields, each having a row decoder and a column decoder and reading amplifier;

an input / output buffer which stores the data input or output via the external connection;
a plurality of latch circuits, each of which stores and generates output data from the input / output buffer, for successive access to the output data of the input / output buffer through the plurality of sub-memory fields in accordance with a data output sequence of the input / output buffer to ensure; and
a variety of switches that turn each operation of the plurality of latches on or off.

4. The memory structure of claim 3, wherein:
there are internal data lines between the plurality of latches and the plurality of sub-arrays, and the number of internal data lines is equal to a prefetch bit number of the N bits;
a single data output bus of each latch circuit is sequentially connected to the internal data lines, thereby achieving a one-to-one connection in the plurality of latch circuits; and
a single input data bus of each sub-array is successively connected to the internal data lines, thereby achieving a one-to-one connection in the plurality of sub-arrays.

5. Memory structure that uses a read ahead method in a memory device with:
a plurality of sub-memory fields, each having a row decoder and a column decoder and reading amplifier;
an input / output buffer which stores data which is input or output via an external connection;
a plurality of latch circuits, each of which stores output data from the input / output buffer in order to successively access the output data of the input / output buffer through the plurality of sub-memory fields in the order of that from the input / output buffer to ensure originating data; and with
a variety of switches that turn each operation of the plurality of latches on or off.

6. The memory structure of claim 5, wherein a plurality of in Series interconnected latch circuits a group form in the latch circuit and this group to the Circuit is connected.

7. Memory structure according to claim 6, wherein the last latch scarf device in one group of latch circuits Latch circuit that has a dual port or gate owns.

8. The memory structure of claim 7, wherein:
a first data output bus, which forms an output of the dual gate latch circuit of a first latch circuit in the group of latch circuits, is connected to a first internal data line from internal data lines; and
a second data output bus is connected to a "first + 1" internal data line.

9. The memory structure of claim 7, wherein:
a first data output bus, which forms an output of the dual gate latch circuit of a "first + 1" latch circuit in a group of latch circuits, is connected to a second internal data line from internal data lines; and
a second data output bus is connected to a "second + 1" internal data line.

10. The memory structure of claim 5, wherein:
there are internal data lines between the plurality of latches and the plurality of sub-arrays, and the number of internal data lines is equal to a prefetch bit number of N bits; and
a single data bus from each sub memory array is successively connected to the internal data lines, thereby achieving a one-to-one connection between the sub memory arrays and the internal data lines.