DE19706069C1

DE19706069C1 - Integrated buffer circuit

Info

Publication number: DE19706069C1
Application number: DE1997106069
Authority: DE
Inventors: Gerhard Dr Mueller; Thomas Kristofferson
Original assignee: Siemens AG; Siemens Corp
Current assignee: Polaris Innovations Ltd
Priority date: 1997-02-17
Filing date: 1997-02-17
Publication date: 1998-07-02
Anticipated expiration: 2017-02-18
Also published as: WO1998036495A1; TW402839B

Abstract

The inventive buffer circuit converts TTL input signals into CMOS signals. Said circuit consists of three inverter levels, wherein the output signal of a level is positively fed back to enable full modulation. Buffer circuit power input does not exceed a defined value owing to a current limiting circuit (BS). Power consumption in the circuit is low despite high operating speed.

Description

Die Erfindung betrifft eine integrierte Buffer-Schaltung nach dem Oberbegriff des Patentanspruchs 1.The invention relates to an integrated buffer circuit according to the preamble of claim 1.

Im Zuge der Entwicklung der integrierten Schaltungstechnik haben sich verschiedene Schaltkreisfamilien durchgesetzt. Die verschiedenen Schaltkreisfamilien unterscheiden sich durch ihre Schaltungskonzepte, die Integrationsdichte und die elek trischen Daten. So gibt es insbesondere Unterschiede in der Höhe der Betriebsspannungen.In the course of the development of integrated circuit technology different circuit families have prevailed. The different circuit families differ by their circuit concepts, the integration density and the elec trical data. So there are differences in particular Operating voltages.

Die erste Generation integrierter Schaltkreise, die weite Verbreitung gefunden hat, ist die der bipolaren TTL-Schaltkreise niedrigen und mittleren Integrationsgrades be sonders für Digitalanwendungen. Sie ist auch heute noch von Bedeutung und neben den später entwickelten CMOS-Schaltkreisen zu finden. TTL-Logik und CMOS-Logik sind auch innerhalb einer Schaltung zu finden. Die verschiedenen Be triebsspannungen dieser Schaltkreisfamilien müssen dabei be rücksichtigt werden und es ist eine Pegelumsetzung notwendig. Für die Umsetzung des TTL-Pegels auf den chipinternen CMOS-Pegel werden sogenannte Buffer eingesetzt.The first generation of integrated circuits, the wide one Spread has been that of the bipolar TTL circuits low and medium degree of integration be especially for digital applications. It is still from today Meaning and next to those developed later Find CMOS circuits. TTL logic and CMOS logic are also to find within a circuit. The different be drive voltages of these circuit families must be be taken into account and a level conversion is necessary. For the implementation of the TTL level on the chip internal So-called buffers are used for CMOS levels.

Aus der EP 0 587 938 A1 ist eine integrierte Buffer-Schaltung mit zwei hintereinander geschalteten Invertern bekannt. Der erste Inverter ist ein CMOS-Inverter. Das Ausgangssignal des zweiten Inverters ist über einen weiteren Inverter auf das Eingangssignal des zweiten Inverters positiv rückgekoppelt. Eine Konstantstromquelle prägt in den kanalseitigen Pfad des ersten Inverters einen konstanten Strom ein. Mit Hilfe von Enable-Transistoren sind zu Zeitpunkten, in denen intensive Störungen zu erwarten sind, der erste Inverter und die Kon stantstromquelle abschaltbar und somit die Wirkung des Ein gangsignals der Buffer-Schaltung aufhebbar. An integrated buffer circuit is known from EP 0 587 938 A1 known with two inverters connected in series. Of the first inverter is a CMOS inverter. The output signal of the second inverter is connected to the via another inverter Input signal of the second inverter fed back positively. A constant current source embosses in the path of the channel a constant current. With the help of Enable transistors are at times when intense Faults are expected, the first inverter and the con Switchable current source and thus the effect of the on output signal of the buffer circuit can be canceled.

Nachteil der bekannten Buffer-Schaltung ist der hohe Ruhe strom, der hauptsächlich als Querstrom durch den ersten In verter fließt, wenn ein TTL-Signal mit High-Pegel am Eingang der Buffer-Schaltung anliegt und deshalb die Transistoren des CMOS-Inverters leitend sind.The disadvantage of the known buffer circuit is that it is very quiet current, mainly as a cross flow through the first In verter flows when a TTL signal with high level at the input the buffer circuit is present and therefore the transistors of the CMOS inverters are conductive.

Über die Enable-Transistoren läßt sich die Buffer-Schaltung, wenn kein Schaltsignal zu erwarten ist, inaktivieren und der Ruhestrom senken. Zur Steuerung der Enable-Transistoren muß ein Signal vorhanden sein. Es gibt Anwendungen, bei denen ein solches Signal nicht zur Verfügung gestellt werden kann. Bei spielsweise wird bei dynamischen Speichern das RAS-Steuersignal, das das Laden der Adresse in das Adressenregi ster und die Adressierung der anzusprechenden Zeile der Spei chermatrix steuert, von einem RAS-Buffer bewertet, d. h., der Zustand des RAS-Steuersignals wird andauernd ausgewertet, was ein Inaktivieren des Buffers ausschließt.The buffer circuit can be if no switching signal is expected, deactivate and the Lower quiescent current. To control the enable transistors must there is a signal. There are applications where one such a signal cannot be provided. At for example, with dynamic memories RAS control signal that loads the address into the address register ster and the addressing of the line of the memory to be addressed chermatrix controls, evaluated by a RAS buffer, i. i.e. the State of the RAS control signal is continuously evaluated, what excludes inactivating the buffer.

Der Erfindung liegt die Aufgabe zu Grunde, ein Schaltungskon zept für einen Buffer anzugeben, das einen erheblich niedri geren Ruhestrom bei eingangsseitigem TTL-Pegel als bekannte Buffer-Schaltungen aufweist unter weitgehender Beibehaltung der bisher erreichten Schaltgeschwindigkeiten.The invention is based on the object, a Schaltkon to specify a buffer that has a considerably low quiescent current at the input-side TTL level than known Buffer circuits have been largely retained of the switching speeds achieved so far.

Diese Aufgabe wird bei einer Schaltungsanordnung der eingangs genannten Art durch die kennzeichnenden Merkmale des Patent anspruches 1 gelöst.This task is at the beginning of a circuit arrangement mentioned type by the characteristic features of the patent Claim 1 solved.

Die Erfindung hat den Vorteil, daß durch den geringen stati schen Ruhestrom die Leistungsaufnahme niedrig ist. Da in ei nem integrierten Schaltkreis mehrere Buffer vorhanden sein können, kann die gesamte Leistungsaufnahme des Chips deutlich verringert werden. Beispielsweise werden bei DRAMs Buffer für die Steuersignale der Zeilen und Spaltenadressierung sowie des Schreib-Lese-Signals verwendet. Weiterhin wird das Pro blem der Abführung der Verlustwärme entschärft. Auch bei er höhter effektiver Versorgungsspannung wird eine Verringerung des Ruhestromes erreicht.The invention has the advantage that the low stati quiescent current the power consumption is low. Since in egg Several buffers are present in an integrated circuit can, the total power consumption of the chip can be clearly be reduced. For example, DRAMs use buffers for the control signals of the row and column addressing as well of the read / write signal is used. Furthermore, the Pro mitigated the dissipation of the heat loss. With him too higher effective supply voltage will decrease of the quiescent current is reached.

Ein weiterer Vorteil ist, daß bekannte Schaltungskonzepte einfach zu der erfindungsgemäßen Schaltung erweiterbar sind. Der zusätzliche Aufwand für die Strombegrenzung ist mit nur geringen Mehrkosten verbunden. Etwaige zusätzliche Steueran schlüsse werden nicht benötigt.Another advantage is that known circuit concepts are easily expandable to the circuit according to the invention. The additional effort for the current limitation is only with low additional costs. Any additional tax conclusions are not needed.

Weiterbildungen der Erfindung sind Gegenstand der Unteran sprüche.Further developments of the invention are the subject of the Unteran claims.

Die Erfindung wird anhand eines Ausführungsbeispieles in Ver bindung mit der Fig. 1 näher erläutert. Es zeigt:The invention is explained in more detail using an exemplary embodiment in connection with FIG. 1. It shows:

Fig. 1 die erfindungsgemäße Buffer-Schaltung. Fig. 1 shows the buffer circuit according to the invention.

Die erfindungsgemäße Buffer-Schaltung nach Fig. 1 enthält einen Begrenzungs-Transistor B, einen Widerstand R und einen Eingangs-Inverter INV1, die zwischen einem ersten Versor gungspotential VCC und einem zweiten Versorgungspotential VSS in Serie geschaltet sind. Als Begrenzungs-Transistor B ist ein MOS-Transistor vorgesehen, der als Diode geschaltet ist, also dessen Gate- und Drain-Anschluß kurzgeschlossen sind. Der Begrenzungs-Transistor B ist mit dem Source-Anschluß an dem ersten Versorgungspotential VCC angeschlossen.The buffer circuit of the invention according to Fig. 1 includes a limiting transistor B, a resistor R and an input inverter INV1, the first between a versor supply potential VCC and a second supply potential VSS are connected in series. A MOS transistor is provided as the limiting transistor B, which is connected as a diode, that is to say whose gate and drain connections are short-circuited. The limiting transistor B is connected to the source terminal at the first supply potential VCC.

Der Widerstand R ist als ein weiterer MOS-Transistor ausge staltet, dessen Gate-Anschluß mit dem zweiten Versorgungspo tential VSS verbunden ist. Der Widerstand R kann durch ein Widerstandsnetzwerk ersetzt sein. Der eine als auch der wei tere MOS-Transistor B, R sind hier vom p-Kanal-Typ.The resistor R is designed as a further MOS transistor stalten, whose gate connection with the second supply PO tential VSS is connected. The resistance R can be a Resistor network to be replaced. The one and the white tere MOS transistor B, R are of the p-channel type.

Der Eingangs-Inverter INV1 ist ein CMOS-Inverter mit einem ersten p-Kanal-Transistor P1, einem ersten n-Kanal-Transistor N1 und einem zweiten n-Kanal-Transistor N2, deren Gate-Anschlüsse mit einem Eingangsanschluß IN der Schaltung ver bunden und die kanalseitig hintereinander geschaltet sind. The input inverter INV1 is a CMOS inverter with one first p-channel transistor P1, a first n-channel transistor N1 and a second n-channel transistor N2, the Gate connections with an input connection IN of the circuit ver bound and which are connected in series on the channel side.

Der Drain-Anschluß des ersten p-Kanal-Transistors P1, der mit dem Drain-Anschluß des ersten n-Kanal-Transistors N1 zu sammengeschaltet ist, bildet den Ausgang des Eingangs-In verters INV1 und ist mit einem Schaltungsknoten KN verbun den.The drain of the first p-channel transistor P1, the with the drain of the first n-channel transistor N1 is connected, forms the output of the input-in verters INV1 and is connected to a circuit node KN the.

Der Schaltungsknoten KN ist zudem mit dem Eingang eines Aus gangs-Inverters INV3 und dem Ausgangs eines Rückführungs-In verters INV2 verbunden. Der Rückführungs-Inverter INV2 ist hier ein CMOS-Inverter aus einem zweiten p-Kanal-Transistor P2 und einem dritten n-Kanal-Transistor N3, deren Gate-Anschlüsse zusammengeschaltet und mit dem Ausgang des Aus gangs-Inverters INV3 verbunden sind.The circuit node KN is also with the input of an off output inverter INV3 and the output of a feedback input connected to INV2. The feedback inverter is INV2 here a CMOS inverter from a second p-channel transistor P2 and a third n-channel transistor N3, whose Gate connectors interconnected and connected to the output of the off gang inverters INV3 are connected.

Der Source-Anschluß des zweiten p-Kanal-Transistors P2 ist mit dem ersten Versorgungspotential VCC verbunden. Der Sour ce-Anschluß des dritten n-Kanal-Transistors N3 ist an den Drain-Anschluß des zweiten n-Kanal-Transistors N2 ange schlossen. Der Source-Anschluß des dritten n-Kanal- Transistors N3 kann auch unmittelbar mit dem zweiten Versor gungspotential VSS verbunden sein. In diesem Fall kann der erste n-Kanal-Transistor N1 entfallen.The source terminal of the second p-channel transistor is P2 connected to the first supply potential VCC. The Sour ce connection of the third n-channel transistor N3 is to the Drain connection of the second n-channel transistor N2 closed. The source connection of the third n-channel Transistor N3 can also directly with the second Versor potential VSS be connected. In this case, the first n-channel transistor N1 is eliminated.

Der Ausgang des Ausgangs-Inverters INV3 ist mit einem Aus gangsanschluß OUT der Schaltung verbunden.The output of the output inverter INV3 is off gangsanschluß OUT of the circuit connected.

Die serielle Anordnung aus dem Begrenzungs-Transistor B und dem Widerstand R, die zwischen dem ersten Versorgungspotenti al VCC und dem Eingangs-Inverter INV1 geschaltet ist, bildet eine Strombegrenzungs-Schaltung BS. Das erste Versorgungspo tential VCC dient als Versorgungsquelle des Eingangs-Inverters INV1.The serial arrangement of the limiting transistor B and the resistance R between the first supply potenti al VCC and the input inverter INV1 is connected, forms a current limiting circuit BS. The first supply po tential VCC serves as the supply source for the Input inverter INV1.

Der Widerstand R begrenzt linear den durch den Eingangs-Inverter INV1 fließenden Querstrom. Der Bergren zungs-Transistor B beschränkt aufgrund seiner nichtlinearen Über tragungskennlinie den durch ihn fließenden Strom auf einen von der Transistorgeometrie und dem Betrag des Widerstandes R abhängigen Wert. In dem Maße, in dem der Kanalstrom des Be grenzungs-Transistors wächst, steigt das Gate-Potential, und einem weiteren Anstieg des Kanalstroms wird entgegengewirkt.The resistance R linearly limits the through the Input inverter INV1 flowing cross current. The mountain tion transistor B limited due to its non-linear over characteristic curve the current flowing through it onto you of the transistor geometry and the amount of resistance R dependent value. To the extent that the channel flow of the Be limit transistor grows, the gate potential increases, and a further increase in the channel current is counteracted.

Bei Verwendung der Buffer-Schaltung als Pegelumsetzer von TTL-Pegel nach CMOS-Pegel ist typischerweise das erste Ver sorgungspotential VCC = SV und das zweite Versorgungspotenti al VSS = 0V. Liegt am Eingangsanschluß IN ein TTL-Signal mit einem Low-Pegel (typisch 0V) an, so wird der erste p-Kanal-Transistor P1 durchgeschaltet, der erste und der zweite n-Kanal-Transistor N1, N2 bleiben gesperrt. Über den Eingangs-In verter INV1 fließt kein statischer Querstrom (=Ruhestrom).When using the buffer circuit as level converter from TTL level after CMOS level is typically the first ver care potential VCC = SV and the second care potential al VSS = 0V. Is there a TTL signal at the input connection IN? a low level (typically 0V), the first p-channel transistor P1 turned on, the first and the second N-channel transistor N1, N2 remain blocked. Via the entrance-in verter INV1 no static cross current flows (= quiescent current).

Nimmt das TTL-Signal High-Pegel (typisch 2,4 V) an, wird die Schwellenspannung des ersten p-Kanal-Transistors P1 nicht überschritten, und er ist wie der erste und der zweite n-Kanal-Transistor N1, N2 leitend. Es fließt ein permanenter statischer Querstrom durch den Eingangs-Inverter INV1. Mit der Aussteuerung des dritten n-Kanal-Transistors N3 des Rück führungs-Inverters INV2, der kanalseitig zu dem ersten n-Kanal-Transistor N1 parallel geschaltet ist, wird ein weitere Strompfad des Querstroms zur Verfügung gestellt.If the TTL signal assumes a high level (typically 2.4 V), the Threshold voltage of the first p-channel transistor P1 is not exceeded, and it is like the first and the second N-channel transistor N1, N2 conductive. There is a permanent flow static cross current through the input inverter INV1. With the control of the third n-channel transistor N3 of the rear guide inverter INV2, the channel side to the first n-channel transistor N1 is connected in parallel, another Current path of the cross current provided.

Beim Umschalten des Eingangs-Inverters INV1 von einem logi schen Zustand in den anderen ist ein großer Querstrom er wünscht, um ein schnelles Umladen der Kapazitäten des Ein gangs-Inverter INV1 zu erreichen. Für den statischen Zustand, der im Normalfall zeitlich überwiegt, muß für den hohen Quer strom bei TTL-Signal mit High-Pegel jedoch eine unnötig große Versorgungsleistung zur Verfügung gestellt werden.When switching the input inverter INV1 from a logi state in the others is a large cross-flow wishes to quickly reload the capacities of the one to reach the inverter INV1. For the static state, which usually outweighs the time, must for the high cross current with TTL signal with high level, however, an unnecessarily large one Utilities are provided.

Um dies zu vermeiden, wird der Querstrom mittels der Strombe grenzungs-Schaltung BS so vermindert, daß eine hinreichende Schaltgeschwindigkeit der Buffer-Schaltung noch gewährleistet ist. To avoid this, the cross-flow is by means of the Strombe limit circuit BS so reduced that a sufficient Switching speed of the buffer circuit still guaranteed is.

Mit der Strombegrenzungs-Schaltung BS stellt sich ein um etwa den Faktor 10 niedrigerer Versorgungsstrom bei annähernd gleicher Schaltgeschwindigkeit verglichen mit einer gattungs gemäßen Buffer-Schaltung ohne Strombegrenzung ein.With the current limiting circuit BS, an approx the factor 10 lower supply current at approximately same switching speed compared to a generic according to the buffer circuit without current limitation.

Claims

1. Integrated buffer circuit with an input inverter (INV1), a feedback inverter (INV2) and an output inverter (INV3) with the following features:

- The input inverter (INV1) is a CMOS inverter and contains at least one transistor of one conduction type (P1) and another transistor of the other conduction type (N2), the gates of the transistors (P1, N2) having an input terminal (IN ) are connected to the circuit,
the output inverter (INV3) is connected in series to the input inverter (INV1) via a circuit node (KN) and its output is connected to an output connection (OUT) of the circuit,
- the feedback inverter (INV2) is connected with its input to the output connection (OUT) and with its output to the circuit node (KN),
- The source connection of the other transistor (N2) of the input inverter (INV1) is connected to a first supply potential (VSS),

characterized by
that means (BS) are provided between a second supply potential (VCC) and the source terminal of the one transistor (P1) of the input inverter (INV1) for limiting the quiescent current through the input inverter (INV1), which are connected in series include at least one transistor (B) connected as a diode and an ohmic resistor (R).

2. Integrated buffer circuit according to claim 1, that a MOS transistor is provided as an ohmic resistor (R) is, whose gate connection with the first supply potential (VSS) is connected.

3. Integrated buffer circuit according to claim 1, characterized, that the transistor (B) of the p-channel type connected as a diode is.

4. Integrated buffer circuit according to claim 2, characterized marked that the MOS transistor (R) from p-channel type.