DE19633714C1

DE19633714C1 - Fast, low-loss and ECL-compatible output circuit in CMOS technology

Info

Publication number: DE19633714C1
Application number: DE1996133714
Authority: DE
Inventors: Wilhelm Dipl Ing Koenig; Gerhard Dipl Ing Trumpp
Original assignee: Siemens AG; Siemens Corp
Current assignee: Siemens AG; Siemens Corp
Priority date: 1996-08-21
Filing date: 1996-08-21
Publication date: 1998-02-12
Anticipated expiration: 2016-08-22
Also published as: WO1998008305A1

Abstract

The invention concerns an ECL-compatible output driver circuit designed with a field-effect transistor which is connected as a source follower and is controlled by a CMOS inverter. The operating voltage of the CMOS inverter is regulated in such a way that a current of the desired value flows at the output.

Description

Der Anmeldungsgegenstand betrifft einen Ausgangstreiber mit den Merkmalen des Oberbegriffs des Anspruchs 1.The subject of the registration relates to an output driver the features of the preamble of claim 1.

Der Anmeldungsgegenstand hat diese Merkmale mit einem aus der DE 41 07 870 C2 bekannten Ausgangstreiber gemein.The subject of the application has these characteristics with one from the DE 41 07 870 C2 known output driver common.

Für schnelle digitale Systeme, z. B. Übertragungssysteme oder ATM (Asynchronous Transfer Mode) -Vermittlungen werden hochkom plexe CMOS (Complementary Matal Oxid Silicon)-Bausteine ge meinsam mit schnellen ECL (Emitter Coupled Logic)-Bausteinen eingesetzt. Die CMOS-Bausteine weisen Datenraten an den Ein- und/oder Ausgängen auf, die derzeit bei 200 Mbit/s liegen; unter Verwendung der in Entwicklung befindlichen 0.35 µm-CMOS- Technologie erwartet man Datenraten von bis zu 1 Gbit/s. Die ECL-Bausteine werden z. B. als Treiber für Leitungen, die Da ten oder Takte übertragen, oder als Treiber von Laserdioden an der Schnittstelle zwischen elektrischer Schaltung und op tischer Übertragungsstrecke eingesetzt. Seitdem die CMOS-Technologie in den ursprünglich von der ECL-Technologie be herrschten Geschwindigkeitsbereich eingedrungen ist, werden komplexe CMOS-Schaltungen zunehmend mit sehr schnellen bipo laren ECL-Schaltungen kombiniert.For fast digital systems, e.g. B. transmission systems or ATM (Asynchronous Transfer Mode) exchanges are highly comm plexe CMOS (Complementary Matal Oxide Silicon) devices together with fast ECL (Emitter Coupled Logic) components used. The CMOS devices have data rates at the Inputs and / or outputs, which are currently at 200 Mbit / s; using the 0.35 µm CMOS under development Technology you expect data rates of up to 1 Gbit / s. The ECL modules are e.g. B. as a driver for lines that Da transmitted or clocks, or as a driver of laser diodes at the interface between electrical circuit and op table transmission link used. Since then the CMOS technology originally used by ECL technology the prevailing speed range has entered complex CMOS circuits increasingly with very fast bipo laren ECL circuits combined.

CMOS-Schaltungen werden typischerweise mit einer vom Bezugs potential GND (für: ground) aus positiven Versorgungsspannung VDDH von 3,3 V bis 5 V betrieben, wobei die Tendenz mit klei ner werdenden Strukturgrößen zu niedrigeren Versorgungsspan nungen geht. Bei ECL-Schaltungen weisen die logischen Pegel einen geringen Spannungsabstand zu dem hohen Betriebsspan nungspotential auf, wobei der Spannungsabstand nahezu unabhängig von der Höhe der Versorgungsspannung ist. Aus die sen Gründen werden ECL-Schaltungen im allgemeinen mit dem ho hen Betriebsspannungspotential als Bezugspotential mit negativer Versorgungsspannung VEE von typisch 3,3 V bis 5,2 V betrie ben. Zur Reduktion der Verlustleistung werden die Ausgänge von ECL-Schaltungen häufig mit einer Versorgungsspannung VTT betrieben, die gegenüber dem Bezugspotential eine negative Spannung von typischerweise 2V aufweist und deren Spannungs höhe geringer ist als die Versorgungsspannung VEE.CMOS circuits are typically referenced with one potential GND (for: ground) from positive supply voltage VDDH operated from 3.3 V to 5 V, the trend with small structure sizes to lower supply margins is possible. In ECL circuits, the logic levels are a small voltage gap to the high operating voltage potential, with the voltage gap almost is independent of the level of the supply voltage. From the For reasons, ECL circuits are generally associated with the ho hen Operating voltage potential as reference potential with negative Supply voltage VEE of typically 3.3 V to 5.2 V operated ben. The outputs are used to reduce the power loss of ECL circuits often with a supply voltage VTT operated, which is a negative compared to the reference potential Typical voltage of 2V and their voltage height is lower than the supply voltage VEE.

In BiCMOS (Bipolar-Complementary-Matal-Oxid-Silicon)- Technologie hergestellte Integrierte Bausteine weisen an den Ein- und Ausgängen zu ECL-Schaltungen kompatible Schaltungs abschnitte und CMOS-Schaltungsabschnitte zur Verarbeitung von Daten auf. Bei diesen Bausteinen kann durchaus 2/3 der insge samt anfallenden Verlustleistung in den den Ein- und Ausgän gen zugeordneten Schaltungsabschnitten anfallen.In BiCMOS (Bipolar-Complementary-Matal-Oxid-Silicon) - Technology manufactured integrated modules point to the Inputs and outputs to circuit compatible with ECL circuits sections and CMOS circuit sections for processing Dates on. With these modules 2/3 of the total including the power loss in the inputs and outputs gene associated circuit sections.

ECL-Schaltungen und CMOS-Schaltungen, die auf der selben Bau gruppe angeordnet sind und die eine gemeinsame Spannungver sorgung haben, können unter Anwendung der bekannten PECL (Pseudo-Emitter-Coupled-Logic) oder SECL (Shifted-Emitter- Coupled-Logic) Schaltungsart als Schnittstelle sinnvoll zu sammenwirken. In beiden Fällen werden die bipolaren ECL-Schaltungen mit positiver Versorgungsspannung (VCC ist 3.3 bis 5.2 V) betrieben. Die Signale werden dann gegen eine po sitive Spannung von VTT = VCC - 2.0 V abgeschlossen. Die zu gehörigen CMOS-Schaltungen sind nicht optimal schnell.ECL circuits and CMOS circuits on the same construction Group are arranged and the common voltage ver can have care using the well-known PECL (Pseudo emitter coupled logic) or SECL (shifted emitter Coupled-Logic) circuit type as an interface work together. In both cases, the bipolar ECL circuits with positive supply voltage (VCC is 3.3 up to 5.2 V). The signals are then against a po Sitive voltage from VTT = VCC - 2.0 V completed. The too associated CMOS circuits are not optimally fast.

Bei einer Weiterleitung von Signalen mit hoher Datenrate von einem Sender auf einer Baugruppe zu einem Empfänger auf einer anderen Baugruppe, im folgenden auch als baugruppenwechselnde Signale bezeichnet, ist ein Abschluß mittels eines Parallel widerstandes erforderlich. Sind Sender und Empfänger unter schiedlich mit lokal erzeugten Spannungen versorgt und sind Signale gegen diese Spannungen abgeschlossen, können beim Einschalten oder beim Ausfall einer Spannungsversorgung Strö me über Abschlußwiderstand und ESD (Electronic Stress De sign)-Schutzstruktur fließen. Bei PECL würde mit VTT = 3.0 V über den Abschlußwiderstand (50 Ohm) und die Schutzdiode der Ausgangsstufe (VF = 0.7V) ein Strom von 46 mA fließen. Dieser Problematik kann unter Hinnahme des Aufwandes für zusätzliche Schutzbeschaltungen abgeholfen werden.When forwarding signals with a high data rate of a transmitter on an assembly to a receiver on an another module, also referred to as a module changing in the following Denoted signals is a parallel termination resistance required. Are sender and receiver under differently supplied with locally generated voltages Signals against these voltages can be completed at Switch on or if a power supply fails me about termination resistance and ESD (Electronic Stress De sign) protective structure flow. With PECL, VTT = 3.0 V via the terminating resistor (50 ohms) and the protective diode Output stage (VF = 0.7V) a current of 46 mA flow. This Problem can be with the effort for additional Protective circuits are remedied.

Die Verlustleistung bei abgeschlossenen Leitungen ist propor tional zum Signalhub, solange der Ausgangsstrom aus einer vorgegebenen Versorgungsquelle stammt. Wird der Hub kleiner, kann durch eine zusätzliche Versorgungsquelle mit einer nied rigeren Spannungshöhe VTT überproportional Verlustleistung eingespart werden. Bei der Versorgungsspannung der CMOS-Schaltungen geht die Tendenz, nachdem mit der Einführung von 3.3 V der erste Schritt getan ist, in Richtung einer weiteren Reduzierung. Mit dieser Entwicklung kann die bipolare Schal tungstechnik nicht schritthalten, da für komplexe Gatter meh rere PN-Übergänge gebraucht werden. Bei PECL ist absehbar, daß CMOS-Schaltungen mit reduzierter Versorgungsspannung zu erst am Ausgang keine ausreichenden "H"-Pegel mehr bringen, bei weiterer Reduktion liegt dann der Pegel außerhalb der CMOS-Versorgungsspannung.The power loss with closed lines is proportional tional to the signal swing, as long as the output current from a given source of supply. If the stroke becomes smaller, can be supplied by an additional supply source with a low rigorous voltage level VTT disproportionately high power loss be saved. At the supply voltage of the After the introduction of CMOS circuits, the trend continues 3.3 V the first step is taken towards another Reduction. With this development, the bipolar scarf do not keep pace, since complex gates require more more PN transitions are needed. At PECL it is foreseeable that CMOS circuits with reduced supply voltage too only bring sufficient "H" levels at the output, with a further reduction the level is outside the CMOS supply voltage.

Die LVDS (Low Voltage for Differential Signals)-Definition kann von realen Schaltungen nur teilweise verwirklicht wer den. Von der LVDS-abgeleitete Schaltungen z. B. mit höherem Signalpegel oder geringerem Common-Mode-Range (Gleichtaktbereich) sind bis 500 MHz in CMOS (0.5 µm-Technologie) realisierbar. LVDS ist derzeit mit ECL einge schränkt kompatibel, verlangt aber bei weiteren Reduktionen der CMOS-Versorgungsspannung Änderungen im Bezug der ECL-Versorgung.The LVDS (Low Voltage for Differential Signals) definition can only partially be realized by real circuits the. Circuits derived from the LVDS e.g. B. with higher Signal level or lower common mode range (Common mode range) are up to 500 MHz in CMOS (0.5 µm technology) can be implemented. LVDS is currently on with ECL limited compatibility, but requires further reductions the CMOS supply voltage changes in relation to the ECL supply.

Dem Anmeldungsgegenstand liegt die Aufgabe zugrunde einen Ausgangstreiber in CMOS-Technik zu schaffen, der insbesondere hinsichtlich Geschwindigkeit kompatibel zu der bipolaren ECL-Schaltungstechnik ist und der eine Anpaßbarkeit an eine wei tere Verringerung der Versorgungsspannung für CMOS aufweist.The object of the application is based on the task To create output drivers in CMOS technology, which in particular compatible in speed with the bipolar ECL circuit technology is and an adaptability to a white tere reduction in the supply voltage for CMOS.

Die Aufgabe wird anmeldungsgemäß durch einen Ausgangstreiber mit den Merkmalen des kennzeichnenden Teils des Anspruchs 1 gelöst. According to the application, the task is carried out by an output driver with the features of the characterizing part of claim 1 solved.

Der aufwandarme Ausgangstreiber weist neben einem geringen Verlustleistungsbedarf und einer hohen Geschwindigkeit die Möglichkeiten zur Übertragung zwischen einem Sender und einem Empfänger über ein gemeinsames Abschlußpotential, zur bau gruppenüberschreitenden Übertragung von Signalen ohne Schutz beschaltung und zur Anpaßbarkeit an zukünftige Verringerungen der Versorgungsspannung für CMOS auf.The low-effort output driver has a small one Power dissipation requirements and a high speed Possibilities for transmission between one transmitter and one Recipients of a common degree, to build Group-wide transmission of signals without protection wiring and adaptability to future reductions the supply voltage for CMOS.

In weiterer Ausgestaltung des Anmeldungsgegenstandes ist eine Referenzschaltung gegeben, die eine für die Nachbildung des Ausgangstransistors und des Abschlußwiderstandes ermittelte Spannung als entsprechende Steuerspannung VBIASN zur Verfü gung stellt. Diese Schaltung weist eine einfache Anpaßbarkeit an einen geänderten Abschlußwiderstand oder einen geänderten Ausgangsstrom auf.In a further embodiment of the subject of the application is a Given reference circuit, one for the replica of the Output transistor and the terminating resistance determined Voltage as the corresponding control voltage VBIASN available supply. This circuit has simple adaptability to a changed terminating resistor or a changed one Output current on.

In weiterer Ausgestaltung des Anmeldungsgegenstandes ist eine Referenzschaltung für mehrere jeweils einen Ausgang treibende Ausgangstreiberschaltungen gegeben, wobei sich der anteilige Aufwand für jede Ausgangstreiberschaltung an der Referenz schaltung entsprechend reduziert.In a further embodiment of the subject of the application is a Reference circuit for several each driving an output Given output driver circuits, the proportionate Effort for each output driver circuit on the reference circuit reduced accordingly.

Der Anmeldungsgegenstand wird im folgenden als Ausführungs beispiel in einem zum Verständnis erforderlichen Umfang an hand von Figuren näher beschrieben. Dabei zeigen:The subject of registration is hereinafter referred to as execution example to the extent necessary for understanding hand described in more detail by figures. Show:

Fig. 1 Einen Eingangspegelumsetzer mit Beschaltung, Fig. 1 a input level shifter circuit,

Fig. 2 einen Eingangspegelumsetzer mit Beschaltung für hohen Schutzstrukturwiderstand, Fig. 2 shows an input level shifter circuit for high protection structure resistor,

Fig. 3 einen CMOS-Ausgangstreiber, Fig. 3 shows a CMOS output driver,

Fig. 4 eine Schaltung zur Erzeugung der Steuerspannung VBIASN Fig. 4 shows a circuit for generating the control voltage VBIASN

Fig. 5 Versorgungsspannungen und Pegellagen der vorgeschlage nen Anordnung. Fig. 5 supply voltages and level positions of the proposed arrangement.

Nachfolgend sind CMOS-Schaltungen für Ein- und Ausgänge be schrieben, deren Pegel dicht über dem Bezugspotential GND liegt und gegen Bezugspotential GND abgeschlossen werden. Die Schaltungen arbeiten differentiell.Below are CMOS circuits for inputs and outputs wrote whose level is just above the reference potential GND lies and against GND reference potential. The Circuits work differentially.

Bild 1. zeigt einen aus IEEE Journal of solid-state circuits, Vol 23, No. 1, Feb. 1988, Page 59-66, Barbara Chappell, "Fast CMOS ECL Receivers With 100-mV Worst-Case Sensitivity" prin zipiell bekannten Eingangs-Pegelumsetzer INGS. Er wird je nach erforderlicher Treiberleistung durch eine oder mehrere Inverterstufen IS ergänzt. Die Schaltung ist im wesentlichen mit vier Transistoren gebildet, die an den beiden Eingängen vorzugsweise mit komplementären Signalen angesteuert werden. Jeder Eingang führt auf einen Sourceanschluß eines N-Kanal- Transistors in Gateschaltung und ein Gate eines P-Kanal- Transistors als Lasttransistor. Die eine Serienschaltung von P- und N-Kanal-Transistor erzeugt das Vorspannungspotential (Biaspotential) VBI, die zweite das Ausgangssignal SIO. Wird die Schaltung mit einfachen Signalen (single ended) angesteu ert, wird an den Anschluß INN der Mittenpegel des Eingangs signals niederohmig als Referenz angelegt. Zwischen die An schlüsse IN bzw. INN und die eigentlichen Anschlüsse der Schalung INGS sind jeweils eine mit zwei Parallelkapazitäten und einem Längswiderstand gebildete Gehäusenachbildung, die eine Signalverzögerung von 100 ps verursacht, sowie eine ge läufige ESD-Schutzstruktur, die mit einer in Sperrichtung ge polten, parallelgeschalteten Diode, einem 50 Ohm Längswider stand und einem parallelgeschalteten Feldeffekttransistor ge bildet ist, eingefügt. Die Eingänge weisen im normalen Be trieb mit niedrigen Signalpegeln einen Eingangsstrom von etwa 1.5 mA auf. Sie können daher nicht hochohmig angesteuert wer den. Bei kapazitiver Kopplung ist eine Aufteilung des Lei tungsabschlußwiderstandes notwendig. Ein Widerstand von ca. 150 Ohm (abhängig vom Signalhub und Eingangsstrom) ist direkt am Eingang erforderlich, der restliche Abschluß ist vor der Koppelkapazität anzuordnen.Figure 1. shows one from IEEE Journal of solid-state circuits, Vol 23, No. 1, Feb. 1988, Page 59-66, Barbara Chappell, "Almost CMOS ECL Receivers With 100-mV Worst-Case Sensitivity "prin known input level converter INGS. He will ever according to required driver performance by one or more Inverter stages IS added. The circuit is essentially formed with four transistors on the two inputs preferably controlled with complementary signals. Each input leads to a source connection of an N-channel Transistor in gate circuit and a gate of a P-channel Transistor as a load transistor. The one series connection from P- and N-channel transistors generate the bias potential (Bias potential) VBI, the second the output signal SIO. Becomes the circuit is controlled with simple signals (single ended) the middle level of the input is connected to the INN connector low impedance signals as reference. Between the An conclusions IN or INN and the actual connections of the Formwork INGS are each one with two parallel capacities and a series resistor formed replica, the causes a signal delay of 100 ps, and a ge common ESD protection structure with a ge in the reverse direction polar, parallel-connected diode, a 50 Ohm series resistor stood and a parallel field effect transistor ge forms is inserted. The inputs show in normal loading drove an input current of about with low signal levels 1.5 mA. You can therefore not be controlled with high impedance the. With capacitive coupling, the lei is divided tion terminating resistor necessary. A resistance of approx. 150 ohms (depending on signal swing and input current) is direct required at the entrance, the rest of the completion is before Arrange coupling capacity.

Die Schaltung weist keinen Anschluß für das Bezugspotential GND auf, sie versorgt sich nur über die Eingangssignale. The circuit has no connection for the reference potential GND on, it only supplies itself via the input signals.

Wird ein komplementäres Signal benötigt, zum Beispiel für den Takt in einer Integrierten Schaltung, wird die Eingangsschal tung zweifach eingesetzt und eingangsseitig komplementär an geschlossen.If a complementary signal is required, for example for the Clock in an integrated circuit, the input scarf used twice and complementary on the input side closed.

Die Pegel der Eingangsschaltung INGS liegen, wie in Fig. 5, Spalte CMOS-Eingang dargestellt, zwischen 0,4V und 0,8V, nahe am Bezugspotential und werden gegen das Bezugspotential abge schlossen. Die Schaltung arbeitet differentiell. Bei einem Eingangshub von 0.4V beträgt die Verzögerung des Pegelwand lers weniger als 160 ps.The levels of the input circuit INGS are, as shown in FIG. 5, column CMOS input, between 0.4V and 0.8V, close to the reference potential and are closed against the reference potential. The circuit works differentially. With an input stroke of 0.4V, the delay of the level converter is less than 160 ps.

Die Empfindlichkeit und damit der minimal benötigte Eingangs hub der Schaltung läßt sich durch Vergrößern der N-Kanal- Transistoren noch erhöhen, dabei erhöht sich aber auch die Umsetzzeit. In der genannten Literaturstelle wird ein Wert von 100 mV für die Eingangsempfindlichkeit angegeben.The sensitivity and thus the minimum input required stroke of the circuit can be increased by increasing the N-channel Increase transistors, but this also increases Implementation time. In the cited reference there is a value of 100 mV for the input sensitivity.

Leistungseckwerte für eine in 0.5 µm - CMOS-Technologie aus geführte Eingangsschaltung und widrigsten (worst-case)- Bedingungen:Performance benchmarks for a in 0.5 µm - CMOS technology guided input circuit and most adverse (worst case) - Conditions:

Die Schaltung benötigt keine externe Vorspannung (Biaspotential). Sie kann mit höheren Pegeln wie TTL (Transistor-Transistor-Logic) und CMOS angesteuert werden. Bei Ansteuerung mit Logikpegel ist die Schaltung leckstrom frei.The circuit does not require an external bias (Bias potential). It can operate at higher levels like TTL (Transistor-transistor logic) and CMOS can be controlled. When controlled with logic level, the circuit is leakage current free.

Fig. 2 zeigt eine besondere Beschaltung des Eingangspegelum setzers für einen hohen Widerstand in den Eingangsleitungen. Der hohe Widerstand kann beispielsweise durch den in Fig. 2 dargestellten 200 Ohm Widerstand der Schutzstruktur gegeben sein. Die Sourceanschlüsse der N-Kanal-Transistoren sind un mittelbar mit der Kontaktierungsstelle (Pad) der integrierten Schaltung verbunden. Die Sourceanschlüsse sind also in Si gnalrichtung vor der Schutzstruktur angeschlossen. Dieser Maßnahme liegt die Erkenntnis zugrunde, daß einerseits der über die Sourceelektroden fließende Strom einen Spannungsab fall an den Gateelektroden zur Folge hat. Andererseits sind insbesondere die Gateelektroden gegen Überspannungen zu schützen. Fig. 2 shows a special circuit of the input level converter for a high resistance in the input lines. The high resistance can be given, for example, by the 200 ohm resistance of the protective structure shown in FIG. 2. The source connections of the N-channel transistors are connected directly to the contact point (pad) of the integrated circuit. The source connections are thus connected in the signal direction in front of the protective structure. This measure is based on the knowledge that, on the one hand, the current flowing via the source electrodes has a voltage drop at the gate electrodes. On the other hand, the gate electrodes in particular must be protected against overvoltages.

Das wesentliche Element der Ausgangsstufe nach Fig. 3 ist durch einen Ausgangstransistor TN als Sourcefolger, insbeson dere einen N-Kanal-Transistor, gegeben. Der Anschluß Drain des Ausgangstransistors ist mit der gegenüber dem Bezugspo tential positiven Spannung VDDO beaufschlagt. Wird das Gate des Ausgangstransistors TN auf Bezugspotential GND gelegt, bewirkt dies einen niedrigen Pegel "L" (LOW) am Ausgang OUT. Wird das Gate des Ausgangstransistors TN auf die Steuerspan nung VBIASN aufgeladen, bewirkt dies einen hohen Pegel "H" (HIGH) am Ausgang OUT. Das Gate des Ausgangstransistors wird auf die Spannung aufgeladen, die den gewünschten Aus gangsstrom ergibt. Die Gatespannung wird dem Ausgangstransi stor über einen CMOS-Inverter INV 2 zugeführt, dessen mit der hohen Betriebsspannung beaufschlagter Anschluß mit der ge genüber dem Bezugspotential positiven Steuerspannung VBIASN beschaltet ist. Ein mit einem CMOS-Inverter gebildeter Vor treiber INV 1 ist an seinem mit der hohen Betriebsspannung beaufschlagten Anschluß mit einer gegenüber dem Bezugspoten tial positiven Spannung zwischen VDDH/2 bis VDDH, vorzugswei se jedoch mit der Steuerspannung VBIASN beaufschlagt, weil so technologische Schwankungen teilweise kompensiert werden. Dem Eingang des Vortreibers ist das Dateneingangssignal DIN zuge führt. Der Sourceanschluß des Ausgangstransistors ist über eine mit zwei Parallelkapazitäten und einem Längswiderstand gebildete Gehäusenachbildung, die eine Signalverzögerung von 100 ps verursacht, mit dem Anschluß OUT verbunden. Der An schluß OUT ist mit einer Leitung (line) verbunden, die mit einem parallelgeschalteten Abschlußwiderstand Rterm abge schlossen und mit einer parallelgeschalteten Eingangskapazi tät Cin eines Empfängers, beispielsweise des Eingangspegelum setzers nach Fig. 1 oder Fig. 2, belastet ist.The essential element of the output stage of FIG. 3 is given by an output transistor TN as a source follower, in particular an N-channel transistor. The terminal drain of the output transistor is acted upon by the voltage VDDO which is positive relative to the reference potential. If the gate of the output transistor TN is connected to the reference potential GND, this causes a low level "L" (LOW) at the output OUT. If the gate of the output transistor TN is charged to the control voltage VBIASN, this causes a high level "H" (HIGH) at the output OUT. The gate of the output transistor is charged to the voltage that gives the desired output current. The gate voltage is fed to the output transistor via a CMOS inverter INV 2 , the connection to which the high operating voltage is applied is connected to the control voltage VBIASN which is positive with respect to the reference potential. A formed with a CMOS inverter before driver INV 1 is applied at its connection with the high operating voltage with a positive voltage compared to the reference potential between VDDH / 2 to VDDH, but preferably with the control voltage VBIASN because technological fluctuations are partially compensated for will. The input of the pre-driver is supplied with the data input signal DIN. The source connection of the output transistor is connected to the connection OUT via a housing simulation which is formed with two parallel capacitors and a series resistor and which causes a signal delay of 100 ps. At the circuit OUT is connected to a line (line) which is closed with a parallel terminating resistor Rterm and is loaded with a parallel input capacitance Cin of a receiver, for example the input level converter according to FIG. 1 or FIG. 2.

Die Spannung VDDO, mit der der Drainanschluß des Ausgang stransistors beaufschlagt ist, ist durch die Versorgungsspan nung des Bausteins (z. B. 3.3 V), oder eine gesonderte Versor gungsspannung niedriger Höhe, deren Spannungshöhe maximal auf den um 0.6V erhöhten Ausgangspegel mit hohem Potential abge senkt ist(abgesenkt bis ca. VOUT "H" + 0.6V) gegeben. Durch die Absenkung der Spannung VDDO reduziert sich die Verlust leistung, die auf dem Chip anfällt, beträchtlich. Eine ge trennte Versorgung der Ausgangstreiber entkoppelt auch die internen Bausteinfunktionen von Störungen durch die Stromän derungen der Ausgänge.The voltage VDDO with which the drain connection of the output stransistor is applied through the supply chip voltage of the module (e.g. 3.3 V), or a separate supply voltage of low height, the maximum voltage of which the output level increased by 0.6V with high potential is lowered (lowered to approx. VOUT "H" + 0.6V). By lowering the voltage VDDO reduces the loss performance on the chip is considerable. A ge separate supply of the output drivers also decouples the internal block functions of faults caused by the currents changes of the outputs.

Fig. 4 zeigt eine Referenzschaltung zur Erzeugung der Steuer spannung VBIASN. Die Serienschaltung des Transistors TNR mit dem Abschlußwiderstand Rterms bildet eine skalierte Nachbil dung der Ausgangstreiberstufe als Referenzpfad. Ein Operati onsverstärkers OP vergleicht die Ausgangsspannung RTS des Re ferenzpades mit dem Sollwert der Ausgangsspannung an RIN und regelt die Steuerspannung über einen P-Kanal-Transistor TP als Längsregelstufe entsprechend nach. Die Steuerspannung wird intern, oder bei Bedarf extern abgeblockt. Eine gute Ab blockung der Steuerspannung macht den Ausgang unabhängig von der Versorgungsspannung des Bausteins und verhindert so, daß sich Störungen der Versorgung als Jitter an den Ausgängen auswirken. Die Steuerspannung kann für mehrere Ausgangstrei ber verwendet werden, wobei durch Abblockung eine gegenseiti ge Beeinflussung der Ausgangstreiber vermieden werden kann. Fig. 4 shows a reference circuit for generating the control voltage VBIASN. The series connection of the transistor TNR with the terminating resistor Rterms forms a scaled simulation of the output driver stage as a reference path. An operational amplifier OP compares the output voltage RTS of the reference pad with the target value of the output voltage at RIN and regulates the control voltage accordingly via a P-channel transistor TP as a series control stage. The control voltage is blocked internally or, if necessary, externally. A good blocking of the control voltage makes the output independent of the supply voltage of the device and thus prevents supply disruptions from acting as jitter at the outputs. The control voltage can be used for several output drivers, whereby a blocking of the output drivers can be avoided.

Die Referenzschaltung nach Fig. 4 bildet zusammen mit der Aus gangstreiberschaltung nach Fig. 3 eine Wirkeinheit, wobei eine Referenzschaltung mit mehreren Ausgangstreiberschaltungen zu sammenzuwirken vermag.The reference circuit according to Fig. 4, together with the gear from driving circuit of FIG. 3 is a knitting unit, in which a reference circuit is able to sammenzuwirken with a plurality of output driver circuits.

Die Ausgangsstufe ist bezüglich Abschlußwiderstand und Aus gangshub einstellbar, die Anstiegs- und Abfall zeit ist an 30 Ω bei 0.8 V Hub kleiner 250 ps. Wird die Versorgung der ECL-Schaltungen gegenüber der üblichen Betriebsweise mit negati ver Versorgung um VTT (2.0V) nach oben verschoben (VCC = + 2.0V) sind die normalen ECL-Ein-Ausgänge kompatibel zu diesen CMOS-Schaltungen.The output stage is terminating resistance and off adjustable stroke, the rise and fall time is 30 Ω at 0.8 V stroke less than 250 ps. Will the supply of the ECL circuits compared to the usual mode of operation with negati ver supply shifted up by VTT (2.0V) (VCC = + 2.0V) the normal ECL inputs and outputs are compatible with them CMOS circuits.

Leistungseckwerte für eine in 0.5 µm - CMOS-Technologie aus geführte Ausgangsschaltung und widrigsten (worst-case)- Bedingungen:Performance benchmarks for a in 0.5 µm - CMOS technology guided output circuit and most adverse (worst case) - Conditions:

Die chipinterne Verlustleistung der differentiellen Ausgangs stufe beträgt mit:The on-chip power loss of the differential output level with:

VDDO: Versorgung der Ausgangstransistoren (z. B. 2.0V)
VUUB: Signalpegel bei "H" (z. B. 0.6V)
ROUT: Summe der Abschlußwiderstände (extern)
POUT = (VDDO-VHUB) _* VHUB/ROUT typisch:
POUT = (2.0-0.6) _* 0.6/30 V_*V/Ohm = 28 mW.VDDO: supply of the output transistors (e.g. 2.0V)
VUUB: signal level at "H" (e.g. 0.6V)
ROUT: Sum of the terminating resistors (external)
POUT = (VDDO-VHUB) _* VHUB / ROUT typical:
POUT = (2.0-0.6) _* 0.6 / 30 V _* V / Ohm = 28 mW.

Für single-ended Ausgangsstufen ist die chipinterne Verlust leistung bei gegebener Gleichverteilung von Pegeln mit hohem Potential "H" und Pegeln mit niedrigem Potential "L" zu hal bieren. Wird der Abschlußwiderstand intern realisiert, erhöht sich die chipinterne Verlustleistung entsprechend.For single-ended output stages, the on-chip loss is performance with given equal distribution of levels with high Potential "H" and levels with low potential "L" hal beers. If the terminating resistor is implemented internally, increase the on-chip power dissipation accordingly.

ECL-Bausteine werden von allen Herstellern mit Standardschal tungen für die Ein- und Ausgänge geliefert. Dies ist ein Dif ferenzverstärker für den Eingang und ein Emitterfolger am Ausgang, der regelmäßig nach VTT = -2.0V mit 50 Ohm abge schlossen wird. Dieser Ausgang ist bezüglich seiner Impedanz nicht optimal, da er, praktisch unabhängig vom Lastwiderstand eine feste Ausgangsspannung liefert. Der Ausgang ist sehr niederohmig (die Ausgangsimpedanz beträgt ca. 6 Ohm) und re flektiert daher rücklaufende Signalwellen. In den Applikati onsschriften (z. B. Firma Motorola: "MECL System design Hand book") werden verschiedene Möglichkeiten zum Leitungsabschluß dargestellt. Mit einer Kombination von seriellem Abschluß am Sender und parallelem am Empfänger sind sicher gute Übertra gungseigenschaften zu erzielen, allerdings mit dem Nachteil eines reduzierten Signalhubs am Empfänger.ECL blocks are used by all manufacturers with standard scarves supplied for the inputs and outputs. This is a dif reference amplifier for the input and an emitter follower on Output that is routed regularly according to VTT = -2.0V with 50 Ohm is closed. This output is in terms of its impedance not optimal, since it is practically independent of the load resistance provides a fixed output voltage. The outcome is very low impedance (the output impedance is approx. 6 ohms) and right therefore flexes returning signal waves. In the applikati onscripts (e.g. Motorola: "MECL System design Hand book ") are different ways to terminate the line shown. With a combination of serial termination on Transmitter and parallel at the receiver are certainly good transmissions Achieving properties, but with the disadvantage a reduced signal swing at the receiver.

Nach Herstellerangaben werden diese Ausgänge bis weit über 1 Ghz angeboten.According to the manufacturer, these outputs are well over 1 Ghz offered.

Der Ausgang der anmeldungsgemäßen CMOS-Ausgangstreiberstufe ist ein Stromausgang, er ist also hochohmig. Durch einen pa rallelen Abschluß ist somit der Sender optimal abgeschlossen. The output of the CMOS output driver stage according to the application is a current output, so it is high-impedance. By a pa The transmitter is thus optimally completed.

In besonderen Fällen kann eine von der optimalen Anpassung abweichende Unteranpassung, beispielsweise anstelle parallel 50 Ohm nur 80 Ohm, unter Hinnahme einer reduzierten Refe xionsdämpfung realisiert werden. In der Referenzschaltung ist durch Anpassung des Widerstandes Rterms eine einfache Mög lichkeit gegeben, eine Anpassung an den Ausgangswiderstand sämtlicher mit der Referenzschaltung verbundenen Ausgang streiberschaltungen vorzunehmen.In special cases, one of the optimal adjustment deviating sub-adjustment, for example instead of parallel 50 ohms only 80 ohms, with a reduced reef xion damping can be realized. Is in the reference circuit by adjusting the resistance Rterms a simple way given an adaptation to the output resistance all output connected to the reference circuit make driver circuits.

In Fig. 5 sind die Versorgungsspannungen und die Signalpegel dargestellt. Eine erste Versorgungsspannung VCCO/VDDO (nom. 2.0 V) entspricht der Höhe nach der Abschlußspannung VTT kon ventionell betriebener ECL-Schaltungen. Die Versorgungsspan nung der ECL-Schaltungen ist anmeldungsgemäß um diese Span nung in den positiven Bereich verschoben. Damit wird ECL mit +2.0V und einer um 2.0V reduzierten negativen Spannung ver sorgt. Unter Berücksichtigung des Wirkungsgrades eines getak teten Spannungswandlers ist es günstig, VEE zu erzeugen, und an der positiven Seite mit VDDO/VCCO zu verbinden. VCCO ist dann die Versorgungsspannung der ECL-Ausgangsstufe, die glei che Spannung ist als VDDO die Versorgung der CMOS-Ausgangsstufe.In FIG. 5, the supply voltages and the signal levels are shown. A first supply voltage VCCO / VDDO (nom. 2.0 V) corresponds to the level after the termination voltage VTT of conventionally operated ECL circuits. According to the application, the supply voltage of the ECL circuits is shifted by this voltage into the positive range. This provides ECL with + 2.0V and a negative voltage reduced by 2.0V. Taking into account the efficiency of a clocked voltage converter, it is favorable to generate VEE and to connect it to VDDO / VCCO on the positive side. VCCO is then the supply voltage of the ECL output stage, the same voltage as VDDO is the supply of the CMOS output stage.

Ein derartiges System weist also drei Versorgungsspannungen auf, und zwar fürSuch a system therefore has three supply voltages on, for

- outputs 1.8 to 2.0 V between GND and VCC,
- ECL 3.3 to 5.2 V between VEE and VCC and
- CMOS 1.8 to 3.3 V between GND and VDDh.

ECL und CMOS benutzen also für die Ausgangstreiber die glei che Versorgungsspannung. Bei den CMOS-Ausgängen wird so 50% der in der Integrierten Schaltung (on-chip) anfallenden Ver lustleistung (ohne interne Abschlußwiderstände und bei VDDh = 3.3 V) eingespart. Für zukünftige CMOS-Technologien bleibt die Kompatibilität bei unverändertem Schaltungsprinzp der vorgeschlagenen CMOS-Ein-/Ausgänge zumindest solange er halten, bis VDDh 1.8 V unterschreitet. ECL and CMOS use the same for the output drivers che supply voltage. With the CMOS outputs 50% the resulting in the integrated circuit (on-chip) Ver pleasure performance (without internal terminating resistors and at VDDh = 3.3 V) saved. For future CMOS technologies the compatibility remains unchanged with the circuit principle the proposed CMOS inputs / outputs at least as long as it hold until VDDh falls below 1.8 V.

Die Abschlußspannung VTT ist für ECL nur nominal definiert. Wird unterstellt, daß die Hersteller einen Toleranzbereich von +-10% in ihrer Spezifikation vorgesehen haben, so sollte zur Verbesserung der Kompatibilität und Verlustleistung der Bereich auf 1.8 bis 2.0 V (oder enger) eingeschränkt werden.The termination voltage VTT is only nominally defined for ECL. Assumes that the manufacturer has a tolerance range of + -10% in their specification, should to improve the compatibility and power dissipation of the Range can be limited to 1.8 to 2.0 V (or narrower).

Die CMOS- Ausgangstreiberstufe liefert ausgangsseitig für "H" 0.8 V, für den Standard-ECL-Eingang reicht dies nicht ganz, wohl aber für differentielle ECL-Eingänge. Für single-ended Verbindungen wird der "H"-Pegel des CMOS-Ausgangs vergrößert, oder VTT reduziert.The CMOS output driver stage supplies "H" on the output side 0.8 V, this is not enough for the standard ECL input, but probably for differential ECL inputs. For single-ended Connections, the "H" level of the CMOS output is increased, or VTT reduced.

Für optimale Funktion der CMOS - Eingänge sollte der "L" Pegel möglichst nahe bei GND liegen (0-0.2V). Der darge stellte Eingangspegel liegt höher, ist also nicht optimal. Eine Verringerung von VTT senkt den Ausgangspegel von ECL und verhilft auch hier zu besserer Kompatibilität.For optimal function of the CMOS inputs the "L" Levels are as close as possible to GND (0-0.2V). The darge set input level is higher, so it is not optimal. Decreasing VTT lowers the output level of ECL and also helps to improve compatibility here.

Anmeldungsgemäß arbeitet also der Sender (Ausgangstreiber) mit dem Empfänger (Eingangspegelumsetzer) über das gemeinsame Bezugspotential 0 V zusammen. Diese Potentialebene ist auch in größeren System niederohmig verbunden. Arbeiten Sender und Empfänger über parallele Abschlußwiderstände zusammen, was zumindest für schnelle baugruppenwechselnde Signale unabding bar scheint, vermeidet das gemeinsame Potential, daß Aus gleichsströme über die Abschlußwiderstände fließen. Wird das Signal nicht getrieben, weil der Sender noch nicht versorgt ist, oder eine Leitung unterbrochen ist, fällt der Pegel am Eingang auf unkritische 0 V. Die Abschlußspannung 0 V kann natürlich auch nicht ausfallen.According to the registration, the transmitter (output driver) is working with the receiver (input level converter) over the common Reference potential 0 V together. This level of potential is also in larger system connected with low resistance. Working transmitters and Receiver through parallel terminators together what indispensable at least for fast module changing signals seems bar, the common potential avoids that Aus direct currents flow through the terminating resistors. Will that Signal not driven because the transmitter is not yet powered level or a line is interrupted, the level drops at Input to uncritical 0 V. The terminating voltage 0 V can of course not fail either.

Die anmeldungsgemäßen Pegel des Ausgangstreibers und des Ein gangspegelumsetzers liegen derart zwischen den Potentialen der Versorgungsspannungen, daß diese Pegel selbst bei einer mit künftigen Technologiegenerationen einhergehenden weiteren Reduzierungen der Versorgungsspannungen tauglich bleiben, d. h. die Pegel, und die Ein- Ausgangsschaltungen behalten ih re Leistungsfähigkeit.The registration level of the output driver and the on In this way, the level converter is between the potentials of the supply voltages that these levels even at a with other technology generations to come Reductions in supply voltages remain suitable, d. H. the levels, and the input-output circuits keep them re performance.

ECL-Schaltungen mit Standard-Ein-Ausgängen (d. h. Differenz verstärker am Eingang und Emitterfolger am Ausgang) können mit dem Abschluß nach GND arbeiten, wenn ihre Versorgung um VTT (= 2.0 V) angehoben wird.ECL circuits with standard I / O outputs (i.e. difference amplifier at the input and emitter follower at the output) work with the GND degree when their supply around VTT (= 2.0 V) is raised.

Claims

1. Circuit arrangement in CMOS (Complementary Metal Oxide Silicon) technology for ECL (Emitter Coupled Logic) compatible driving an output at the

- A field effect transistor (TN), whose one main electrode is connected to the high-potential terminal (VDDO) of an operating voltage source (VDDO-GND), the other main electrode of which is connected to the output terminal and the control electrode of which is connected to the output of a CMOS inverter (INV2) , given is,
- The CMOS inverter with its operating voltage connection for the low operating voltage potential with the reference potential (GND) and with its operating voltage connection for the high operating voltage potential with a control voltage (VBTASN) and
a digital signal (DIN) can be fed to the input of the CMOS inverter, characterized in that
that the level of the control voltage is adjustable in such a way that when the digital signal causes a current to flow at the output, a certain level of current is present.

2. Circuit arrangement according to claim 1, characterized, that the CMOS inverter (INV2) has a first CMOS inverter (INV1), the one with the same operational potential as that CMOS inverter (INV2) is supplied, is connected upstream.

3. A circuit arrangement according to claim 1, characterized in that the control voltage applied terminal of the CMOS inverter is connected to the output terminal of a reference circuit device

- A series circuit of a field effect transistor (TN) the same field effect transistor (TNR) and a Abschlusswi resistance, and in
- The main electrode of the field defect transistor (TNR) facing away from the series circuit is connected to the high-potential connection (VDDO) and the terminal circuit facing away from the terminating resistor is connected to the reference potential (GND),
a differential amplifier (OP) is connected with its non-inverting input (+) to the connection of the series circuit and with its inverting input (-) to a reference voltage source (RIN),
- The output of the differential amplifier is connected to the control electrode of a further field effect transistor (TP),
- The one main electrode of the further field effect transistor (TP) with the high potential leading terminal (VDDO) of the operating voltage source loading or a terminal (VDDh), the potential of which exceeds the high potential, is connected.

4. Circuit arrangement according to claim 3, characterized, that the output terminal of the reference circuit with the the control voltage applied terminals of a plurality connected by circuits each driving an output is.

5. Circuit arrangement according to claim 3 or 4, characterized, that the further field effect transistor (TP) by a P-channel Field effect transistor is given.