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DE1963162A1 - Mehrschichtiges Halbleitersubstrat und Verfahren zu seiner Herstellung - Google Patents

Mehrschichtiges Halbleitersubstrat und Verfahren zu seiner Herstellung

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DE1963162A1
DE1963162A1 DE19691963162 DE1963162A DE1963162A1 DE 1963162 A1 DE1963162 A1 DE 1963162A1 DE 19691963162 DE19691963162 DE 19691963162 DE 1963162 A DE1963162 A DE 1963162A DE 1963162 A1 DE1963162 A1 DE 1963162A1
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layer
semiconductor
lines
semiconductor material
windows
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DE19691963162
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DE1963162B2 (de
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Bean Kenneth Elwood
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Texas Instruments Inc
Original Assignee
Texas Instruments Inc
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Publication date
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Publication of DE1963162A1 publication Critical patent/DE1963162A1/de
Publication of DE1963162B2 publication Critical patent/DE1963162B2/de
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Publication of DE1963162C3 publication Critical patent/DE1963162C3/de
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Description

ΪΞΧΑ3 INSTRUKSHIS INCQRPOBATED
13500 Forth Ceatral Sxprsssway
Dallas, Texas, V.St,A.
Mehrschichtiges Halbleitersubstrat und Verfahren zu seiner Herstellung
Die Erfindung bezieht sieh auf ein Verfahren zur Herstellung von Halbleiterbauelementen und ein nach diesem Verfahren hergestelltes Halbleitersubstrat und insbesondere auf ein Verfahren zur Herstellung von Halbleiterbauelementen, das dia Überwachung der Dicke einer Schicht aus Halbleitermaterial ermöglicht, von dem ein !Beil wieder entfernt werden soll. Die Erfindung betrifft auch ein Halbleitersubstrat, in data ein fenster mit vorbestiaiaiter liefe angebracht worden ist.
i*erzeit besteht starkes Interesse für das Gebiet der Elektronik, das allgemein als Mikroelektronik bezeichnet wird. Speziell auf dem Halbleitergebiet hat sich dieses Intaresse durch die schnelle JSatwioklung von integrierten ^c-hal's'üreisen gezeige. Das Gebiet der integrierten Schaltkreise kaun ganz allgemein in swöi breite Klassen eingaioilt v.eruftci.Xiie erste blasse wird die "Plättchenlösun^" ■jeriaüiTiU, hol äer einaeluö Bauelemeafce wie Sr v;-i.d3i',.'.--:uide uaü IUOd=Viα aas gatrs-anfceti ü^lbl \.';L£*if: völlt Vi^rd.ja, T>iQ getr^aiiteti Bauölemeate worden da tin iiif ^ίΠΛ-j isaLiöi?-^ridöri SubstraN angsbraclifc ußü in
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einzigen Packung so verbunden, dass sie als Schaltung funktionieren. Bei der zweiten Klasse, die wegen der grösseren Betriebszuverlässigkeit and. wegen beträchtlicher Kosten- und Platzeinsparuagen die grössere Bedeutung besitzt, werden alle einzelnen aktiven und/oder' passiven Bauelemente auf einem, einzigen Stück aus Halbleitermaterial hergestellt, wobei die Bauelemente so miteinander verbunden sind, dass sie-eine Schaltung mit der gewünschten Funktion bilden.
Bei der Herstellung aller Bauelemente in eines einkristallinen Halbleitersubstrat tritt jedoch, das Problem auf j die Schaltungsbauelemente elektrisch voneinander zu isolieren. Wenn insbesondere eine Anzahl von Iransistoren in einea Bereich des die Kollektorzone bildenden Substrats hergestellt wird, dann ist es bei vielen Schaltungsanwenaungsfällen notwendig, die Transistoren voneinander zu trennen, damit ihre Kollektoren nieαϊ miteinander verbunden sind.
Ein den Fachmann bekanntes Verfahren zur elektrischen !Trennung der Bauelemente, das als "Einträgersehicht— verfahren" bezeichnet werden kann, besteht darin,.dass auf einer fläche einer monokristallinen Halbleiterscheibe mehrere Mesas hssusgeätat werden. Diese Mesas werden dann mit einem Isolator, beispielsweise ait Silisiumoxidj beschichtet. Über dem Siliziuaosid wird dam eine Trägerschicht angebracht, die dazu bastisot ist, das aonokristalline Halbleitermaterial wahrend der nachfolgenden Bearbeitung zu halmen. Die Trägerschicht besteht in vielen J?ällea aus apitaktisch abgeschiedenen, ptyLykristallirisai Silisiuca, Ein Teil das aonolcristallinea HfJ.bLeitermaterials wira dann durch Lä-ppen und Pqlieren 3ü weit entfernt, vüs et» r.ur 5'i;-.-?ilögiiag der von
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getrennten und durch die Siliziumoxidschicht elektrisch voneinander isolierten Mesabereiche notwendig ist. Nun
werden in den nicht entfernten Mesabereich durch übliche Verfahren Bauelemente.wie Transistoren, Widerstände oder andere geeignete Einrichtungen hergestellt.
Sin solches "Sinträgerschichtverfahren" ist in der USA-Patentschrift 3 290 753 beschrieben. Ganz allgemein bestehen die Mesabereiche bei dem oben beschriebenen "Sinträgerschichtverfahren" aus einer (n+)—leitenden Siliziumschicht, die von einer n—leitenden Siliziumsehicht bedeckt ist,
.:ie durch der. Läppvorgang entfernt wird. Einer der Nachteile dieses Verfahrens ist es, dass sich eine Gleiehmässigkeit über die Scheibe auf der n-leitenäen Schicht nur schwer erzielen lässt, da es in manchen Fällen zur Überwachung der Eigenschaften des in dem Mesa herzustellenen Halbleiterbauelements vorteilhaft ist, wenn die Dicke der n-leitenden Schicht bis auf -r oder - 1 Mikron überwacht werden kann. Darüber hinaus tritt beim mechanischen Polieren der n-leitenden Schicht eine von dea Poliervorgang hervorgerufene Oberflächenbeschäaigung auf, die es wünschenswert macht, die beschädigte Schicht chemisch zu ätzen.
Sin anderes Ver'fahren zur elektrischen Isolierung der auf einer Halbleiterscheibe herzustellenden Halbleiterbauelemente kann allgemein als "Doppelträgerschichtverfahren" bezeichnet werden, das in einer Ausführung in der USA-Patentschrift 3 332 137 und ia einer anderen Ausführung in
Electronics Industries, Vol. 24 , Nr. 6 , Seiten 33 bis (Juni 1965) beschrieben ist. Allgemein ist beim "Doppelträgerschichxverfahren" auf einem beispielsweise aus
(n-t-)-leitenden Material bestehenden monokristallinen Substrat eine ^-leitende Schicht epitaktisch abgeschieden, die dann mit Siliziuoioxid beschichtet wird. Nach der
Anbringung der elektrisch isolierenden Schicht aus
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Siliziumdioxid wird eine erste !Trägerschicht an dem Oxid beispielsweise durch Abscheidung von polykristallinem Silizium auf der Oberfläche des Oxids befestigt. Das kombinierte Substrat wird dann so geläppt, dass ein Teil des (n+)-leitenden Materials zur Erzeugung einer gewünschten Dicke entfernt, wird. Durch die (n+)-und n-leitenden Schichten werden dann durch übliche Maskierungs- und Ätzverfahren Mesas geformt, die dann mit einer Siliziumoxidschicht und einer auf den Mesas abgeschiedenen zweiten Trägerschicht bedeckt werden, inüecj polykristallines SiIi-
^ ziura rand um die Mesas und über ihnen abgeschieden wird.
^ Die erste Trägerschicht wird dann durch Läppen und Polieren entfernt, damit die zuerst gebildete Schicht als Siliziumdioxid freigelegt wird, durch die mit Hilfe herkömmlicher Maskierungs- und Ätzverfahren Fenster hergestellt werden, damit die Bildung der halbleitenden Bereiche der Vorrichtung ermöglicht wird. Die Mesas sind dabei durch das um sie . herum angebrachte Siliziumdioxid und die zweite Trägerschicht, die zwischen und über ihnen abgeschieden ist, elektrisch voneinander getrennt. Ebenso wie beim "Binträgeischichtverfahren" ist auch hier die Überwachung der Dicke über die gesamte zu läppende und zu polierende monokristalline Schicht während des Läpp-
\ Vorgangs nur schwer möglich.
Die Erfindung eignet sich insbesondere zur Überwachung der exakten Dicke einer zu läppenden Schichx bei den oben beschriebenen Verfahren; ebenso eignet sie sich zur Bestimmung der Dicke der zu läppenden Schichten bei anderen Verfahren zur Herstellung von Halbleiterbauelementen.
Die Erfindung kann allgemein als Verbesserung des Verfahrens zur Herstellung mehrerer Halbleiterbauelemente aus einer Scheibe aus Halbleitermaterial bezeichnet werden, in dessen Verlauf ein Teil einer Oberfläche der Scheibe
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entxarnt werden soll, and sie wird derart ausgeführt, dass in der anderer, Oberf"■ äche dar Scheibe eine Hut mit T/or~ LesuiaEter.· iJiefe dejarü angebracht y.irä, aass die "Jut •währead .einer von dar einen Oberfläche aus erfolgenden Entfernung von Halbleitercaterial freigelegt wird, ^snn die Dicke der Schicht geringer als die 'liefe der Hut ist.
Die Zrfindiiiivj betrifft auch, ein durch da? obige Verfahren herstellbares neuartiges Halbleitersubstrat, das eine !..onolcristalline Scheibe aua Halbleitermaterial mit einer Oberfläche mit (iGQ)~3truk\,ur besitzt, in der eine Hut mit vorbessismter !Tiefe suigebraoht. ists die Viöaigs ceu.2 Λ,α£ ξ·λ·3ϊ Seiten von (111)-Ebeneη begrenst ist, wobei ei in irägerraaterial aie Oberfläche cait (iGO)-Struktur abdeckt.
"^iti Ausführungsbeispiel der Erfindung ist in der Zeichnung dargestellt. Darin aeigen:
I?ig. IA einrv nchnittaLaic-it eines Absohnitcs einer Scheibe aus H^lblevtsruiaterial,
i'ijj.P.A bis Ί2λ Schniv cansichten des iu Jig. IA darge™ ιϊϊ-: Llr.ea :ialolei't^rc:atsrial;3 naoti verschiedenen Tariah.reuüSchrLci.eK t nährend fiuaeu die Srfindung
:-~i, 'h:j n'iJi '-j'ii bii 12B HnHDlttausiohcea durch einsu .■ he .Vj.L,5 !ilaer Scheibe au5 Ealbleiterisaterial
7 rf r.'-.1..-',;:!'-:-as" 2Ί--Κ 'Vergleich ω it. deai ^ttia
ToIt'ii^iiatertul -,π ^k,.· iu i!i^,-T·. ü:ijj,-:;eo^--jX 1.r:ij!υ
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51Lg, 14 eine Draufsicnt auf ein gsocäss siner Ausführurigsform der Erfindung bearbeitetes Halbleitersubstrat,
Pig. 15 eine vergrosserte Ansicht; eines Se üb cea in ?ig.14 dargestellten Halbleitersubstrats unä
Pig.16 eine erläuternde Schnittansicht einer nach einem bevorzugten Ausfuarungsb^ispiel der Srfiaduag herge stellten Hut.
Zur klaren Definition und Hervorhebung aer liü^slichkeit einer bevorzugten Ausführungsf or ed der Erfindung werden die Figuren 1A bis 12A und die Figuraa 1B, 2ü und 53 bis 12B miteinander verglichen. In Fig. 1-4 bis 12.4. ist dargestellt, wie eine Ausführungsfora des hier beschriebenen Verfahrens in das "D0ppolträger8ohichtverfahren" eingefügt werden kann, das in den !figuren IB, 23 und 53 bis 123 in einer Ausführung dargestellt ist.
!lach Fig. 13 ist eine Schicht 21 aus εκ SilisiuQ, das beispielsweise η-leitendes Siliz-iua sein kann, mit polierten Oberflächen 22 und 23 versehen» Auf dar Oberfläche 22 wird nach Pig.23" eins Schicht 24 aus (η+)-1βΐΐώηα·ί:α Sillsiua -pl^akti abgeschieden* Wie ?ig.53 seigb, wird über der Oberfläche der Schicht 24 sun eine als dialeireriisaer Isolator äi3-L.and3 Schicht 26 aus SlLisiuojuxiü durch 'Chsrais-ohe Oxydation der Schicht 24 od&r durch ei.» anäerea liariroamlicaes 73rfahren srüaugt. Auf dei- ^'.liaiuaoxiascaich^ •wird dann ,iina erste 'i'rägerschicht 27 aagabracht. 3i~ ars"öe irägorochiclifc 2?i die b-siy jielSv.öise durch Abscliaifiuag /on pölybristallinsu] Silizium über dsr SiliainQoxiä-■;ühiolit 26 hergöSOöLLt vjardiip. kann, Ls^ V3rääl"5iiisaässig •lick j damit si3 ^ilhroii^ cqp naüaiul^eaäaa 3eü:b3itung ■1:;3 iii ftg,63 d3,rje-3teilten Substrats als f^ägsr dienen >■■;-; η a, 'S) i$ .-luühf ölsand θ B 'arbäi tutig kaan beispi^ls
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aus der ^ntfsrnun^ eines Teils der n-leitenden Schicht 21 durch Zäppeu oder Polieren bestehen, damit die in -Fig.7B dargeswallte Anordnung entsteht. Sie in Jig.73 dargestellte Ano-dnuru; isü in Ξ.; .;,;-5 auf die La je in 21Ig. 63 zur Erleichterung der Beschreibung umgedreht dargestellt. V.'ie man aus der Überprüfung von Fig.73 ernennen kann, ist es äusserst schwer, während des Läppens und Polierens der Schicht 21 aus n—leitendem Silizium zu bestimmen, wieviel Material während des Läppvorgangs "bereits entfernt worden ist, und dabei die Dicke der Schicht 21 so zu über-. wachen, dass sie über die ganze Oberfläche der Scheibe gleichmässig ist. Insbesondere ist die S^eichmässigkeit der Ticke bei solchen Scheiben ein Problem, die infolge der bei der Abscheidung der Trägerschicht 27 zwischen de:i Schichten 24, 26 und 21 auftretenden 2emperaturgefälle umoen oder gekrümmt -.-erden. Beim Läppen von gebogenen oder gekrümmten Scheiben wird von manchen Punkten der Oberfläche infoige der Unebenheit sehr I-Iaterial als von anderen Punkten entfernt.
Yienn die Schien, 21 dann jedoch auf die gewünschte Dicke oder auf die Dicke, von der san anninat, dass sie die gewünschte Dicke sei, geläppt ist, dann v/ird eine herkömmliche Xaske 30 aus einen lichtempfindlichen litzsehutzlack, beispielsweise eins SI-ISR(Kodak Metal Ξ-tch Resist)-Xaske oder dergleichen,* zur Herstellung eines Musters auf der Schicht 21 verv;endet. In dem Muster werden dann durch herkömmliche 3eiichtungs— und Entwicklungsverfahren Fenster 28, 29 und 31 hergestellt, damit die Anordnung von ]?ig.83 entsteht. Die Anci'cr-ung von Fig.SB wird dann durch Anwendung eines Dampfätzvorgangs oder durch Verwendung einer ätzenden Säure, die zwar die Schichten 21 und 24 angreift, aber wenig Reaktionsvermögen mit der isolierenden Schicht 26 aus Silizimsoxic aufweist, geätzt, damit ^ene Bereiche der Schichten 21 und 24 entfernt werden, die durch die
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Fenster 28, 29 und 31 zugänglich sind. Wie in Fig.9B dargestellt ist, erzeugt das Ätzmittel eine Reihe von Mesas 32, die nach Entfernen der Maskierungsschicht mit einer Siliziumoxidschicht 33 bedeckt werden. Nach der Bildung der Siliziumoxidschicht 33 über den Mesas 32 wird eine zweite Trägerschicht 34, beispielsweise polykristallines Silizium, das wegen seiner polykristallinen Struktur einen sehr hohen spezifischen Widerstand besitzt, auf der Siliziumoxidschicht 33 abgeschieden. Die erste Trägerschicht 27 wird dann durch Läppen und Polieren fe entfernt, damit die Siliziumoxidschicht 26 freigelegt wird, die dann, wie dem Fachmann bekannt ist, durch Maskieren und Ätzen geöffnet werden kann, damit die Herstellung verschiedener Halbleiterbauelemente in jedem der Mesas 32 ermöglicht wird. Die Mesas 32 sind durch die Siliziuraoxidschichten 33 und die zweite Trägerschicht 34 elektrisch voneinander isoliert. Nach der Herstellung von Transistoren, Dioden und/oder passiven Bauelementen wie Widerständen und aus pn-Übergängen gebildeten Kondensatoren können die einzelnen Mesas 32 durch den Fachmann bekannte Maskierungs-Ätz-und Abscheideverfahren miteinander verbunden werden, damit komplette integrierte Schaltkreise entstehen.
W Als Gegenüberstellung wird nun auf die Figuren 1A bis 12A Bezug genommen.'- Die den Figuren 1B, 2B und 5B bis 12B entsprechenden Figuren 1A, 2A und 5A bis 12A stellen dabei das hier beschriebene Verfahren dar.
In Fig.1A ist eine scheibenförmige Siliziumschicht 21' dargestellt, die beispielsweise aus n-leitenderc Silizium mit ebenen Oberflächen 22' und 231 bestehen kann, die beide eine (lOO)-Struktur aufweisen. Auf der Oberfläche 22· wird nach Fig.2A eine Schicht 241 aus Silizium mit einem anderen leitungstyp beispielsweise (n+)-leitendes Silizium, epitaktisch abgeschieden. Auf der epitaktisch abgeschiedenen
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Schicht 24' wird dann eine Kaske» beispielsweise eine Maske 36 aus dem lichtempfindlichen Ätzschutzlack KxQR angebracht, durch die in herkämalicher ferse Fettster bis 40 erzeugt werden. Sie Fenster 37 bis 40 besitzen in der Draufsicht von Fig.34 eine rechtwinklige Fora« Das Fenster 38 bildet eine Öffnung, die enger als die voa Fenster 37 gebildete Öffnung ist« Das Fenster 39.ist noch enger als das Fanster 38, und das Fenster 40 ist noch enger als das Fenster 39. Jedes der Fenster 37 bis 40 beschreibt auf der Schicht 24r parallele !Linien 37* und 37" bis 401 und 40", die parallel zu den Linien verlaufen, die v.on der ilberschneiäung von (I1i)-Bbenen ait der Fläche mit (100)-Struktur gebildet werden, die die Oberfläche der Schicht 24* formt.
Durch die Ausrichtung der Fenster 37 bis 40 auf die (I1i)-Ebenen entstehen beim Ätzen der Schichten 24* und 21* durch die Fenster 37 bis 40 mehrere Nuten 41 bi3 44* deren Wände nach Fig„4A von (I1i}-3benan begrenzt sind, Vixe in Fig.4A eingestellt ist, können die Nuten 41 bia 44 durch Verwendung von selektiv wirkenden Ätzlösungen, wie sie in Slectroehem Society Journal (September 1967) Seite 965 beschrieben sind, atit schrägverlaufenden Seiten hergestellt werden« Das bedeutet insbesondere» dass durch Auswahl einer Atzlösung, die vorzugsweise (i10)-und (lOö)-Ebenen und nicht (11I)-Ebenen ätzt, die (110)-und (iCO)-Ebenen schneller als die (I1i)-Ebenen geätzt werden, was bewirkt, dass die Seiten der !Tuten 41 bis 44 von (I11)-Ebenen begrenzt sind, nie (m)-Ebenen schneidau die Oberfläche der JcLLüften 21* und 24*, die beide eina (100)-Struktur '■•.at*wei.>anf u-^or einem Winkel von 54,74°> wie in FLg. dui'g^v-iLl'G ijfe. Ii ine spezielle Atzlösung, die »Loh zuui ütilskcivän .izzea durch die Fenster 37 bis 40 go 31-^:13 fc ur.4i.ö3u!, α-Λ, eatUilt -j Ine. Mischung aus 83 al 'Wasser ί:1,2ο MoL/ί), 17 et Äfehylandtamin (35,1 H0I96) und
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Mt
3g "Brenzcatechin (3*7 ΙίαΙ>£). Biese Lösung ätzt; (IQ-G)-Uαänea nix; etwa 50 Mikron, pro Saunas, (11G)-Ebenen 3.1 έ &tv/a 53 I-Iikran pro Stande und ate (111}-3benen mit: etwa 3 Mikron pro Stunde. Wie. alien erkläre wurde» kanu auf diese Heise die Geometrie dsr !Tuten 4-1 "bis 44 durch Verwendung einer selektiven Italösung exakt gesteuert werden, da sie von den. langsan geätzten (111}-Ebenen begrenzt werden. BIe fiafe. der Ii ti ten 37 "bis 40 hängt darin von. der Itszeit cud. von dar Breite der fenster 37 bis 40 ab. Genauer gesagt ist die 3?iefe d in Pig. 16 unter dsr Voraussetzung» dass die 'kzz— lösung eine ausreichende Zeitptriode auf die Schichten. 24c
A und 21· einwirken kann» 0,707 mal so gross wie die Breiue w der Fenster, durch die sie erzeugt worden Ist:. Durch Überwachung der Breite der Fenster 37 bis 4-G kann die 2iefe der Futen 41 "bis 44- kontrolliert werden. Da die Fenster 37 bis 40, wie oben bereits erklärt wurde» imner enger werden, sind die sich ergebenden g^eätsten Kirnen 4f bis 44 nacheinander immer flacher, 3ie Tiefe dar Iiat 41 wird durch die Xtzzeit gesteuert, da das Fenster 37 ausreichend breit ist, dass die lisinüe der liut 41 nich"i so schnell konvergieren viie die der ETutert 42,. 43 und 44. T*iie in Fig.4A dargestellt ist, ist die Itszeit so begrenzt» dass die pfände der STut 41 nicht konvergieren nnc. dass die Eut 44 beispielsweise eine Tiefe zwischen 47 und 5Q μ
™ (1,3 und 2,0 tails) hau. 3ie Breite der Fenster 33» 39 und kann so eingesuellu sein, dass die fluten 42, 43 uxlq. 44 iiefen von. 30» 25 baw. 17,5 U (1,25, 1,0 und 0,7 rails) besitzen« !«lach dem Atzen der Nuten 41 bis 44 durch die Schichten 21 f~- und 24' wird über dem nach dam oben beschriebenen Atnschritt verbleibenden Bereich der Schicht 24' und über den Oberfitlciien dar Hüten 41 bis 44 eine Schicht 26f aus 3iliziu:s-" oxid abgeschieden.
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Wie in Fig.6A dargestellt ist, wird dann über der Siliziumdioxidschicht 26' eine erste !Trägerschicht 27' angebracht, die aus irgendeinem geeigneten Material, beispielsweise aus polykristallinen Silizium, Keramik, geschmolzenem Glas oder dergleichen bestehen kann. Nach dem Anbringen der ersten !Drägerschicht 27' wird die aus n-leitendem Siljzium oder dergleichen bestehende Ausgangsschicht 21' auf. die gewünschte Sicke geläppt. Durch die angebrachten liuten 41 bis 44 kann die Dicke, auf die die Schicht 21 ' geläppt ist, euren eine Sichtprüfung bestimmt werden, üa ein Läppen auf eine gerirgere 2iefe als 47 bis 50 u. (1,8 bis 2 mils) die Siliziucsoxidschicht 26s und die in der !Tut 41 angebrachte Schicht 27' aus polykristallinen] Silisius freigelegt werden. Wenn die gewünschte Dicke der Schicht 21' zwischen 17,5 ja. und 25 A liegt, Sann wird die Schicht 21' solange geläppt, bis die Böden der Nuten 41, 42 und 43 freigelegt sind, wie in Pig.13 dargestellt ist. Da nach Pig.13 der Boden der Kut 44 noch nicht durch die Oberfläche der Schicht 21' sichtbar geworden ist,· kann festgestellt werden, dass die Dicke der Schicht 21 ' zwischen 17,5 M und 25 JO. liegt. Damit besticst werden kann, ob die Dicke der Schicht 21' über die gesamte Scheibenoberfläche gleichmässig ist, kann an verschiedenen voneinander entfernt liegenden Punkten auf der Schicht 21" eine Reihe von Nuten 41 bis 44- angebracht werden, wie in Pig. 14 dargestellt ist. In Pig. 14 sind fünf Gruppen von Nuten 41 bis· 44 vorgesehen, die in gleichen Abständen auf der Schichtoberfläche verteilt sind, so dass die Sichtprüfung einer der Stellen 45 bis 49 nach dem Läppen der Schicht 21' die Bestimmung der Dicke der Schicht 21' an dieser Stelle ermöglicht. Wenn die Schicht 21 auf die gewünschte Dicke geläppt worden ist, dann folgen die im Zusammenhang mit Pig.8B bis 12B beschriebenen Vorgänge.
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Genauer gesagt heisst das, dass auf dem Substrat nach ?ig.7A eine Schicht 30' aus lichterpfindlichem Ätzschutzlack: angebracht wird, durch die Fenster 28', 29' und 31' geöffnet werden. Danach können die durch die !Fenster zugänglichen Schichten 21' und 24' durch Verwendung einer herkömmlichen Ätzlösung entfernt werden, doch wird das Ätzen zur Erzeugung der Mesas 32* aus noch zu beschreibenden Gründen vorzugsweise unter Verwendung des oben beschriebenen selektiven Ätzmittels durchgeführt. Über der Oberfläche des Substrats nach Pig.9A wird nun eine Schicht 33' aus Siliziumoxid angebracht, worauf auf der Siliziumoxidschicht 26' eine zweite !Trägerschicht 34'- nach Pig. Umgebildet wird. Entsprechend der obigen Beschreibung kann die zweite Trägerschicht beispielsweise aus polykristallinen Silizium bestehen. Das polykristalline Silizium, das als erste !Trägerschicht 27 diente, wird dann durch Läppen und Polieren entfernt, damit die Siliziumdioxidschicht 33' freigelegt wird. Durch die Schicht 33' können nun zur Herstellung von Halbleiterbauelementen in den Mesas !Fenster geöffnet werden. Diese Halbleiterbauelemente können dann später zur Bildung von integrierten Schaltkreisen durch dem Fachmann bekannte Verfahren miteinander verbunden werden.
Die Mesas 32' sind durch die Siliziumoxidschicht 26' und durch die einen hohen spezifischen Widerstand aufweisende polykristalline Schicht 34' elektrisch voneinanderlisoliert.
Die Beschreibung bezieht sich zwar hier auf die Herstellung elektrisch voneinander isolierter Halbleiterbauelemente, doch kann das Verfahren auch zur Herstellung von Halbleiterbauelementen verwendet werden, die auf einer Siliziumscheibe gebildet und später durch Ritzen und Brechen voneinander getrennt werden, da es ja zur
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l'Zoütrolie der Dicke der Schicht des Kalbleitersaterials verwendet werden sann, intern die Halbleiterbauelemente erzeugt werden sollen. Der iachsann wird nach, äera Lesen der obigen Beschreibung verschiedene andere Anwendungsfälle erkennen können.
Ebenso Iran η man erkennen, dass die Nuten 41 bis 44, die Ban als Läpp-Siie-Anzeiger bezeichnen kann, so gesteuert werden können, dass sie durch Veränderung der Breite der fenster , durch die sie geläppt werden, eine Anzeige für verschiedene !Tiefen bilden, da die Tiefe der Hut infolge der exakten kristallojraphischen Ausrichtung der (111)-ßbenen bezüglich der (100)-Oberfläche dem 0,7 fachen Wert der Breite des Pensters entspricht, durch die die Kut geformt wird,
Es ist ebenso offensichtlich, dass je nach Anwendungsfall eine, zwei, drei, vier oder mehr Hüten verwendet werden können.
Lie nachdem hier beschriebenen Verfahren hergestellten Kalbleitersubstrate nach Mg.4A sind äusserst nützlich bei verschiedenartigen Vorgängen, bei denen die Schicht 21!, in die die Hüten geätzt werden, geläppt werden soll, und man kann erkennen, da3s das im Zusammenhang mit 3?ig,1A bis 12A beschriebene Verfahren zur Erzielung der gleichen Ergebnisse abgeändert werden kann. Beispielsweise hätten die 2» nt en 41 bis 44 vor der Abscheidung der Schicht 24' au3 (t,+)-leitendea Silizium in der Siliziumscheibe 21 ' angebracht werden können. In diesem Fall wäre die epitiiiriisoh abgeschiedene Schicht 24' nach der Bildung der Nuten 41 bis 44 angebracht worden. Man erkennt ebenso, dass as möglich gewesen wäre, die elektrisch isolierende Siliziuadioxidschicht 26' vor der Anbringung derHuten 41 bis 44 -iuf dem Substrat von Fig.2A abzuscheiden; all öies umfasst das oben beschriebene Verfahren.
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BAD ORIGINAL
Die obige Beschreibung betrifft zwar eine bevorzugte Ausführung des Verfahrens, doch, müssen sur Kontrolle der Tiefe, auf die öie 'liefe na nss 3 ige nuten geätzt werden, nicht anbedingt (11i)-Sbenen verwendet werden. Durch verschiedene andere Faktoren kann die 'liefe, bis£u der Muten in einer aonokristallinen Halbleiterscheibe geätzt werden, unabhängig von der Kristallstruktur der Scheibe durch Überwachen der Breite der Fenster, durch die das Ätzen bewirkt wird, kontrolliert werden. So kann" die Tiefe der durch die Fenster 37 bis 4-0 gebildeten Ifuten beispielsweise durch Überwachen der Breite der Fenster 37 bis 4-0 und der Ätzzait kontrolliert vierden, Wenn die Beziehung zwischen Ätzzeit und Fensterbreite einsal bestiamt ist, kann diese Beziehung das Ätzen einsr einzigen Hut mit bekannter Tiefe oder beim Atzen aehrerer läuten mit bekannten aber unterschiedlichen. Tiefen angewendet werden.
Die Verwendung der konvergierenden kristallographisehen Ebenen oder der Ebenen, die zur Erzeugung der iiutwände dienen, ist jedoch wegen der Exaktheit der damit"erreichbaren Eontrolle bevorzugt.
Der Fachaann kann erkennen, dass . das hier beschriebene Verfahren nieirs nur sur Kontrolle der Dicke der Schicht 21· während des Lappsns, sondern unter Bezugnahme •auf Fig.11A und 12A auch, sur Kontrolle der Dicke der Mesas 32* während der Entfernung der ersten Trägerschicht 27' angewendet werdeη kann. Genauer gesagt können unter dür Voraussetzung, lass auch die Mesas 32' durch selektives litzen längs (11i)-3h3neti erzeugt werden, gleichseitig ein oder mehrere Xuten dicht; bei den Messbereichen erzeugt werden, die infolge üerBreite der Fenster , durch die sie hergestellt werden, enden ehe sis die Siliziumoxidschicht 26' erreichen. Sollten diese Nuten beim Entfernen der
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Trägerschicht 27* also freigelegt werden, dann ist offensichtlich, dass das in den angrenzenden Bereichen zurückbleibende Kalbleiteraaterial dünner als die 'liefe der Nutan ist. ϊ/ie oben erklärt worden ist, kann die liefe dieser Kuten natürlich auch durch Kontrolle der Breite der PensTer, durch die sie erzeugt werden, und der Ätazeit kontrolliert werden, ohne dass auf die Kristallstruktur des Halbleitermaterial Rücksicht genommen wird; eii solches Verfahren wird jedoch nicht bevorzugt angewendet.
3iner der Gründe, warua die Siefenanzeigenuten Vorzugs·?· weise von konvergierenden Ebenen begrenzt sind, die die Oberfläche des HalbleitEraaterials unter eines bekannten Winkel schneiden, ist die Genauigkeit der Kontrolle, die durch. Verwendung solcher 1-Tuten ermöglicht v.ird. So ist es beispielsweise unter der Voraussetzung, dass im Substrat von S1Ig. 4A nur eine -£ut 41 eingeätzt worden ist, nach Ü?ig.i3 möglich, cit vernünftiger Genauigkeit festzustellen, dass das nach des Läppen zurückbneibende Halbleitermaterial dünner als die Tiefe derliui; 41 ist, wenn diese freigelegt werden sollte, und ua wieviel dünner das verbleibende HaIbleiteraaterial ist. Diese Besticoung ist möglich, da die Geometrie der 2<ut 41 infolge des exakten Winkels, den die Wände der Ifut 41 mit der (HO)-Gberflache des Halbleiterzsterials einschliessen, bekannt ist. rfenn can den Winkel von 54,74°, die Breite des Pensters 57, durch das die !Tut 41 gebildet worden ist, und die Breite der während des läppvorgangs durch freilegen der Isut gebildeten Öffnung kennt, dann kann die Dicke des HaIbleiteraaterials berechnet werden. Das gleiche Prinzip kann zur Besxiamung der Dj_cke der Kesas 32* angewandt .-.erden, wenn ein zweiter Läpp - und Poliervorgang die Siliziumoxidschicht 33r durchdringen sollte. Durch Kessen der während des Läppvorgangs freigelegten Breite
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BAD ORlQrNAL
der Mesas 32' kann die Dicke der lie sas 32' bei bekannten Seitenwinkeln und Bodenbreiten berechnet werden. Ss könnte eine als Maske ausgebildete Lehre geschaffen werden, auf der eine Anordnung so getroffen ist, dass sie geometrisch, mit der Anordnung der Mesas 32' mit Ausnahme einer vorbestimmten Dickenabmessung übereinstimmt, und diese Lehre könnte über die Oberfläche des in I?ig.12A dargestellten Substrats gelegt werden. Wenn die während des Läppvorgangs freigelegten Bereiche der Mesas 32' innerhalb der Minicalaussenlinien der Lehre zu liegen kommen, dann weiss man, dass die Mesas 32' zu dünn sind, da der Umfang der Mesas 32' wegen des Winkels der Seitenwanae der Mesas 32' kleiner wird, wenn sie dünner werden.
Das hier beschriebene Verfahren kann bei einerAnzahl von verschiedenen Herstellung3stadien dazu verwendet werden·, die Dicke des Halbleitermaterials zu überwachen; der Fachmann wird aus der obigen Beschreibung auch noch andere Anwendungszwecke erkennen können.
Patentansprüche
00982 7/13 57

Claims (1)

  1. Paten t a a s ·ρ r ü c he
    1. /Kehrschiehtes Halbleitersubstrat sar Herstellung \ s sehrarer Halbleiterbauelemente auf einer Scheibe
    aus einkristallinea Halbleitermaterial, dadurch gekennzeichnet;, dass die einkristalline Scheibe aus Halbleitermaterial eine Oberfläche ait (10Q)-Struktur besitzt, dass in dieser Oberfläche wenig- ■ stens eine Nut ait vorbestimmter Tiefe angebracht ist, die wenigstens auf zwei Seiten von (111)- Έ,ΌβηβΏ. begrenzt ist, und dass auf der Oberfläche mit (100)-Struktur unter Ausfüllung der Hüten eine die Oberfläche bedeckende 'ürägerschicht angebracht ist.
    2. Halbleitersubstrat nach Anspruch 1, dadurch gekennzeichnet, dass in der Oberfläche ait (10O)- Struktur eiae weitere wenigstens an zwei Seiten von (111)-Sbenen begrenzte !Tut ait vorbestimmter Tiefe angebracht ist, die scheäler als die weiteren Nuten in der Oberfläche ist.
    i. Verfahren zur Herstellung des Halbleitersubstrats nach einen der Ansprüche 1 bis 2, wobei ein Seil des Halbleiterciaterials von der Yorderfläche der Scheibe zur Bildung einer dünnen Halbleiterschicht abg3trig-3n v»ird und die Dicke der dünnen Schicht
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    19631B2
    kcnTrollie;rbar ist, dadurch gekennzeichnen, äa£ in der Rückflüehe aer Scheibe eine ~ut nil; vorbestislutor i^iefs angebracht wird,, die bei-iAbfrage des Ha IbI eiterigst er ials von d^r Tora erf lache dea? Scheibe freigelegt wird*, wehn die ^iclce -aas HaIb^ • leiternaterials die "iefe dar SFuten -unter schreit et*
    A-Ό. Terfaiiren nach /sjaspruöh 3·, dadtiroh gelceazizeiönnet,, daß in der EiickfläGhe der Seheibe -wenigster;s zwei imten mit vor"bestiisit©rs liiiterschiedlicher Siefe angebracht v/erden.
    5» Verfahren nach Anspruch 5 oder A--, äsdiirdige seichiietj daß die ifuten in dera Halbleiterr.a-aerial durch selektiTes Atzen längs kriställographischer5 unterhalb der Siickflache des Salbleitematerisls ' konvergiereiidex" Sbenezi erzeugt i\rerde2i, so da-3 die l;"uten konvergierende Seiten erhalten»
    ο» Verfahren riacli einen der Ansprüche 3 bis 5j da™
    durch gekennzeichnets da3 die Scheibe aus Halbleiter' naterial derart gebildet v/ird» da.'i wenigstens' eine '. ihrer Oberflächen eine (TOO)-Struktur aufvreist, dafs auf der Oberfläche ιζίτ der (1OG)-StruI:tur.der W Scheibe eine Ätc-schutsFiaske aufgebrachi; \rird , die
    mit einen 'Jensnov Versehen ist, das auf der Scheiben* oberfläche v;en-ics"fcens zx-rel Linien bildet, die sraeinander Und su den durch die Uberschneiauiiö von (11 T)-Sbenen nit der Scheibenoberfliiclie gecildeteri Linien parallel sind,, und da3 das HslbleiterLia-uerial durch das Fenster bis su eir.er'Siefe geätsrc v/ird, diegrößer ala die Dicke ist, auf die das halbleitermaterial anschließend abgetragen wird»
    7. Verfahren naok Anspruch 6} dadurch gekennseichnet, ·.'■■■■■ BADORfQINAL
    . - -19- ■.'■,,■
    daß in der Iluske :.:ehrere l'enster angebracht: sind, die auf der "cheioenoberfläche parallel Linien bilden, die ihrerseits parallel auden Linien verlaufen die von der libarschneidung von (i11)-3benen iiit der ^choibenoberf lache gebildet werden, daS der Abctand zwischen den von eines: der fenster gebildeten Linien kleiner als der ^bs^and zwischen den von einoi:. weiteren der fenster {rebildeten Linien. . ist, itnä cc. 3 die ii-tszeit so ausreichend beiiessen ist, daJi die Seiten einer hu/üy die von den die näher beieiraüc· erliegenden parallelen Linien erzeugender fenster gebildet wird, konvertieren können.
    S. Verfahren nach Anspruch 7, dadurch 2ekennzeichne^5 einer l.wz konvergieren, die durch das die weiter "iiνγgter c^^z ciLide*3 wz.rd ο
    jrekenniiviahne'i, da£ die fenster ii: der "uake aui* der ^choiboncbsrilache rechteckige -lächenbereiche begrenzen.
    10. Vorfahren nach eine^i der Ansprüche 7 bis Si dadurch "ekennceichnet, äa3 auf der Scheibencberfläche rechteckige i:l:;ohe:ib3reiche mit wenigstens drei ver- . schiedenon ~rei"S3H gebildet werden.
    11. Verfahren nacn eines der Ansprüche 7 bis IG, dadurch gekennzeichnet, dsS wenigstens eine der --uten, die dtirch die lenster get-ildet werden, in einer L:iefe konvertiert, die gröiEer als die Dic'Zre ist, axif die /S r·, c« * ' λ ~ ".~ " - -*- .-j"V*"* ' TT —ΛΎ» ~t r» "] rj" C- O*** ~] ~- ,Ti ^ ZZ"Γ '* ■<"' I^ "fl -^-*v·**^- .""^1CiVT "'Γί^ΤΤί iJ * Λ
    soll.
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Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4063271A (en) * 1972-07-26 1977-12-13 Texas Instruments Incorporated FET and bipolar device and circuit process with maximum junction control
US3953264A (en) * 1974-08-29 1976-04-27 International Business Machines Corporation Integrated heater element array and fabrication method
US4338620A (en) * 1978-08-31 1982-07-06 Fujitsu Limited Semiconductor devices having improved alignment marks
US4670769A (en) * 1979-04-09 1987-06-02 Harris Corporation Fabrication of isolated regions for use in self-aligning device process utilizing selective oxidation
US4255207A (en) * 1979-04-09 1981-03-10 Harris Corporation Fabrication of isolated regions for use in self-aligning device process utilizing selective oxidation
US4309813A (en) * 1979-12-26 1982-01-12 Harris Corporation Mask alignment scheme for laterally and totally dielectrically isolated integrated circuits
JPS6088536U (ja) * 1983-11-24 1985-06-18 住友電気工業株式会社 化合物半導体ウエハ
US4652333A (en) * 1985-06-19 1987-03-24 Honeywell Inc. Etch process monitors for buried heterostructures
US5034347A (en) * 1987-10-05 1991-07-23 Menlo Industries Process for producing an integrated circuit device with substrate via hole and metallized backplane
US5051378A (en) * 1988-11-09 1991-09-24 Sony Corporation Method of thinning a semiconductor wafer
CH682528A5 (fr) * 1990-03-16 1993-09-30 Westonbridge Int Ltd Procédé de réalisation par attaque chimique d'au moins une cavité dans un substrat et substrat obtenu par ce procédé.
US5318663A (en) * 1992-12-23 1994-06-07 International Business Machines Corporation Method for thinning SOI films having improved thickness uniformity
US5589083A (en) * 1993-12-11 1996-12-31 Electronics And Telecommunications Research Institute Method of manufacturing microstructure by the anisotropic etching and bonding of substrates
US5534106A (en) * 1994-07-26 1996-07-09 Kabushiki Kaisha Toshiba Apparatus for processing semiconductor wafers
US5550399A (en) * 1994-11-03 1996-08-27 Kabushiki Kaisha Toshiba Integrated circuit with windowed fuse element and contact pad
US5851928A (en) * 1995-11-27 1998-12-22 Motorola, Inc. Method of etching a semiconductor substrate
KR100277968B1 (ko) * 1998-09-23 2001-03-02 구자홍 질화갈륨 기판 제조방법
US6333553B1 (en) * 1999-05-21 2001-12-25 International Business Machines Corporation Wafer thickness compensation for interchip planarity
US8132775B2 (en) * 2008-04-29 2012-03-13 International Business Machines Corporation Solder mold plates used in packaging process and method of manufacturing solder mold plates

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
NL294124A (de) * 1962-06-18
US3290753A (en) * 1963-08-19 1966-12-13 Bell Telephone Labor Inc Method of making semiconductor integrated circuit elements
US3411200A (en) * 1965-04-14 1968-11-19 Westinghouse Electric Corp Fabrication of semiconductor integrated circuits
FR1481283A (fr) * 1965-04-14 1967-05-19 Westinghouse Electric Corp Procédé de fabrication de circuits semiconducteurs intégrés
US3457123A (en) * 1965-06-28 1969-07-22 Motorola Inc Methods for making semiconductor structures having glass insulated islands
US3357871A (en) * 1966-01-12 1967-12-12 Ibm Method for fabricating integrated circuits
NL144778B (nl) * 1966-12-20 1975-01-15 Western Electric Co Werkwijze voor het vervaardigen van een halfgeleiderinrichting door anisotroop etsen alsmede aldus vervaardigde inrichting.

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Publication number Publication date
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FR2030114B1 (de) 1975-01-10
GB1288941A (de) 1972-09-13
NL168997B (nl) 1981-12-16
DE1963162C3 (de) 1975-04-10
DE1963162B2 (de) 1974-08-08
CA949683A (en) 1974-06-18
NL168997C (nl) 1982-05-17
NL6919088A (de) 1970-07-02

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