DE19542606C2

DE19542606C2 - MIS-Transistor mit einem Dreischicht-Einrichtungsisolationsfilm und Herstellungsverfahren

Info

Publication number: DE19542606C2
Application number: DE19542606A
Authority: DE
Inventors: Toshiaki Tsutsumi
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1995-04-25
Filing date: 1995-11-15
Publication date: 2002-07-11
Anticipated expiration: 2015-11-16
Also published as: DE19542606A1; KR0175442B1; KR960039222A; US6124622A; JPH08293543A

Description

Die Erfindung betrifft eine Halbleitereinrichtung und ein Herstellungsverfahren dafür und insbesondere einen Einrich tungsisolationsfilm und einen MIS-Transistor, der auf einem von dem Einrichtungsisolationsfilm umgebenen Einrichtungs bildungsgebiet der einen Hauptoberfläche eines Halbleiter substrats gebildet ist.

Die Fig. 65 und 66 zeigen einen MIS-Transistor (einen N- Typ-MOS-Transistor in diesem Beispiel) wie er ähnlich in Sze, VLSI TECHNOLOGY, MacGrau Hill, 2. Auflage, 1984, S. 462, 494 gezeigt ist, der auf einem durch ein gut bekanntes LOCOS-Verfahren gebildeten Einrichtungs isolationsfilm und in einem von dem Einrichtungsisolations film umgebenen Einrichtungsbildungsgebiet auf der einen Hauptoberfläche eines Halbleitersubstrats gebildet ist. In den Zeichnungen bezeichnet das Bezugszeichen 101 ein Halb leitersubstrat, das aus einem Siliziumsubstrat mit einem ersten Leitfähigkeitstyp (einer P-Typ-Leitfähigkeit in diesem Beispiel) besteht, und das Bezugszeichen 102 bezeich net einen Einrichtungsisolationsfilm, der aus einem Sili ziumoxidfilm gebildet ist und auf dem Einrichtungsisola tionsgebiet des Halbleitersubstrats so gebildet ist, daß er das Einrichtungsbildungsgebiet umgibt. Der Einrichtungsiso lationsfilm wird gebildet durch Bilden eines Siliziumnitridfilms, so daß er das Einrichtungsbildungsgebiet bedeckt, und durch selektives Oxidieren eines Teils des mit dem Silizium nitridfilm nicht bedeckten Einrichtungsbildungsgebiets, das heißt nur des Einrichtungsisolationsgebiets, durch Aussetzen des Einrichtungsbildungsgebiets einer oxidierenden Atmo sphäre.

Die Bezugszeichen 103 und 104 sind ein Paar von Source-/Draingebieten, und sie sind in dem von dem Einrich tungsisolationsgebiet 102 umgebenen Einrichtungsbildungsge biet des Halbleitersubstrats 101 gebildet, derart daß sie mit einem zwischen ihnen dazwischengesetzten Kanalgebiet 105 voneinander getrennt sind. Die Source-/Draingebiete 103 und 104 sind durch Störstellengebiete mit kleiner Störstellen konzentration 103a und 104a und Gebiete mit großer Störstel lenkonzentration 103b und 104b gebildet. Das Bezugszeichen 106 ist eine Gateelektrode, die auf dem Kanalgebiet 105 mit einem zwischen ihnen dazwischengesetzten Gateoxidfilm gebil det ist, und die Gateelektrode 106 ist zusammen mit einer auf dem Einrichtungsisolationsfilm 102 gebildeten Gateelek troden-Leitbahnschicht 111 einstückig gebildet. Die Bezugs zeichen 108 und 108 sind Seitenwandungen (Seitenwandungsiso lationsfilme), die auf den Seitenoberflächen der Gateelek trode 106 gebildet sind, und die Seitenwandungen 108, 108 werden als Teil einer beim Bilden der Gebiete mit großer Störstellenkonzentration 103b und 104b des Paares von Source-/Draingebieten 103 und 104 verwendeten Maske ver wendet.

Das Bezugszeichen 109 ist ein Zwischenschichtisolationsfilm, und dieser Zwischenschichtisolationsfilm ist über dem Ein richtungsisolationsfilm 102, dem Paar von Source-/Drainge bieten 103 und 104, der Gateelektrode 106 und den Seitenwan dungsisolationsfilmen 108 gebildet. Kontaktlöcher 109a und 109b sind in diesem Zwischenschichtisolationsfilm 109 so ge bildet, daß sie mit dem Paar von Source-/Draingebieten 103 und 104 entsprechend in Verbindung stehen. Die Bezugszeichen 110a und 110b sind ein Paar von Source-/Drainelektroden, die mit dem entsprechenden Gebiet des Paares von Source-/Drain gebieten 103 und 104 durch die Kontaktlöcher 109a und 109b des Zwischenschichtisolationsfilms 109 elektrisch verbunden sind. Ein MOS-Transistor wird durch das Paar von Source-/Drainelektroden 110a und 110b, das Paar von Source-/Draingebieten 103 und 104 und die Gateelektrode 106 gebildet.

Für den durch das LOCOS-Verfahren gebildeten Einrichtungs isolationsfilm 102 ist ein Teil des Einrichtungsisolations films 102, der im Kontakt mit dem Einrichtungsbildungsgebiet des Halbleitersubstrats 101 ist, leicht spitz zulaufend. Aufgrund dieses leicht spitz zulaufenden Abschnitts ist es möglich, eine Leitbahnschicht um den spitz zulaufenden Ab schnitt herum, das heißt die mit der Gateelektrode 106 ein stückig gebildete Gateelektroden-Leitbahnschicht 111, leicht zu bilden, ohne die Notwendigkeit, den Einfluß einer Stufe zu berücksichtigen, wie in der Zeichnung gezeigt. Doch im allgemeinen ergibt sich eine Vogelschnabelgeometrie mit oder im Bereich von 150 nm. Diese Vogelschnabelgeometrie verur sacht, daß eine Maskengröße des Einrichtungsbildungsgebiets des Halbleitersubstrats 101 im Vergleich zu der Größe des selben in einer fotolithografischen Maske zur Zeit der Bil dung des Einrichtungsisolationsfilms 102 schmaler oder klei ner wird.

Wenn, wie in den Zeichnungen gezeigt, das Einrichtungsbil dungsgebiet schmal ist, dann werden sich die Lagen der Kon taktlöcher 109a und 109b von den gewünschten Lagen, zum Bei spiel den Mittellagen der Source-/Draingebiete 103 und 104, aufgrund der Fehlausrichtung der Maske unterscheiden, wobei das Kontaktloch 109b an der Kante des Einrichtungsisola tionsfilms 102 gebildet werden wird, wenn in dem Zwischen schichtisolationsfilm 109 die Kontaktlöcher 109a und 109b gebildet werden. Zu dieser Zeit sind das Halbleitersubstrat 101 und das Source-/Draingebiet 109b durch die Source-/Drainelektrode 110b kurzgeschlossen, und die Ein richtung kann als MOS-Transistor nicht funktionieren.

um dies zu verhindern, ist es notwendig, die Größe der Source-/Draingebiete 103 und 104 um nur eine Abmessung einer Ausrichtungsgenauigkeit (einen endlichen Wert), welche durch die Leistungsfähigkeit einer die Fotolithografie ausführen den Belichtungsvorrichtung bestimmt ist, das heißt um eine in Fig. 65 gezeigte Abmessung l_a, größer zu machen. Mit anderen Worten, es ist notwendig, ausreichende Abstände zwi schen dem Kontaktloch 109a und der Kante des Einrichtungs isolationsfilms 102 und zwischen dem Kontaktloch 109b und der Kante des Einrichtungsisolationsfilms 102 zu sichern, wenn die Einrichtung entworfen wird. Diese Forderung behin dert die hohe Integration einer integrierten Halbleiter schaltungseinrichtung, mit anderen Worten, die Miniaturisie rung des Einrichtungsbildungsgebiets.

Wenn die Gateelektrode 106 gebildet oder strukturiert wird, dann ist es notwendig, daß sich über den Einrichtungsiso lationsfilm 102 beide Enden der Gateelektrode 106 zuver lässig erstrecken, wie in Fig. 66 gezeigt. Wenn zwischen den Kanten der Gateelektrode 106 und dem Einrichtungsbil dungsfilm 102 Spielraum gebildet ist, dann werden in den Spielraum auch Ionen implantiert, wenn in einer selbstausge richteten Weise unter Verwendung der Gateelektrode 106 und des Einrichtungsisolationsfilms 102 als Maske das Paar von Source-/Draingebieten 103 und 104 gebildet wird. Im Ergebnis davon wird das Paar von Source-/Draingebieten 103 und 104 elektrisch kurzgeschlossen und ist die Einrichtung nicht da zu in der Lage, als Transistor zu arbeiten.

Um, wie in Fig. 66 gezeigt, den elektrischen Kurzschluß zwischen dem Paar von Source-/Draingebieten 103 und 104 zu verhindern, ist es notwendig, als Entwurfsrand, wenn die Einrichtung entworfen wird, eine Abmessung l_b zwischen der Kante des Einrichtungsisolationsfilms 102 und der Kante der auf den Einrichtungsisolationsfilm 102 gelegten Gateelek trode 106 zu sichern. Dieser Entwurfsrand dient auch als anderer Faktor, so daß er die hohe Integration der Einrichtung verhindert.

Im Hinblick auf die vorstehenden Nachteile des Standes der Tech nik ist es eine Aufgabe der vorliegenden Erfindung, eine Halb leitereinrichtung mit einem zur hohen Integration geeigneten Einrichtungsisolationsfilm und ein Herstellungsverfahren dafür anzugeben.

Diese Aufgabe wird gelöst durch eine Halbleitereinrichtung nach Anspruch 1 bzw. ein Verfahren nach Anspruch 16 oder 21.

Weiterbildungen der Erfindung sind in den Unteransprüchen ange geben.

Es wird eine Halbleitereinrichtung mit einem Einrichtungsisola tionsfilm und einem MIS-Transistor, welche zur hohen Integra tion geeignet ist, und ein Verfahren zum Herstellen der Halb leiter, bei welcher ein Paar von Source-/Drainelektroden des MIS-Transistors, die in dem von dem Einrichtungsisolationsfilm umgebenen Einrichtungsbildungsgebiet eines Halbleitersubstrats zu bilden sind, in einer selbstausgerichteten Weise gebildet werden kann, angegeben.

Es wird eine Halbleitereinrichtung mit einem Einrichtungsisola tionsfilm und einem MIS-Transistor, welche zur hohen Integration geeignet ist, und ein Verfahren zum Herstellen der Halbleiter einrichtung, bei welcher eine Gateelektrode eines MIS-Transis tors, die in einem von einem Einrichtungsisolationsfilm umgebe nen Einrichtungsbildungsgebiet eines Halbleitersubstrats gebildet wird, und eine mit der Gateelektrode zu verbindende Gateelektroden-Leitbahnschicht ohne Stufe zusammen verbunden werden können, angegeben.

Die vorliegende Erfindung ist insofern besonders vorteil haft, daß sie dazu in der Lage ist, eine Halbleitereinrich tung vorzusehen, welche einen Einrichtungsisolationsfilm und einen MIS-Transistor aufweist, die beide für einen hohen Integrationsgrad geeignet sind. Ferner ist die Erfindung in sofern vorteilhaft, daß die Gateelektroden-Leitbahnleitung mit der Gateelektrode sicher verbunden werden kann, da keine Stufe zwischen ihnen vorhanden ist.

Es folgt die Beschreibung von Ausführungsbeispielen anhand der Figuren. Von den Figuren zeigen:

Fig. 1 eine Draufsicht, welche die Hauptelemente einer Halbleitereinrichtung in einer ersten Ausführungsform der vorliegenden Erfindung zeigt;

Fig. 2 eine Querschnittsansicht längs der Linie A-A in Fig. 1;

Fig. 3 eine Querschnittsansicht, die die Hauptele mente der Halbleitereinrichtung zeigt, welche in aufeinanderfolgender Reihenfolge von Schritten eines Herstellungsverfahrens bei der ersten Ausführungsform der vorliegenden Erfindung angeordnet sind;

Fig. 4 eine Querschnittsansicht, die die Hauptele mente der Halbleitereinrichtung zeigt, welche in aufeinanderfolgender Reihenfolge von Schritten eines Herstellungsverfahrens bei der ersten Ausführungsform der vorliegenden Erfindung angeordnet sind;

Fig. 5 eine Querschnittsansicht, die die Hauptele mente der Halbleitereinrichtung zeigt, welche in aufeinanderfolgender Reihenfolge von Schritten eines Herstellungsverfahrens bei der ersten Ausführungsform der vorliegenden Erfindung angeordnet sind;

Fig. 6 eine Querschnittsansicht, die die Hauptele mente der Halbleitereinrichtung zeigt, welche in aufeinanderfolgender Reihenfolge von Schritten eines Herstellungsverfahrens bei der ersten Ausführungsform der vorliegenden Erfindung angeordnet sind;

Fig. 7 eine Querschnittsansicht, die die Hauptele mente der Halbleitereinrichtung zeigt, welche in aufeinanderfolgender Reihenfolge von Schritten eines Herstellungsverfahrens bei der ersten Ausführungsform der vorliegenden Erfindung angeordnet sind;

Fig. 8 eine Draufsicht, die die Hauptelemente der Halbleitereinrichtung zeigt, welche in auf einanderfolgender Reihenfolge von Schritten eines Herstellungsverfahrens bei der ersten Ausführungsform der vorliegenden Erfindung angeordnet sind;

Fig. 9 eine Querschnittsansicht, die die Hauptele mente der Halbleitereinrichtung zeigt, welche in aufeinanderfolgender Reihenfolge von Schritten eines Herstellungsverfahrens bei der ersten Ausführungsform der vorliegenden Erfindung angeordnet sind;

Fig. 10 eine Draufsicht, die die Hauptelemente der Halbleitereinrichtung zeigt, welche in auf einanderfolgender Reihenfolge von Schritten eines Herstellungsverfahrens bei der ersten Ausführungsform der vorliegenden Erfindung angeordnet sind;

Fig. 11 eine Querschnittsansicht längs der Linie A-A in Fig. 10;

Fig. 12 eine Querschnittsansicht, die die Hauptele mente der Halbleitereinrichtung zeigt, welche in aufeinanderfolgender Reihenfolge von Schritten eines Herstellungsverfahrens bei der ersten Ausführungsform der vorliegenden Erfindung angeordnet sind;

Fig. 13 eine Querschnittsansicht, die die Hauptele mente der Halbleitereinrichtung zeigt, welche in aufeinanderfolgender Reihenfolge von Schritten eines Herstellungsverfahrens bei der ersten Ausführungsform der vorliegenden Erfindung angeordnet sind;

Fig. 14 eine Querschnittsansicht, die die Hauptele mente der Halbleitereinrichtung zeigt, welche in aufeinanderfolgender Reihenfolge von Schritten eines Herstellungsverfahrens bei der ersten Ausführungsform der vorliegenden Erfindung angeordnet sind;

Fig. 15 eine Perspektivansicht, die die Hauptelemente der Halbleitereinrichtung zeigt, welche in aufeinanderfolgender Reihenfolge von Schrit ten eines Herstellungsverfahrens bei der ersten Ausführungsform der vorliegenden Er findung angeordnet sind;

Fig. 16 eine Querschnittsansicht, die die Hauptele mente der Halbleitereinrichtung zeigt, welche in aufeinanderfolgender Reihenfolge von Schritten eines Herstellungsverfahrens bei der ersten Ausführungsform der vorliegenden Erfindung angeordnet sind;

Fig. 17 eine Querschnittsansicht, welche die Haupt elemente einer Halbleitereinrichtung in einer zweiten Ausführungsform der vorliegenden Er findung zeigt;

Fig. 18 eine Querschnittsansicht, welche die Haupt elemente einer Halbleitereinrichtung in einer dritten Ausführungsform der vorliegenden Er findung zeigt;

Fig. 19 eine Draufsicht, die die Hauptelemente der Halbleitereinrichtung zeigt, welche in auf einanderfolgender Reihenfolge von Schritten eines Herstellungsverfahrens bei der dritten Ausführungsform der vorliegenden Erfindung angeordnet sind;

Fig. 20 eine Querschnittsansicht längs der in Fig. 19 gezeigten Linie A-A;

Fig. 21 eine Draufsicht, die die Hauptelemente der Halbleitereinrichtung zeigt, welche in auf einanderfolgender Reihenfolge von Schritten eines Herstellungsverfahrens bei der dritten Ausführungsform der vorliegenden Erfindung angeordnet sind;

Fig. 22 eine Querschnittsansicht längs der in Fig. 21 gezeigten Linie A-A;

Fig. 23 eine Draufsicht, die die Hauptelemente der Halbleitereinrichtung zeigt, welche in auf einanderfolgender Reihenfolge von Schritten eines Herstellungsverfahrens bei der dritten Ausführungsform der vorliegenden Erfindung angeordnet sind;

Fig. 24 eine Draufsicht, die die Hauptelemente der Halbleitereinrichtung zeigt, welche in auf einanderfolgender Reihenfolge von Schritten eines Herstellungsverfahrens bei der dritten Ausführungsform der vorliegenden Erfindung angeordnet sind;

Fig. 25 eine Draufsicht, die die Hauptelemente der Halbleitereinrichtung zeigt, welche in auf einanderfolgender Reihenfolge von Schritten eines Herstellungsverfahrens bei der dritten Ausführungsform der vorliegenden Erfindung angeordnet sind;

Fig. 26 eine Draufsicht, die die Hauptelemente einer Halbleitereinrichtung zeigt, welche in auf einanderfolgender Reihenfolge von Schritten eines Herstellungsverfahrens bei einer vier ten Ausführungsform der vorliegenden Erfin dung angeordnet sind;

Fig. 27 eine Draufsicht, die die Hauptelemente der Halbleitereinrichtung zeigt, welche in auf einanderfolgender Reihenfolge von Schritten eines Herstellungsverfahrens bei der vierten Ausführungsform der vorliegenden Erfindung angeordnet sind;

Fig. 28 eine Querschnittsansicht, die die Hauptele mente einer Halbleitereinrichtung in einer fünften Ausführungsform der vorliegenden Er findung zeigt;

Fig. 29 eine Querschnittsansicht, die die Hauptele mente der Halbleitereinrichtung zeigt, welche in aufeinanderfolgender Reihenfolge von Schritten eines Herstellungsverfahrens bei der fünften Ausführungsform der vorliegenden Erfindung angeordnet sind;

Fig. 30 eine Querschnittsansicht, die die Hauptele mente der Halbleitereinrichtung zeigt, welche in aufeinanderfolgender Reihenfolge von Schritten eines Herstellungsverfahrens bei der fünften Ausführungsform der vorliegenden Erfindung angeordnet sind;

Fig. 31 eine Querschnittsansicht, die die Hauptele mente einer Halbleitereinrichtung in einer sechsten Ausführungsform der vorliegenden Erfindung zeigt;

Fig. 32 eine Querschnittsansicht, die die Hauptele mente der Halbleitereinrichtung zeigt, welche in aufeinanderfolgender Reihenfolge von Schritten eines Herstellungsverfahrens bei der sechsten Ausführungsform der vorliegenden Erfindung angeordnet sind;

Fig. 33 eine Querschnittsansicht, die die Hauptele mente einer Halbleitereinrichtung in einer siebenten Ausführungsform der vorliegenden Erfindung zeigt;

Fig. 34 eine Querschnittsansicht, die die Hauptele mente der Halbleitereinrichtung zeigt, welche in aufeinanderfolgender Reihenfolge von Schritten eines Herstellungsverfahrens bei der siebenten Ausführungsform der vorliegen den Erfindung angeordnet sind;

Fig. 35 eine Querschnittsansicht, die die Hauptele mente einer Halbleitereinrichtung in einer achten Ausführungsform der vorliegenden Er findung zeigt;

Fig. 36 eine Querschnittsansicht, die die Hauptele mente der Halbleitereinrichtung zeigt, welche in aufeinanderfolgender Reihenfolge von Schritten eines Herstellungsverfahrens bei der achten Ausführungsform der vorliegenden Erfindung angeordnet sind;

Fig. 37 eine Querschnittsansicht, die die Hauptele mente der Halbleitereinrichtung zeigt, welche in aufeinanderfolgender Reihenfolge von Schritten eines Herstellungsverfahrens bei der achten Ausführungsform der vorliegenden Erfindung angeordnet sind;

Fig. 38 eine Querschnittsansicht, welche die Haupt elemente einer Halbleitereinrichtung in einer neunten Ausführungsform der vorliegenden Er findung zeigt;

Fig. 39 eine Querschnittsansicht, die die Haupt elemente der Halbleitereinrichtung zeigt, welche in aufeinanderfolgender Reihenfolge von Schritten eines Herstellungsverfahrens bei der neunten Ausführungsform der vorlie genden Erfindung angeordnet sind;

Fig. 40 eine Querschnittsansicht, die die Hauptele mente der Halbleitereinrichtung zeigt, welche in aufeinanderfolgender Reihenfolge von Schritten eines Herstellungsverfahrens bei der neunten Ausführungsfarm der vorliegenden Erfindung angeordnet sind;

Fig. 41 eine Querschnittsansicht, die die Hauptele mente der Halbleitereinrichtung zeigt, welche in aufeinanderfolgender Reihenfolge von Schritten eines Herstellungsverfahrens bei der neunten Ausführungsform der vorliegenden Erfindung angeordnet sind;

Fig. 42 eine Draufsicht, die die Hauptelemente der Halbleitereinrichtung zeigt, welche in auf einanderfolgender Reihenfolge von Schritten eines Herstellungsverfahrens bei der neunten Ausführungsform der vorliegenden Erfindung angeordnet sind;

Fig. 43 eine Querschnittsansicht längs der in Fig. 42 gezeigten Linie A-A;

Fig. 44 eine Querschnittsansicht, die die Hauptele mente der Halbleitereinrichtung zeigt, welche in aufeinanderfolgender Reihenfolge von Schritten eines Herstellungsverfahrens bei der neunten Ausführungsform der vorliegenden Erfindung angeordnet sind;

Fig. 45 eine Querschnittsansicht, welche die Haupt elemente einer Halbleitereinrichtung in einer zehnten Ausführungsform der vorliegenden Er findung zeigt;

Fig. 46 eine Querschnittsansicht, die die Haupt elemente der Halbleitereinrichtung zeigt, welche in aufeinanderfolgender Reihenfolge von Schritten eines Herstellungsverfahrens bei der zehnten Ausführungsform der vorlie genden Erfindung angeordnet sind;

Fig. 47 eine Querschnittsansicht, die die Haupt elemente der Halbleitereinrichtung zeigt, welche in aufeinanderfolgender Reihenfolge von Schritten eines Herstellungsverfahrens bei der zehnten Ausführungsform der vorlie genden Erfindung angeordnet sind;

Fig. 48 eine Querschnittsansicht, die die Hauptele mente der Halbleitereinrichtung zeigt, welche in aufeinanderfolgender Reihenfolge von Schritten eines Herstellungsverfahrens bei der zehnten Ausführungsform der vorliegenden Erfindung angeordnet sind;

Fig. 49 eine Draufsicht, die die Hauptelemente der Halbleitereinrichtung zeigt, welche in auf einanderfolgender Reihenfolge von Schritten eines Herstellungsverfahrens bei der zehnten Ausführungsform der vorliegenden Erfindung angeordnet sind;

Fig. 50 eine Querschnittsansicht längs der in Fig. 49 gezeigten Linie A-A;

Fig. 51 eine Querschnittsansicht, die die Hauptele mente der Halbleitereinrichtung zeigt, welche in aufeinanderfolgender Reihenfolge von Schritten eines Herstellungsverfahrens bei der zehnten Ausführungsform der vorliegenden Erfindung angeordnet sind;

Fig. 52 eine Querschnittsansicht, welche die Haupt elemente einer Halbleitereinrichtung in einer elften Ausführungsform der vorliegenden Er findung zeigt;

Fig. 53 eine Draufsicht, die die Hauptelemente der Halbleitereinrichtung zeigt, welche in auf einanderfolgender Reihenfolge von Schritten eines Herstellungsverfahrens bei der elften Ausführungsform der vorliegenden Erfindung angeordnet sind;

Fig. 54 eine Querschnittsansicht längs der in Fig. 53 gezeigten Linie A-A;

Fig. 55 eine Querschnittsansicht, die die Haupt elemente der Halbleitereinrichtung zeigt, welche in aufeinanderfolgender Reihenfolge von Schritten eines Herstellungsverfahrens bei der elften Ausführungsform der vorliegen den Erfindung angeordnet sind;

Fig. 56 eine Draufsicht, die die Hauptelemente der Halbleitereinrichtung zeigt, welche in auf einanderfolgender Reihenfolge von Schritten eines Herstellungsverfahrens bei der elften Ausführungsform der vorliegenden Erfindung angeordnet sind;

Fig. 57 eine Draufsicht, die die Hauptelemente der Halbleitereinrichtung zeigt, welche in auf einanderfolgender Reihenfolge von Schritten eines Herstellungsverfahrens bei der elften Ausführungsform der vorliegenden Erfindung angeordnet sind;

Fig. 58 eine Querschnittsansicht längs der in Fig. 57 gezeigten Linie A-A;

Fig. 59 eine Querschnittsansicht, welche die Haupt elemente einer Halbleitereinrichtung in einer zwölften Ausführungsform der vorliegenden Er findung zeigt;

Fig. 60 eine Draufsicht, die die Hauptelemente der Halbleitereinrichtung zeigt, welche in auf einanderfolgender Reihenfolge von Schritten eines Herstellungsverfahrens bei der zwölften Ausführungsform der vorliegenden Erfindung angeordnet sind;

Fig. 61 eine Querschnittsansicht längs der in Fig. 60 gezeigten Linie A-A;

Fig. 62 eine Draufsicht, die die Hauptelemente der Halbleitereinrichtung zeigt, welche in auf einanderfolgender Reihenfolge von Schritten eines Herstellungsverfahrens bei der zwölften Ausführungsform der vorliegenden Erfindung angeordnet sind;

Fig. 63 eine Draufsicht, die die Hauptelemente der Halbleitereinrichtung zeigt, welche in auf einanderfolgender Reihenfolge von Schritten eines Herstellungsverfahrens bei der zwölften Ausführungsform der vorliegenden Erfindung angeordnet sind;

Fig. 64 eine Querschnittsansicht längs der in Fig. 63 gezeigten Linie A-A;

Fig. 65 eine Querschnittsansicht, welche die Haupt elemente einer herkömmlichen Halbleiterein richtung zeigt; und

Fig. 66 eine Querschnittsansicht, welche die Haupt elemente der herkömmlichen Halbleitereinrich tung zeigt.

Die erste Ausführungsform

Die Fig. 1 und 2 zeigen eine Halbleitereinrichtung in einer ersten Ausführungsform der vorliegenden Erfindung. Die Fig. 1 und 2 sind eine Draufsicht und eine Querschnitts ansicht, welche einen MIS-Transistor (einen n-Typ-MOS-Tran sistor bei dieser Ausführungsform) zeigt, der auf einem Ein richtungsisolationsfilm und einem von dem Einrichtungsisola tionsfilm umgebenen Einrichtungsbildungsgebiet auf der einen Hauptoberfläche eines Halbleitersubstrats gebildet ist. In den Zeichnungen bezeichnet das Bezugszeichen 1 ein Halblei tersubstrat, das aus einem Siliziumsubstrat mit einem Leit fähigkeitstyp (einer p-Typ-Leitfähigkeit bei dieser Ausfüh rungsform) besteht.

Das Bezugszeichen 2 bezeichnet einen Einrichtungsisolations film, der auf dem Einrichtungsisolationsgebiet des Halblei tersubstrats 1 so gebildet ist, daß er das Einrichtungsbil dungsgebiet mit einer rechteckigen Öffnung 2a umgibt. Der Einrichtungsisolationsfilm ist aus einer ersten Schicht 3, einer zweiten Schicht 4 und einer dritten Schicht 5 gebil det. Die erste Schicht 3 ist aus einem Isolationsfilm wie beispielsweise einem Siliziumoxidfilm mit einer Dicke von zum Beispiel 20 nm gebildet und ist durch thermische Oxi dation oder chemische Dampfabscheidung gebildet. Die erste Schicht 3 weist eine Öffnung 3a auf, welche, von oben be trachtet, rechteckig ist und in dem Einrichtungsisolations gebiet auf der einen Hauptoberfläche des Halbleitersubstrats 1 so gebildet ist, daß sie das Einrichtungsbildungsgebiet umgibt. Die zweite Schicht 4 besteht aus einem sich von dem Material der ersten Schicht unterscheidenden Material und ist auf der Oberfläche der ersten Schicht 3 mit einer Öff nung 4a gebildet, wobei diese Öffnung 4a, von oben betrachtet, rechteckig ist und das Einrichtungsbildungsgebiet umgibt. Die zweite Schicht 4 besteht aus einem Film aus polykri stallinem Silizium 4b, der eine Dicke von zum Beispiel 100 nm aufweist und mittels CVD gebildet ist, und einem Sili ziumoxidfilm 4c, der auf den dem Einrichtungsbildungsgebiet gegenüberliegenden Seitenoberflächen des Films aus polykri stallinem Silizium 4b durch thermisches Oxidieren des Films aus polykristallinem Silizium 4b gebildet ist. Die dritte Schicht 5 ist auf der Oberfläche der zweiten Schicht 2 ge bildet und weist eine Öffnung 5a auf, die, von oben betrach tet, rechteckig ist und das Einrichtungsbildungsgebiet um gibt. Die dritte Schicht 5 besteht zum Beispiel aus einem Siliziumoxidfilm, der eine Dicke von 400 nm hat und mittels CVD gebildet ist, und ist aus einem Isolationsfilm gebildet, dessen Material sich von demjenigen der zweiten Schicht 4 unterscheidet.

Die die zweite Schicht 4 bildende Schicht aus polykristalli nem Silizium 4b sieht eine Feldabschirmisolation vor, wenn ein vorbestimmtes elektrisches Potential, zum Beispiel Mas sepotential, an die Schicht aus polykristallinem Silizium 4b angelegt ist. Wenn beispielsweise das Halbleitersubstrat 1 auf Massepotential gelegt ist, dann wird in der ersten Schicht 3 ein Kontaktloch gebildet, das mit der Hauptober fläche des Halbleitersubstrats 1 in Verbindung steht. Die Schicht aus polykristallinem Silizium 4b wird mit dem Halb leitersubstrat 1 (welches auch als Leitbahnschicht mit einem vorbestimmten elektrischen Potential wirkt) mittels des Kon taktloches elektrisch verbunden. Die zweite Schicht 4 kann aus anderen Metallsiliziden des polykristallinen Siliziums bestehen.

Das Bezugszeichen 6 ist ein erstes Störstellengebiet, das auf der Oberfläche des Einrichtungsisolationsgebiets des Halbleitersubstrats 1 gebildet ist. Dieses erste Störstel lengebiet 6 hat denselben Leitfähigkeitstyp wie das Halb leitersubstrat 1, aber im Vergleich zu dem Halbleitersub strat 1 eine größere Störstellenkonzentration. Das erste Störstellengebiet 6 wirkt als Kanalstoppergebiet. Das Be zugszeichen 7 bezeichnet ein zweites Störstellengebiet. Das zweite Störstellengebiet 7 ist in einer vorbestimmten Tiefe unter der Oberfläche des Einrichtungsbildungsgebiets des Halbleitersubstrats 1 gebildet, wobei das Störstellengebiet 7 zum Beispiel in einer Tiefe von einigen hundert Nanometern gebildet ist. Das zweite Störstellengebiet 7 hat denselben Leitfähigkeitstyp wie das Halbleitersubstrat 1, aber im Ver gleich zu dem Halbleitersubstrat 1 eine größere Störstellen konzentration. Das zweite Störstellengebiet 7 wird zu der selben Zeit gebildet, zu welcher das erste Störstellengebiet 6 gebildet wird.

Das Bezugszeichen 8 bezeichnet eine Gateelektrode. Beide Seitenoberflächen 8a und 8b dieser Gateelektrode 8 sind von den den Seitenoberflächen 8a und 8b gegenüberliegenden Sei tenoberflächen der Öffnung 2a des Einrichtungsisolations films 2 beabstandet. Im Unterschied dazu sind beide Endober flächen 8c und 8d der Gateelektrode 8 im Kontakt mit den den Endoberflächen 8c und 8d gegenüberliegenden Seitenoberflä chen der Öffnung 2a des Einrichtungsisolationsfilms 2. Die Gateelektrode 8 ist aus einer Schicht aus polykristallinem Silizium oder einer mit Störstellen wie beispielsweise Phosphor oder Bor dotierten Schicht aus polykristallinem Silizium gebildet, wobei die Schicht aus polykristallinem Silizium gebildet ist mit einem Gateoxidfilm 9, der zwischen die Schicht aus polykristallinem Silizium und das Halblei tersubstrat 1 dazwischengesetzt ist. Die Dicke der Gateelek trode ist dieselbe wie die Dicke des Einrichtungsisolations films 2, das heißt die Gesamtdicke der ersten Schicht 3 bis dritten Schicht 5. Eine obere Oberfläche der Gateelektrode 8 ist mit der vorderen Oberfläche der dritten Schicht 5 des Einrichtungsisolationsfilms 2 im wesentlichen in gleicher Ebene. Bei dieser Ausführungsform sind die beiden Endoberflächen 8c und 8d im Kontakt mit den Seitenoberflächen der Öffnung 2a des Einrichtungsisolationsfilms 2. Aus diesem Grund werden selbst dann, wenn die Gateelektrode 8 als Teil einer Maske verwendet wird, wenn ein Paar von Source-/Drain gebieten gebildet wird, welche später beschrieben werden, die Source-/Draingebiete nicht kurzgeschlossen. Im Unter schied zu der in Fig. 66 gezeigten herkömmlichen Halblei tereinrichtung ist es nicht notwendig, die Abmessung l_b vom Ende des Einrichtungsisolationsfilms 102 bis zum Ende der sich auf dem Einrichtungsisolationsfilm 102 befindenden Gateelektrode 106 vorzusehen. Daher wird eine hohe Integra tion der Halbleitereinrichtung verwirklicht.

Die Bezugszeichen 10 und 11 sind ein Paar von Source-/Drain gebieten, die zwischen den Seitenoberflächen 8a und 8b der Gateelektrode 8 und den den Seitenoberflächen 8a und 8b gegenüberliegenden Seitenoberflächen der Öffnung 2a des Ein richtungsisolationsfilms 2 in dem Einrichtungsbildungsgebiet des Halbleitersubstrats 1 gebildet sind. Das Paar von Source-/Draingebieten 10 und 11 hat ein PN-Übergangsende, das mit der ersten Schicht 3 des Einrichtungsisolationsfilms 2 im Kontakt ist, und ein PN-Übergangsende, das direkt unter der Gateelektrode 8 angeordnet ist. Die Source-/Draingebiete 10 und 11 bestehen aus Gebieten mit kleiner Störstellenkon zentration 10a und 11a, in welche bei dieser Ausführungsform Arsen (As) implantiert ist, und Gebieten mit großer Stör stellenkonzentration 10b und 11b. Ein Kanalgebiet 12 ist zwischen dem Paar von Source-/Draingebieten 10 und 11 ge bildet.

Die Bezugszeichen 13, 13 sind erste Seitenwandungsisola tionsfilme (Seitenwandungen), die auf den Seitenoberflächen 8a und 8b der Gateelektrode 8 gebildet sind. Die Breite des Seitenwandungsisolationsfilms ist zum Beispiel etwa 50 bis 100 nm in einer Ebene, in welcher der Seitenwandungsisola tionsfilm im Kontakt mit dem Halbleitersubstrat 1 ist. Diese ersten Seitenwandungsisolationsfilme 13 sind Isolations filme, die aus einem Siliziumoxidfilm bestehen, welcher mittels CVD gebildet wird. Die ersten Seitenwandungsisolations filme 13 werden als Teil der Maske verwendet, wenn die Ge biete mit großer Störstellenkonzentration 10b und 11b des Paares von Source-/Draingebieten 10 und 11 gebildet werden. Die ersten Seitenwandungsisolationsfilme 13 verursachen auch, daß Source-/Drainelektroden, die später beschrieben werden, in einer selbstausgerichteten Weise gebildet werden, und sie isolieren die Source-/Drainelektroden elektrisch von der Gateelektrode 8.

Die Bezugszeichen 14 sind zweite Seitenwandungsisolations filme, die längs jener Seitenoberflächen der Öffnung 2a des Einrichtungsisolationsfilms 2 gebildet sind, welche sich von denjenigen Seitenoberflächen unterscheiden, die im Kontakt mit der Gateelektrode 8 sind. Die Breite des zweiten Seiten wandungsisolationsfilms 14 ist zum Beispiel 50 bis 100 nm an einer Stelle, an welcher der zweite Seitenwandungsisola tionsfilm 14 im Kontakt mit dem Halbleitersubstrat 1 ist. Der zweite Seitenwandungsisolationsfilm 14 ist ein Isola tionsfilm, der aus einem Siliziumoxidfilm besteht, welcher mittels CVD gebildet ist. Die zweiten Seitenwandungsisola tionsfilme 14 werden zu derselben Zeit gebildet, zu welcher die ersten Seitenwandungsisolationsfilme 13 gebildet werden.

Die Bezugszeichen 15 und 16 bezeichnen ein Paar von Source-/Drainelektroden, die von der Gateelektrode 8 mittels der ersten Seitenwandungsisolationsfilme 13 elektrisch iso liert sind. Das Paar von Source-/Drainelektroden 15 und 16 ist mit dem entsprechenden Paar von Source-/Draingebieten 10 und 11 elektrisch verbunden. Die Source-/Drainelektroden 15 und 16 sind aus einer Schicht aus polykristallinem Silizium oder aus einer mit Störstellen wie beispielsweise Phosphor oder Bor dotierten Schicht aus polykristallinem Silizium ge bildet. Die Dicke der Source-/Drainelektroden 15 und 16 ist dieselbe wie die Dicke des Einrichtungsisolationsfilms 2, das heißt die Gesamtdicke der ersten Schicht 3 bis dritten Schicht 5. Die oberen Oberflächen der Source-/Draingebiete 15 und 16 sind mit der vorderen Oberfläche der dritten Schicht 5 des Einrichtungsisolationsfilms 2 im wesentlichen in gleicher Ebene. Bei dieser Ausführungsform werden die Seitenwandungsisolationsfilme 13 und 14 als Teil einer Maske gebildet, wobei es im Gegensatz zu der in Fig. 65 gezeigten herkömmlichen Halbleitereinrichtung nicht notwendig ist, einen Abstand (die Abmessung l_a) zwischen dem Kontaktloch 19a und der Kante des Einrichtungsisolationsfilms 2 zu be rücksichtigen, wodurch das Einrichtungsbildungsgebiet des Halbleitersubstrats 1 miniaturisiert wird. Selbst wenn die Source-/Drainelektroden 15 und 16 in engem Kontakt mit den Source-/Draingebieten 10 und 11 sind und für die Source-/Drainelektroden 15 und 16 eine Titannitridschicht verwendet wird, wird eine sich aus der Diffusion der Stör stellen der Source-/Draingebiete 10 und 11 in die Source-/Drainelektroden 15 und 16 ergebende Abnahme der Störstellenkonzentration der Source-/Draingebiete 10 und 11 nicht vorkommen. Die Source-/Drainelektroden 15 und 16 wir ken als Barrierenschicht bezüglich der Diffusion von Stör stellen.

Der n-Typ-MOS-Transistor ist in dem von dem Einrichtungsiso lationsfilm 2 umgebenen Einrichtungsbildungsgebiet des Halb leitersubstrats 1 gebildet, das heißt in dem Gebiet, das in der Öffnung 2a freigelegt ist. Der n-Typ-MOS-Transistor wird aus der Gateelektrode 8, dem Paar von Source-/Draingebieten 10 und 11 und dem Paar von Source-/Drainelektroden 15 und 16 gebildet.

Das Bezugszeichen 17 ist eine Leitbahnschicht zur Gateelek trodenverwendung, welche auf der oberen Oberfläche der drit ten Schicht 5 des Einrichtungsisolationsfilms 2 gebildet und mit der oberen Oberfläche der Gateelektrode 8 elektrisch verbunden ist. Die Gateelektroden-Leitbahnschicht 17 wird mittels Sputtern oder CVD gebildet. Die Gateelektroden-Leit bahnschicht 17 ist aus einer Schicht aus leitendem Material gebildet, welche eine Dicke von beispielsweise 50 nm auf weist, und die leitende Schicht ist aus der Gruppe gewählt, welche umfaßt: eine polykristalline Schicht; eine Metallsilizidschicht wie beispielsweise Wolframsilizid, Titansili zid, Kobaltsilizid, Tantalsilizid, Molybdänsilizid oder Platinsilizid; eine Metallnitridfilmschicht wie beispiels weise Titannitrid oder Tantalnitrid; eine Metallschicht wie beispielsweise Wolfram, Tantal, Molybdän oder Kobalt; eine Metallschicht wie beispielsweise Aluminium oder einen lami nierten Körper, der aus zwei oder mehr der vorstehenden be steht. Wie in den Zeichnungen gezeigt, sind bei dieser Aus führungsform die obere Oberfläche der Gateelektrode 8 und die vordere Oberfläche der dritten Schicht 5 des Einrich tungsisolationsfilms 2 miteinander in gleicher Ebene, und daher ist die Gateelektroden-Leitbahnschicht leicht zu bilden.

Das Bezugszeichen 18 ist eine der Source-Drainelektroden- Leitbahnschichten, die auf der oberen Oberfläche der dritten Schicht 5 des Einrichtungsisolationsfilms 2 gebildet sind, und die Source-Drainelektroden-Leitbahnschicht 18 ist mit der oberen Oberfläche der Source-/Drainelektrode 16 des Paares von Source-/Drainelektroden 15 und 16 elektrisch ver bunden. Diese Source-Drainelektroden-Leitbahnschicht 18 wird mittels Sputtern oder CVD gebildet und besteht aus einer Schicht aus leitendem Material, welche eine Dicke von bei spielsweise 50 nm hat und aus jener Gruppe gewählt ist, wel che umfaßt: eine polykristalline Schicht; eine Metallsili zidschicht wie beispielsweise Wolframsilizid, Titansilizid, Kobaltsilizid, Tantalsilizid, Molybdänsilizid oder Platinsi lizid; eine Metallnitridfilmschicht wie beispielsweise Ti tannitrid oder Tantalnitrid; eine Metallschicht wie bei spielsweise Wolfram, Tantal, Molybdän oder Kobalt; eine Me tallschicht wie beispielsweise Aluminium oder einen lami nierten Körper, der aus zwei oder mehr der vorstehenden be steht. Diese Source-Drainelektroden-Leitbahnschicht 18 wird zu derselben Zeit gebildet, zu welcher die Gateelektroden- Leitbahnschicht 17 gebildet wird. Wie in den Zeichnungen dargestellt, ist bei dieser Ausführungsform die obere Ober fläche der Source-/Drainelektrode 16 in gleicher Ebene mit der oberen Oberfläche der dritten Schicht 5 des Einrichtungsisolationsfilms 2, und daher ist die Source-/Drainelek troden-Leitbahnschicht 18 leicht zu bilden. Es ist im Unter schied zu der in Fig. 65 gezeigten herkömmlichen Halblei tereinrichtung vollkommen unnötig, einen Abstand (die Ab messung l_a) zwischen dem Kontaktloch 19a und der Kante des Einrichtungsisolationsfilms 2 zu berücksichtigen, wodurch das Einrichtungsbildungsgebiet des Halbleitersubstrats 1 miniaturisiert wird.

Das Bezugszeichen 19 ist ein Zwischenschichtisolationsfilm, und dieser Zwischenschichtisolationsfilm 19 ist über dem Einrichtungsisolationsfilm 2, der Gateelektrode 8, dem Paar von Source-/Drainelektroden 15 und 16, den Seitenwandungs isolationsfilmen 13 und 14, der Gateelektroden-Leitbahn schicht 17 und der Source-/Drainelektrode 18 gebildet. Ein Kontaktloch 19a ist in dem Zwischenschichtisolationsfilm 19 über der Source-/Drainelektrode 15 des Paares von Source-/Drainelektroden 15 und 16 gebildet. Der Zwischen schichtisolationsfilm 19 ist aus einem Siliziumoxidfilm ge bildet, der beispielsweise mittels CVD auf eine Dicke von 800 nm laminiert ist. Bei dieser Ausführungsform kann das Kontaktloch 19a derart angeordnet sein, daß ein Teil des Kontaktlochs 19a mit der oberen Oberfläche des Einrichtungs isolationsfilms 2 überlappt ist. (Selbstverständlich kann die Gesamtheit eines Kontaktlochs 19 über der Source-/Drain elektrode 15 angeordnet sein.) Es ist im Unterschied zu der in Fig. 65 gezeigten herkömmlichen Halbleitereinrichtung vollkommen unnötig, einen Abstand (die Abmessung l_a) zwi schen dem Kontaktloch 19a und der Kante des Einrichtungs isolationsfilms 2 zu berücksichtigen, wodurch das Einrich tungsbildungsgebiet des Halbleitersubstrats 1 miniaturisiert wird.

Das Bezugszeichen 20 ist eine andere Source-/Drainelektro den-Leitbahnschicht, die mit der Source-/Drainelektrode 15 elektrisch verbunden ist. Wenn die Source-/Drainelektrode 15 aus einem Film aus polykristallinem Silizium gebildet ist, dann ist eine aus einem Metallnitridfilm wie beispielsweise Titannitrid bestehende Barrierenschicht als Substratschicht vorgesehen und wird über der Barrierenschicht die Source-/Drainelektroden-Leitbahnschicht zum Beispiel als Aluminiumschicht, eine Aluminiumlegierungsschicht oder eine aus Kupfer bestehende leitende Schicht gebildet, von denen jede eine Dicke von 500 nm aufweist. Wenn die Source-/Drain elektrode 15 aus einer Filmschicht aus einem Metallnitrid mit großer Schmelztemperatur, einer Schicht aus einem Metall mit großer Schmelztemperatur oder einem aus ihnen bestehen den laminierten Körper gebildet ist und insbesondere wenn die Source-/Drainelektrode 15 aus einer Titannitridschicht gebildet ist, die mit dem Source-/Draingebiet 10 im Kontakt ist, dann wird die Source-/Drainelektrode 15 als Barrieren schicht wirken. Aus diesem Grund wird die Source-/Drainelek troden-Leitbahnschicht beispielsweise als Aluminiumschicht, Aluminiumlegierungsschicht oder einfache Kupferschicht ge bildet, von denen jede eine Dicke von 500 nm hat.

Ein Verfahren zum Herstellen der Halbleitereinrichtung mit einem derartigen Aufbau und insbesondere ein Verfahren zum Bilden des Einrichtungsisolationsfilms 2 und ein Verfahren zum Herstellen eines MOS-Transistors werden unter Bezugnahme auf die Fig. 3 bis 16 zunächst beschrieben werden.

Wie in Fig. 3 gezeigt, wird über der einen Hauptoberfläche des Halbleitersubstrats 1, das aus einem Siliziumsubstrat mit einem ersten Leitfähigkeitstyp (einer p-Typ-Leitfähig keit bei dieser Ausführungsform) durch thermische Oxidation oder CVD ein Siliziumoxidfilm 300 mit einer Dicke von zum Beispiel 20 nm gebildet. Dann wird über dem Siliziumoxidfilm 300 mittels CVD ein Film aus polykristallinem Silizium 400 mit einer Dicke von beispielsweise 100 nm gebildet und auf der Oberfläche des Films aus polykristallinem Silizium 400 mittels CVD ein Siliziumoxidfilm 500 mit einer Dicke von zum Beispiel 400 nm gebildet.

An die Schicht aus polykristallinem Silizium 400 wird zum Zwecke einer Feldabschirmisolation Massepotential angelegt.

Um daher das Massepotential an das Halbleitersubstrat 1 an zulegen, wird der Film aus polykristallinem Silizium 400 mit dem Halbleitersubstrat 1 elektrisch verbunden, vorausge setzt, daß an einer vorbestimmten Stelle des Siliziumoxid films 300 vor der Bildung des polykristallinen Siliziums 400 unter Verwendung der gut bekannten Fotolithografietechnik und Ätztechnik ein bis zu der einen Hauptoberfläche des Halbleitersubstrats 1 reichendes Kontaktloch gebildet wird.

Wie in Fig. 4 gezeigt, wird über der Oberfläche des Sili ziumoxidfilms 500 ein Fotoresist aufgebracht und eine Re sistschicht 21 gebildet durch Ätzen der mit dem Einrich tungsbildungsgebiet ausgerichteten Öffnung 2a, die, von oben betrachtet, rechteckig ist. Der Siliziumoxidfilm 500 wird durch ein Ätzgas, zum Beispiel durch CF₄ oder CHF₃, unter Verwendung der Resistschicht 21 als Maske und auch unter Verwendung der Schicht aus polykristallinem Silizium 400 als Ätzstopper geätzt. Der Film aus polykristallinem Silizium 400 wird dann zum Beispiel durch ein Ätzgas wie Cl₂ oder SF₆ unter Verwendung des Siliziumoxidfilms 300 als Ätzstopper geätzt. Schließlich wird der Siliziumoxidfilm 300 durch ein Ätzgas, zum Beispiel durch CF₄ oder CHF₃, geätzt. Im Ergeb nis davon wird der Einrichtungsisolationsfilm 2 gebildet, der die erste Schicht 3, die zweite Schicht 4 und die dritte Schicht 5 aufweist, welche entsprechende mit dem Einrich tungsbildungsgebiet des Halbleitersubstrats 1 ausgerichtete Öffnungen 3a, 4a und 5a aufweisen.

Wenn der Siliziumoxidfilm 500, der Film aus polykristallinem Silizium 400 und der Siliziumoxidfilm 300 geätzt werden, dann wird gewöhnlich ein Überätzen von etwa 10% ausgeführt, was eine Gleichmäßigkeit der Ätzrate berücksichtigt. Da bei dieser Ausführungsform die Schicht aus polykristallinem Si lizium 400 mit einer anderen Ätzrate zwischen die Oxidfilme dazwischengesetzt ist, ist es möglich, die Dicke der ersten Siliziumoxidschicht 3, die auf der einen Hauptoberfläche des Halbleitersubstrats 1 gebildet ist, während sie mit ihr im Kontakt bleibt, so zu verkleinern, daß sie aufgrund des Vorhandenseins der Schicht aus polykristallinem Silizium 400 beispielsweise bis zu 20 nm dünn wird. Im Ergebnis davon ist es möglich, den Grad jenes Überätzens des Siliziumoxidfilms 300 zu verkleinen, welches ausgeführt wird, wenn die erste Schicht 3 gebildet wird, und daher ist es möglich, jenen Zeitabschnitt soweit wie möglich zu verkleinern, während dem die Oberfläche des Einrichtungsbildungsgebiets des Halblei tersubstrats einem Plasma wie C oder F ausgesetzt ist. Es ist daher möglich, zu verhindern, daß das Halbleitersubstrat 1 kontaminiert wird mit Störstellen wie C oder F, wodurch sich eine in dem Einrichtungsbildungsgebiet gebildete Ein richtung (ein MOS-Transistor) ergibt, deren (dessen) Charak teristik nicht so verschlechtert ist. Mit anderen Worten, wenn der MOS-Transistor gebildet wird, dann verursacht eine Einschließung von Störstellen wie C oder F in der Oberfläche des Halbleitersubstrats 1, daß die Gleichmäßigkeit der Dicke des Gateoxidfilms des MOS-Transistors verschlechtert wird oder daß im Ergebnis der Einschließung von Störstellen wie C oder F im Gateoxidfilm die Qualität des Films beeinträchtigt wird. Doch diese Probleme werden verhindert, und daher wer den die Charakteristiken des MOS-Transistors nicht ver schlechtert.

Bei dieser Ausführungsform ist es auch möglich, die Dicke der ersten Schicht 3 soweit zu verkleinern, daß sie bei spielsweise bis zu 20 nm dünn ist. Daher ist es unter Ver wendung einer wäßrigen Lösung von verdünnter HF ohne Über ätzen möglich, einen restlichen Siliziumoxidfilm zu ent fernen, welcher eine Dicke von etwa einigen Nanometern hat und aufgrund einer Ungleichmäßigkeit der Ätzrate erzeugt wird. Dies macht es möglich, die Öffnung 3a der ersten Schicht 3 mit noch kleinerer Beschädigung zu bilden.

Wie in Fig. 5 gezeigt, werden Störstellen mit demselben Leitfähigkeitstyp wie das Halbleitersubstrat 1, das heißt p- Typ-Störstellen bei dieser Ausführungsform, zum Beispiel Bor, in das Halbleitersubstrat 1 mit einer Implantations energie von einigen hundert keV bei einer Dosis von 10¹²-10¹³cm^-2 implantiert, nachdem die Resistschicht 21 durch Ver aschen oder dergleichen entfernt worden ist. Die implantier ten Störstellen wirken als Kanalstoppergebiet an der Ober fläche des Einrichtungsisolationsgebiets des Halbleitersub strats 1, das heißt der Oberfläche direkt unter dem Einrich tungsisolationsfilm 2. Mit anderen Worten, das erste Stör stellengebiet 6 mit einer im Vergleich zu dem Halbleiter substrat 1 größeren Störstellenkonzentration wird in einer selbstausgerichteten Weise bezüglich des Einrichtungsisola tionsfilms 2 gebildet, und das zweite Störstellengebiet 7 mit einer im Vergleich zu dem Halbleitersubstrat 1 größeren Störstellenkonzentration wird in einer vorbestimmten Tiefe unter der Oberfläche des Einrichtungsbildungsgebiets des Halbleitersubstrats 1, zum Beispiel an einer Stelle, die beispielsweise einige hundert Nanometer von der Oberfläche des Einrichtungsbildungsgebiets des Halbleitersubstrats 1 entfernt ist, gebildet.

Dann werden, wie in Fig. 6 gezeigt, die Oberfläche des Ein richtungsbildungsgebiets des Halbleitersubstrats 1 und die Seitenoberflächen der Öffnung 4a der zweiten Schicht aus polykristallinem Silizium 4 durch thermische Oxidation oxi diert, wodurch auf den entsprechenden Oberflächen Silizium oxidfilme gebildet werden. Der zu dieser Zeit auf der Ober fläche des Einrichtungsbildungsgebiets des Halbleitersub strats 1 gebildete Siliziumoxidfilm wird als Gateisolations film 9 verwendet. Andererseits wird der über den Seitenober flächen der Öffnung 4a des zweiten Films aus polykristalli nem Silizium 4 gebildete Siliziumoxidfilm als Siliziumoxid film 4c dazu verwendet, die Gateelektrode 8 von dem polykri stallinen Silizium 4b der zweiten Schicht 4 zu isolieren.

Eine Schicht aus polykristallinem Silizium 800 (die mit Störstellen wie Phosphor oder Bor dotiert sein kann), welche beim Bilden der Gateelektrode 8 mittels CVD verwendet wird, wird über der Gesamtheit der einen Hauptoberfläche des Halb leitersubstrats 1 gebildet, d. h. über dem Einrichtungsbil dungsgebiet und dem Einrichtungsisolationsfilm 2 gebildet.

Wie in Fig. 7 gezeigt, wird die Dicke der Schicht aus poly kristallinem Silizium 800 durch Polieren oder Trockenätzen in einem derartigen Maße verkleinert, daß die Oberfläche der dritten Schicht 5 des Einrichtungsisolationsfilms 2 aufge deckt wird, wobei im Ergebnis davon nur in der Öffnung 2a des Einrichtungsisolationsfilms 2 eine vergrabene Schicht aus polykristallinem Silizium 810 gebildet wird. Die Dicke dieser vergrabenen Schicht aus polykristallinem Silizium 810 ist dieselbe wie die Dicke des Einrichtungsisolationsfilms 2, und die Oberfläche der vergrabenen Schicht aus polykri stallinem Silizium 810 ist mit der Oberfläche der dritten Schicht 5 in gleicher Ebene, wodurch sich eine kontinuier liche glatte Oberfläche ergibt.

Wie in der Draufsicht der Fig. 8 gezeigt, wird unter Ver wendung der gut bekannten Fotolithografie- oder Ätztechnik eine Resistschicht 22 gebildet, um die Stelle zu sichern, an der sich die Gateelektrode befindet. Die Resistschicht 22 wird so gebildet, daß sie eine eine Ausrichtungsgenauigkeit berücksichtigende Überlappung l_b aufweist, wie in Fig. 8 gezeigt. Die vergrabene Schicht aus polykristallinem Sili zium 810 wird durch eine bekannte Ätztechnik unter Verwen dung der Resistschicht 22 als Maske geätzt, wodurch die Gateelektrode 8 gebildet wird, wie in den Fig. 9 bis 11 gezeigt. Zu dieser Zeit umfaßt das Ätzen der vergrabenen Schicht aus polykristallinem Silizium 810 nur das Ätzen der vergrabenen Schicht aus polykristallinem Silizium 810. Die Dicke der vergrabenen Schicht aus polykristallinem Silizium 810 ist durch die Dicke des Einrichtungsisolationsfilms 2 bestimmt, und daher wird das Ätzen leicht ausgeführt. Ferner werden die beiden Seitenoberflächen 8a und 8b der Gateelek trode 8 in einer selbstausgerichteten Weise mittels des Ein richtungsisolationsfilms 2 gebildet.

Wie es aus den Fig. 9 und 10 augenscheinlich ist, wird die Gateelektrode 8 derart gebildet, daß die beiden Seiten oberflächen 8a und 8b einen Abstand von den den Seitenober flächen 8a und 8b gegenüberliegenden Seitenoberflächen der Öffnung 2a des Einrichtungsisolationsfilms 2 aufweisen. Wie es auch aus den Fig. 10 und 11 augenscheinlich ist, sind die beiden Endoberflächen 8c und 8d im Kontakt mit den den Endoberflächen 8c und 8d gegenüberliegenden Seitenoberflä chen der Öffnung 2a des Einrichtungsisolationsfilms 2. Aus diesem Grund wird das Paar von Source-/Draingebieten nicht elektrisch kurzgeschlossen, selbst wenn die Gateelektrode als Teil einer Maske verwendet wird, wenn das Paar von Source-/Draingebieten gebildet wird. Obwohl die beim Bilden der Gateelektrode 8 verwendete Resistschicht 22 eine Über lappung (Randabmessung) l_b erfordert, ist es nicht notwen dig, einen Abstand (eine Abmessung l_b) zwischen dem Rand des Einrichtungsisolationsfilms 102 und dem Rand der über dem Einrichtungsisolationsfilm 102 angeordneten Gateelektrode 106 zu berücksichtigen, welcher bei der in Fig. 66 gezeig ten herkömmlichen Halbleitereinrichtung berücksichtigt wird, das heißt, es ist möglich, die Randabmessung zwischen den beiden Endoberflächen 8c und 8d der Gateelektrode 8 und dem Einrichtungsisolationsfilm 2 auf null zu verkleinern, wo durch das Einrichtungsbildungsgebiet des Halbleitersubstrats 1 miniaturisiert wird.

Wie in Fig. 12 gezeigt, werden mit einer Implantationsener gie von 20 bis 50 keV unter Verwendung der Gateelektrode 8 und des Einrichtungsisolationsfilms 2 als Maske in das Halb leitersubstrat Störstellen mit dem im Vergleich zu dem Halb leitersubstrat 1 entgegengesetzten Leitfähigkeitstyp, zum Beispiel Arsen (As) bei dieser Ausführungsform, implantiert. Im Ergebnis davon werden die das Paar von Source-/Drainge bieten bildenden Gebiete mit kleiner Störstellenkonzentra tion 10a und 11a zum Beispiel bei einer Dosis von 10¹³-10¹⁴cm^-2 in einer selbstausgerichteten Weise gebildet.

Wie in Fig. 13 gezeigt, wird ein aus einem Siliziumoxidfilm bestehender Isolationsfilm unter Verwendung von CVD über der ganzen einen Hauptoberfläche des Halbleitersubstrats 1, das heißt auf der Oberfläche des Einrichtungsisolationsfilms 2, den Seitenoberflächen der Öffnung 2a, den oberen Oberflächen des Paares von Gebieten mit kleiner Störstellenkonzentration 10a und 11a und der Gateelektrode 8, und auf den beiden Sei tenoberflächen 8a und 8b gebildet. Danach wird der Isola tionsfilm durch Trockenätzen, welches anisotropes Ätzen ist, geätzt, bis die obere Oberfläche der Gateelektrode 8 aufge deckt ist.

Im Ergebnis davon werden auf den beiden Seitenoberflächen 8a und 8b der Gateelektrode 8 die Seitenwandungen (ersten Sei tenwandungsisolationsfilme) 13, 13 gebildet und wird auf den Seitenoberflächen der Öffnung 2a des Einrichtungsisolations films 2, welche sich von den Seitenoberflächen unterschei den, die mit den Endoberflächen der Gateelektrode 8 im Kon takt sind, der zweite Seitenwandungsisolationsfilm 14 gebil det. Die Breiten der ersten und der zweiten Seitenwandungs isolationsfilme 13 und 14 an einer Stelle, an der die Sei tenwandungsisolationsfilme im Kontakt mit der einen Haupt oberfläche des Halbleitersubstrats 1 sind, werden durch die Dicke des mittels CVD gebildeten Siliziumoxidfilms einge stellt. Die Breiten der Seitenwandungsisolationsfilme 13 und 14 sind beispielsweise 50 bis 100 nm. Auf diese Weise können die ersten und die zweiten Seitenwandungsisolationsfilme 13 und 14 in einer selbstausgerichteten Weise gebildet werden, wobei es nicht notwendig ist, jenen Rand für Positionie rungszwecke zu sichern, welcher erforderlich ist, wenn die Seitenwandungsisolationsfilme mittels Fotolithografie ge bildet werden, und daher kann die Halbleitereinrichtung miniaturisiert werden.

Störstellen mit dem im Vergleich zu dem Halbleitersubstrat 1 entgegengesetzten Leitfähigkeitstyp, zum Beispiel Arsen (As) bei dieser Ausführungsform, werden mit einer Implantations energie von 50 bis 100 keV unter Verwendung der ersten und der zweiten Seitenwandungsisolationsfilme 13 und 14, der Gateelektrode 8 und des Einrichtungsisolationsfilms 2 als Maske in das Halbleitersubstrat implantiert. Im Ergebnis davon werden die das Paar von Source-/Drainelektroden bil denden Gebiete mit großer Störstellenkonzentration 10b und 11b zum Beispiel bei einer Dosis von 10¹⁵-10¹⁶ cm^-2 in einer selbstausgerichteten Weise gebildet. Die Gebiete mit kleiner Störstellenkonzentration 10a und 11a und die Gebiete mit großer Störstellenkonzentration 10b und 11b werden durch eine Wärmebehandlung thermisch diffundiert, wodurch das Paar von Source-/Draingebieten 10 und 11 gebildet wird, welche die Gebiete mit stabiler kleiner Störstellenkonzentration 10a und 11a und die Gebiete mit stabiler großer Störstellen konzentration 10b und 11b aufweisen. Ein zwischen dem Paar von Source-/Draingebieten 10 und 11 dazwischengesetztes Ge biet dient als Kanalgebiet 12.

Wie in Fig. 14 gezeigt, wird eine Schicht aus polykri stallinem Silizium (die mit Störstellen wie Phosphor oder Bor dotiert sein kann), welche beim Bilden des Paares von Source-/Drainelektroden 15 und 16 mittels CVD verwendet wird, über der Gesamtheit der einen Hauptoberfläche des Halbleitersubstrats 1 gebildet, d. h. über dem Einrichtungs bildungsgebiet, dem Einrichtungsisolationsfilm 2, der Gate elektrode 8 und den ersten und den zweiten Seitenwandungs isolationsfilmen 13 und 14 gebildet. Danach wird die Dicke der Schicht aus polykristallinem Silizium durch Polieren oder Trockenätzen in dem Maße verkleinert, daß die Ober fläche der dritten Schicht 5 des Einrichtungsisolationsfilms 2 aufgedeckt wird, wobei im Ergebnis davon nur in dem von den ersten und den zweiten Seitenwandungsisolationsfilmen 13 und 14 umgebenen Einrichtungsbildungsgebiet des Halbleiter substrats 1, das heißt nur auf dem Paar von Source-/Drainge bieten 10 und 11, eine vergrabene Schicht aus polykristalli nem Silizium gebildet wird.

Diese vergrabene Schicht aus polykristallinem Silizium wird das Paar von Source-/Drainelektroden 15 und 16, und die Dicke der vergrabenen Schicht aus polykristallinem Silizium ist dieselbe wie die Dicke des Einrichtungsisolationsfilms 2. Die Oberfläche der vergrabenen Schicht aus polykristalli nem Silizium ist mit der Oberfläche der dritten Schicht 5 in gleicher Ebene, wodurch sich eine kontinuierliche glatte Oberfläche ergibt. Auf diese Weise kann in einer selbstaus gerichteten Weise das Paar von Source-/Drainelektroden 15 und 16 gebildet werden, und daher ist es nicht notwendig, einen Rand für Ausrichtungszwecke zu sichern, welcher er forderlich ist, wenn mittels Fotolithografie die Source-/Drainelektroden 15 und 16 gebildet werden, wodurch die Halbleitereinrichtung miniaturisiert werden kann. Mit anderen Worten, im Unterschied zu der in Fig. 65 gezeigten herkömmlichen Halbleitereinrichtung ist es nicht notwendig, den Abstand (die Abmessung l_a) zwischen dem Kontaktloch 19a und der Kante des Einrichtungsisolationsfilms 2 zu berück sichtigen, wodurch das Einrichtungsbildungsgebiet des Halb leitersubstrats 1 miniaturisiert wird.

Auf diese Weise wird in dem Einrichtungsbildungsgebiet des Halbleitersubstrats 1, welches von dem Einrichtungsisola tionsfilm 2 umgeben ist, das heißt, welches in der Öffnung 2a freigelegt ist, der n-Typ-MOS-Transistor mit der Gate elektrode 8, dem Paar von Source-/Draingebieten 10 und 11 und dem Paar von Source-/Drainelektroden 15 und 16 gebildet. Wie in der Perspektivansicht der Fig. 15 gezeigt, sind die oberen Oberflächen der Gateelektrode 8 und das Paar von Source-/Drainelektroden 15 und 16 glatt und in gleicher Ebene mit der oberen Oberfläche der dritten Schicht 5 des Einrichtungsisolationsfilms 2 und sind auch die oberen Ober flächen umgeben von der dritten Schicht 5 des Einrichtungs isolationsfilms 2.

Wie in Fig. 16 gezeigt, wird über der Gesamtheit der einen Hauptoberfläche des Halbleitersubstrats 1 eine Schicht aus leitendem Material gebildet, d. h., sie wird über der Ober fläche des Einrichtungsisolationsfilms 2, der oberen Ober fläche der Gateelektrode 8, den oberen Oberflächen des Paares von Source-/Drainelektroden 15 und 16 und den oberen Oberflächen der ersten und der zweiten Seitenwandungsisola tionsfilme 13 und 14 mittels Sputtern oder CVD gebildet. Diese Schicht aus leitendem Material hat eine Dicke von beispielsweise 50 nm und ist aus der Gruppe gewählt, welche umfaßt: eine polykristalline Schicht; eine Metallsilizid schicht wie beispielsweise Wolframsilizid, Titansilizid, Kobaltsilizid, Tantalsilizid, Molybdänsilizid, Nickelsilizid oder Platinsilizid; eine Metallnitridfilmschicht wie bei spielsweise Titannitrid oder Tantalnitrid; eine Metall schicht wie beispielsweise Wolfram, Tantal, Molybdän oder Kobalt; eine Metallschicht wie beispielsweise Aluminium oder einen laminierten Körper, der aus zwei oder mehr der vor stehenden besteht. Eine Resistschicht wird dann über der leitenden Schicht strukturiert.

Die leitende Schicht wird dann unter Verwendung der Resist schicht als Maske geätzt, so daß eine Gateelektroden-Leit bahnschicht 17, welche mit der oberen Oberfläche der Gate elektrode 8 elektrisch verbunden ist, und die eine Source-/Drainelektroden-Leitbahnschicht 18, welche mit der oberen Oberfläche der Source-/Drainelektrode 16 des Paares von Source-/Drainelektroden elektrisch verbunden ist, gebil det werden. Die Schicht aus leitendem Material wird auf der glatten Oberfläche gebildet, und daher wird das Ätzen dieser Schicht aus leitendem Material zu dieser Zeit mit großer Ge nauigkeit leicht ausgeführt. Da ferner die Source-/Drain elektroden-Leitbahnschicht 18 elektrisch verbunden mit der oberen Oberfläche der Source-/Drainelektrode 16 ist, ist die Source-/Drainelektroden-Leitbahnschicht 18 nicht elektrisch verbunden mit dem ersten Störstellengebiet 6 unter dem Ein richtungsisolationsfilm 2. Im Unterschied zu der in Fig. 65 gezeigten herkömmlichen Halbleitereinrichtung ist es nicht notwendig, den Abstand (die Abmessung l_a) zwischen dem Kon taktloch 19a und der Kante des Einrichtungsisolationsfilms 2 zu berücksichtigen, wodurch das Einrichtungsbildungsgebiet des Halbleitersubstrats 1 miniaturisiert wird.

Ein Zwischenschichtisolationsfilm 19, der zum Beispiel aus einem Siliziumoxidfilm mit einer Dicke von 800 nm besteht, wird über der Gesamtheit der einen Hauptoberfläche des Halb leitersubstrats 1 gebildet, d. h., er wird über der Oberflä che des Einrichtungsisolationsfilms 2, der oberen Oberfläche der Gateelektrode 8, den oberen Oberflächen des Paares von Source-/Drainelektroden 15 und 16, den oberen Oberflächen der ersten und der zweiten Seitenwandungsisolationsfilme 13 und 14, der Oberfläche der Gateelektroden-Leitbahnschicht 17 und der Oberfläche der Source-/Drainelektroden-Leitbahn schicht 18 mittels Sputtern oder CVD gebildet. Ein Kontakt loch 19a wird an einer mit der Source-/Drainelektrode 15 des Paares von Source-/Drainelektroden ausgerichteten Stelle unter Verwendung der gut bekannten Fotolithografie- oder Trockenätztechnik gebildet. Es ist nur notwendig, wenigstens einen Teil der Source-/Drainelektrode 15 freizulegen, nach dem das Kontaktloch 19a gebildet worden ist. Im Unterschied zu der in Fig. 65 gezeigten herkömmlichen Halbleiterein richtung ist es nicht notwendig, den Abstand (die Abmessung l_a) zwischen dem Kontaktloch 19a und der Kante des Einrich tungsisolationsfilms 2 zu berücksichtigen, wodurch das Ein richtungsbildungsgebiet des Halbleitersubstrats 1 miniaturi siert wird.

Eine leitende Schicht, die eine Dicke von beispielsweise 500 nm hat und aus Aluminium, einer Aluminiumlegierung oder Kupfer gebildet ist, wird über der Gesamtheit der Oberfläche des Zwischenschichtisolationsfilms 19 mittels Sputtern oder CVD gebildet, und auf der leitenden Schicht wird eine Re sistschicht strukturiert. Die leitende Schicht wird unter Verwendung der Resistschicht als Maske geätzt, wodurch eine andere Source-/Draineiektroden-Leitbahnschicht 20 so gebil det wird, daß sie mit der Source-/Drainelektrode 15 mittels des Kontaktlochs 19a des Zwischenschichtisolationsfilms 19 elektrisch verbunden ist. Wenn die Source-/Drainelektrode 15 aus polykristallinem Silizium gebildet ist, dann wird eine aus einem Metallnitridfilm wie beispielsweise Titannitrid bestehende Barrierenschicht als Substratschicht aus Alumi nium, einer Aluminiumlegierung oder Kupfer vorgesehen. Wenn die Source-/Drainelektrode 15 aus einer Metallnitridfilm schicht, einer Metallschicht oder aus einem aus ihnen be stehenden laminierten Körper gebildet ist und insbesondere wenn die Source-/Drainelektrode 15 aus einer Titannitridschicht gebildet ist, die im Kontakt mit dem Source-/Drain gebiet 10 ist, dann wird die andere Source-/Drainelektrode 15 als Barrierenschicht wirken, und daher ist die Substrat schicht nicht notwendig. Eine der Elektrodenleitbahn schichten 18 und 20 kann mit der Source-/Drainelektrode ver bunden sein, oder beide der Elektrodenleitbahnschichten 18 und 20 können mit der entsprechenden Elektrode des Paares von Source-/Drainelektroden verbunden sein. Die Form der Öffnung 2a ist wählbar und nicht auf eine rechteckige Form beschränkt.

Auf diese Weise wird die in den Fig. 1 und 2 gezeigte Halbleitereinrichtung gebildet, und diese Halbleitereinrich tung weist die folgenden Vorteile auf:

1. Der Einrichtungsisolationsfilm 2 wird aus dem Silizium oxidfilm 500, dem Film aus polykristallinem Silizium 400 und dem Siliziumoxidfilm 300 gebildet, und diese Filme werden einer nach dem anderen unter Verwendung des nachfolgenden unteren Films als Ätzstopper geätzt. Die als Isolationsfilm benötigte Dicke kann durch den Siliziumoxidfilm 500, der die obere dritte Schicht 5 bildet, gesteuert werden. Die Dicke des Siliziumoxidfilms der ersten Schicht 3, welche auf der einen Hauptoberfläche des Halbleitersubstrats 1 gebildet wird, während sie mit derselben im Kontakt bleibt, kann erheblich dünn gebildet werden. Daher kann jene Zeit auf ein Minimum verkleinert werden, welche dazu erforderlich ist, die Oberfläche des Einrichtungsbildungsgebiets des Halb leitersubstrats einem Plasma wie C oder F auszusetzen. Es ist möglich, eine sich aus der Einschließung von Störstellen wie C oder F in das Halbleitersubstrat 1 ergebende Ver schlechterung der Charakteristik der Einrichtung (des MOS- Transistors) zu unterdrücken.
2. Die obere Oberfläche der Gateelektrode 8 ist kontinuier lich glatt und mit der Oberfläche der dritten Schicht 5 des Einrichtungsisolationsfilms 2 in gleicher Ebene. Die beiden Endoberflächen 8c und 8d der Gateelektrode 8 sind im Kontakt mit den den Endoberflächen 8c und 8d gegenüberliegenden Sei tenoberflächen der Öffnung 2a des Einrichtungsisolations films 2, und die Gateelektrode 8 ist in der Öffnung 2a des Einrichtungsisolationsfilms 2 eingebettet. Aus diesen Grün den ist es möglich, das durch die Gateelektrode 8 eingenom mene Gebiet zu verkleinern. Selbst wenn die Gateelektrode 8 als Teil einer Maske beim Bilden des Paares von Source-/Draingebieten verwendet wird, wird das Paar von Source-/Draingebieten nicht elektrisch kurzgeschlossen. Die Randabmessung zwischen den Endoberflächen 8c und 8d der Gateelektrode kann auf null verkleinert werden, und die Einrichtung kann hoch integriert werden.
3. Die oberen Oberflächen des Paares von Source-/Drainelek troden 15 und 16 sind kontinuierlich glatt und mit der obe ren Oberfläche der dritten Schicht 5 des Einrichtungsisola tionsfilms 2 in gleicher Ebene. Das Paar von Source-/Drain elektroden kann in einer selbstausgerichteten Weise gebildet werden, und daher wird ein Ausrichtungsrand unnötig, und daher kann die Einrichtung miniaturisiert werden.
4. Der n-Typ-MOS-Transistor mit der Gateelektrode 8, dem Paar von Source-/Draingebieten 10 und 11 und dem Paar von Source-/Drainelektroden 15 und 16 ist in dem Einrichtungs bildungsgebiet des Halbleitersubstrats 1 gebildet, welches von dem Einrichtungsisolationsfilm 2 umgeben ist, das heißt, welches in der Öffnung 2a freigelegt ist. Sowohl die obere Oberfläche der Gateelektrode 8 als auch die oberen Ober flächen des Paares von Source-/Drainelektroden 15 und 16 sind glatt und mit der Oberfläche der dritten Schicht 5 des Einrichtungsisolationsfilms 2 in gleicher Ebene, und die oberen Oberflächen sind auch von der dritten Schicht 5 des Einrichtungsisolationsfilms 2 umgeben. Aufgrund eines der artigen Aufbaus ist die Einrichtung zur hohen Integration geeignet, und der Einrichtungsisolationsfilm 2 und der MOS- Transistor, welche ein leichteres Strukturieren zulassen, werden erhalten.
5. Die Gateelektroden-Leitbahnschicht 17 und die eine Source-/Drainelektroden-Leitbahnschicht 18 werden auf der Oberfläche der dritten Schicht 5 des Einrichtungsisolations films 2 gebildet, und die Schichten 17 und 18 sind entspre chend mit der oberen Oberfläche der Gateelektrode 8 und der oberen Oberfläche der einen Source-/Draineiektrode 16 elek trisch verbunden. Folglich wird das Ätzen, um die Gateelek troden-Leitbahnschicht 17 und die eine Source-/Drainelektro den-Leitbahnschicht 18 zu bilden, mit großer Genauigkeit leicht ausgeführt. Es ist vollkommen unnötig, einen Abstand zwischen der Source-/Drainelektroden-Leitbahnschicht 18 und der Kante des Einrichtungsbildungsgebiets 2 zu berücksichti gen, und daher kann die Einrichtung miniaturisiert werden.
6. Wenn die Source-/Drainelektrode 15 aus einer Schicht aus einem Metallnitrid mit großer Schmelztemperatur, einer Schicht aus einem Metall mit großer Schmelztemperatur oder einem aus ihnen bestehenden laminierten Körper gebildet ist und insbesondere wenn die Source-/Drainelektrode 15 aus einer Titannitridschicht gebildet ist, welche mit dem Source-/Draingebiet 10 im Kontakt ist, dann wird die Source-/Drainelektrode 15 als Barrierenschicht bezüglich der anderen Source-/Drainelektroden-Leitbahnschicht 20, die aus einer aus Aluminium, einer Aluminiumlegierung oder aus Kupfer bestehenden leitenden Schicht gebildet ist, wirken.

Bei der Erläuterung des Herstellungsverfahrens in der ersten Ausführungsform wird die Gateelektrode 8 aus polykristalli nem Silizium gebildet (welches mit Störstellen wie Phosphor oder Bor dotiert sein kann). Doch die Gateelektrode 8 kann aus einer anderen leitenden Schicht gebildet werden, die zum Beispiel aus der Gruppe gewählt ist, welche umfaßt: eine polykristalline Schicht; eine Metallsilizidschicht wie bei spielsweise Wolframsilizid, Titansilizid, Kobaltsilizid, Tantalsilizid, Molybdänsilizid oder Platinsilizid; eine Me tallnitridfilmschicht wie beispielsweise Titannitrid oder Tantalnitrid; eine Metallschicht wie beispielsweise Wolfram, Tantal, Molybdän oder Kobalt; eine Metallschicht wie beispielsweise Aluminium oder einen laminierten Körper, der aus zwei oder mehr der vorstehenden besteht.

Die Gebiete mit kleiner Störstellenkonzentration 10a und 11a des Paares von Source-/Draingebieten 10 und 11 werden durch Ionenimplantation gebildet. Doch die Gebiete mit kleiner Störstellenkonzentration können durch Diffundieren des in den ersten und den zweiten Seitenwandungsisolationsfilmen 13 und 14 enthaltenen Phosphors in die eine Hauptoberfläche des Halbleitersubstrats 1 mittels einer Wärmebehandlung, wie beispielsweise einer thermischen Diffusion, unter Verwendung eines mit Phosphor dotierten Siliziumoxidfilms (eines soge nannten PSG-Films) als erste und zweite Seitenwandungsiso lationsfilme 13 und 14 ohne Verwendung einer Ionenimplanta tion gebildet werden.

Das Paar von Source-/Drainelektroden 15 und 16 ist aus poly kristallinem Silizium (welches mit Störstellen wie Phosphor oder Bor dotiert sein kann) oder aus einer Titannitrid schicht gebildet. Doch das Paar von Source-/Drain elektroden 15 und 16 kann aus einer anderen leitenden Schicht gebildet sein, die beispielsweise aus der Gruppe gewählt ist, welche umfaßt: eine Metallsilizidschicht wie beispielsweise Wolframsilizid, Titansilizid, Kobaltsilizid, Tantalsilizid, Molybdänsilizid oder Platinsilizid; eine Me tallnitridfilmschicht wie beispielsweise Titannitrid oder Tantalnitrid; eine Metallschicht wie beispielsweise Wolfram, Tantal, Molybdän oder Kobalt; eine Metallschicht wie bei spielsweise Aluminium; eine Schicht aus amorphem Silizium oder einen laminierten Körper, der aus zwei oder mehr der vorstehenden besteht.

Wenn für das Paar von Source-/Drainelektroden 15 und 16 eine mit Phosphor oder Bor dotierte leitende Schicht (welche do tiert wird durch Beimischen von Gas, wie beispielsweise von PH₃ oder B₂H₆, wenn mittels CVD ein Film gebildet wird, oder welche durch Ionenimplatation dotiert wird, nachdem ein Film gebildet worden ist) verwendet wird, dann ist es auch möglich, die Gebiete mit großer Störstellenkonzentration 10b und 11b zu bilden durch Unterwerfen der leitenden Schicht einer Wärmebehandlung, um den Phosphor oder das Bor in die eine Hauptoberfläche des Halbleitersubstrats 1 thermisch zu diffundieren, anstatt durch Bilden der Gebiete mit großer Störstellenkonzentration 10b und 11b des Paares von Source-/Draingebieten 10 und 11 unter Verwendung einer Ionenimplantation.

Das erste Störstellengebiet 6, das als Kanalstoppergebiet wirkt, wird durch Ionenimplantation gebildet, nachdem der Einrichtungsisolationsfilm 2 gebildet worden ist. Doch das erste Störstellengebiet 6 kann zum Beispiel gemäß einem Ver fahren, das auf der Seite 246 der IEDM '88 offenbart wird, vor der Bildung des Einrichtungsisolationsfilms 2 gebildet werden.

Um eine Schwellenspannung Vth des MOS-Transistors zu steu ern, kann mit einer Implantationsenergie von 10-30 keV bei einer Dosis von 10¹²-10¹³ cm^-2 in das in der Öffnung 2a des Einrichtungsisolationsfilms 2 freigelegte Einrichtungsbil dungsgebiet des Halbleitersubstrats 1 vor der Bildung des Gateoxidfilms 9 und nach der Bildung des Einrichtungsisola tionsfilms 2 Bor implantiert werden.

Obwohl das Halbleitersubstrat 1 bei der ersten Ausführungs form ein Siliziumsubstrat ist, kann als Halbleitersubstrat 1 ein Siliziumsubstrat verwendet werden, auf dessen einen Hauptoberfläche ein Wannengebiet gebildet ist (vorteil hafterweise entspricht in diesem Falle das Wannengebiet dem Halbleitersubstrat), oder es kann auch ein SOI-(Silizium- auf-Isolator-)Substrat verwendet werden.

Die vorstehende Erläuterung betraf einen n-Typ-MOS-Transi stor, aber dieselbe Erläuterung trifft auch auf einen p-Typ- MOS-Transistor zu. In diesem Fall muß der bei der vorstehen den Ausführungsform angeführte Leitfähigkeitstyp umgekehrt werden.

Die dritte Schicht 5 des Einrichtungsisolationsfilms 2 und die Seitenwandungsisolationsfilme 13 und 14 sind entspre chend aus einem Siliziumoxidfilm gebildet. Diese Filme kön nen entsprechend aus einem Siliziumnitridfilm geb 79809 00070 552 001000280000000200012000285917969800040 0002019542606 00004 79690ildet sein. In diesem Fall wirken die dritte Schicht 5 und die Seiten wandungsisolationsfilme 13 und 14 entsprechend als Ätzstop per, wenn der den Zwischenschichtisolationsfilm 19 bildende Siliziumoxidfilm geätzt wird, um das Kontaktloch 19a zu bil den. Aus diesem Grund wird das Kontaktloch 19a nicht elek trisch verbunden sein mit der (aus polykristallinem Silizium gebildeten) zweiten Schicht 4 des Einrichtungsisolations films 2, selbst wenn der Zwischenschichtisolationsfilm 19 überätzt wird, wenn das Kontaktloch 19a gebildet wird.

Die zweite Ausführungsform

Fig. 17 zeigt eine Halbleitereinrichtung in einer zweiten Ausführungsform der vorliegenden Erfindung. Bei der ersten Ausführungsform ist die Source-/Drainelektroden-Leitbahn schicht 20 nur mit der oberen Oberfläche der Source-/Drain elektrode 13 elektrisch verbunden. Im Unterschied dazu unterscheidet sich die zweite Ausführungsform von der ersten Ausführungsform nur dadurch, daß die Source-/Drainelektro den-Leitbahnschicht 20 elektrisch verbunden ist mit der obe ren Oberfläche und der Seitenoberfläche der Source-/Drain elektrode 13.

Die zweite Ausführungsform ist bis zu dem Schritt zum Bilden des Zwischenschichtisolationsfilms 19 vollkommen dieselbe wie die erste Ausführungsform. Wenn in dem Zwischenschicht isolationsfilm 19 an einer mit der Source-/Drainelektrode 15 ausgerichteten Stelle das Kontaktloch 19a gebildet wird, dann werden die Oberflächen der dritten Schicht 5 des Ein richtungsisolationsfilms 2 und des Seitenwandungsisolations films 14 zum Beispiel 100 nm abgeätzt. Der Zwischenschicht isolationsfilm 19, die dritte Schicht 5 des Einrichtungs isolationsfilms 2 und der Seitenwandungsisolationsfilm 14 sind jeweils aus einem Siliziumoxidfilm gebildet. Aus diesem Grund ist es auch möglich, die dritte Schicht 5 des Einrich tungsisolationsfilms 2 und den Seitenwandungsisolationsfilm 14 durch Überätzen des Zwischenschichtisolationsfilms 19 zu ätzen. Andererseits wird die Source-/Drainelektrode 15 aus einem Material mit einer im Vergleich zu derjenigen des Si liziumoxidfilms verschiedenen Ätzrate gebildet. Daher wird die Source-/Drainelektrode 15 ungeätzt gelassen.

Danach wird, wie bei der ersten Ausführungsform, über der Gesamtheit der Oberfläche des Zwischenschichtisolationsfilms 19 mittels Sputtern oder CVD eine aus Aluminium oder einer Aluminiumlegierung bestehende leitende Schicht gebildet, welche eine Dicke von beispielsweise 500 nm hat. Auf der leitenden Schicht wird eine Resistschicht strukturiert. Wenn die leitende Schicht unter Verwendung der Resistschicht als Maske geätzt wird, dann wird die Source-/Drainelektroden- Leitbahnschicht 20 gebildet, welche mit der oberen Oberflä che und der Seitenoberfläche der Source-/Drainelektrode 15 mittels des Kontaktlochs 19a des Zwischenschichtisolations films 19 elektrisch verbunden ist.

Die Halbleitereinrichtung mit einem derartigen Aufbau lie fert dieselben Vorteile wie die Halbleitereinrichtung in der ersten Ausführungsform. Außerdem wird ein Kontaktgebiet zwi schen der Source-/Drainelektrode 15 und der anderen Source-/Drainelektroden-Leitbahnschicht 20 vergrößert, wo durch sich ein verkleinerter Kontaktwiderstand ergibt.

Die dritte Ausführungsform

Fig. 18 zeigt eine Halbleitereinrichtung in einer dritten Ausführungsform der vorliegenden Erfindung. Bei der ersten Ausführungsform ist auf der Oberfläche der dritten Schicht 5 des Einrichtungsisolationsfilms 2 die Gateelektroden-Leit bahnschicht 17 gebildet, und die Gateelektroden-Leitbahn schicht 17 ist mit der oberen Oberfläche der Gateelektrode 8 elektrisch verbunden. Im Unterschied dazu unterscheidet sich die dritte Ausführungsform nur dadurch von der ersten Aus führungsform, daß die Nut 5a für eine Gateelektroden-Leit bahnschicht so in der Oberfläche der dritten Schicht 5 des Einrichtungsisolationsfilms 2 gebildet ist, daß sie einen Teil der Endoberfläche 8c der Gateelektrode 8 freilegt, und die Gateelektroden-Leitbahnschicht 17 ist in der Gateelek troden-Leitbahnnut 5a eingebettet. Die Gateelektroden-Leit bahnschicht 17 ist mit der freigelegten Oberfläche der End oberfläche 8c der Gateelektrode 8 elektrisch verbunden.

Die dritte Ausführungsform ist bis zu dem in Fig. 7 gezeig ten Schritt zum Bilden einer vergrabenen Schicht aus poly kristallinem Silizium 810 nur in der Öffnung 2a des Ein richtungsisolationsfilms 2 vollkommen dieselbe wie die erste Ausführungsform. Danach wird, wie in den Fig. 19 und 20 gezeigt, die Oberfläche der dritten Schicht 5 des Einrich tungsisolationsfilms 2, auf welcher die Gateelektroden-Leit bahnschicht 17 gebildet wird, mittels der gut bekannten Fotolithografie- oder Ätztechnik weggeätzt, wodurch sich die Gateelektroden-Leitbahnnut 5a mit einer Tiefe von beispiels weise 100 bis 200 nm ergibt. Um eine elektrische Verbindung der Gateelektroden-Leitbahnschicht mit der Endoberfläche 8c der Gateelektrode 8 zu sichern, hat, wie aus der Zeichnung augenscheinlich, die Gateelektroden-Leitbahnnut 5a einen breiten Abschnitt 5b, der an einer Stelle vorgesehen ist, an welcher die Gateelektroden-Leitbahnschicht im Kontakt mit der Endoberfläche 8c der Gateelektrode 8 ist, was eine Aus richtungsgenauigkeit berücksichtigt, wenn die Gateelektrode 8 gebildet wird.

Wie in den Fig. 21 und 22 gezeigt, wird über der Gesamt heit der einen Hauptoberfläche des Halbleitersubstrats 1, das heißt der Oberfläche des Einrichtungsisolationsfilms 2 und der oberen Oberfläche der vergrabenen Schicht aus poly kristallinem Silizium 810, mittels Sputtern oder CVD eine Schicht aus polykristallinem Silizium (die mit Störstellen wie Phosphor oder Bor dotiert sein kann) gebildet. Die Schicht aus polykristallinem Silizium, die sich von der in der Gateelektroden-Leitbahnnut 5a zurückbleibenden Schicht aus polykristallinem Silizium unterscheidet, wird durch Zu rückätzen oder Polieren entfernt, wodurch eine Schicht aus polykristallinem Silizium für eine Gateelektrode 170 gebil det wird, welche mit der Endoberfläche der Schicht aus poly kristallinem Silizium 810 elektrisch verbunden ist.

Wie in Fig. 23 gezeigt, wird unter Verwendung der gut be kannten Fotolithografie- oder Ätztechnik eine Resistschicht 23 gebildet, um Gebiete zu sichern, in denen die Gateelek trode 8 und die Gateelektroden-Leitbahnschicht 17 angeordnet sind. Zum Berücksichtigen einer Ausrichtungsgenauigkeit hat die Resistschicht 23 Überlappungsränder l_b in der Nähe der beiden Endoberflächen der Schicht aus polykristallinem Sili zium 810 bezüglich der Gateelektrode 8. Die Resistschicht 23 ist breiter als die Breite der eingebetteten Gateelektroden- Leitbahnleitschicht 170 an einer Stelle, an der sich die Gateelektroden-Leitbahnschicht 17 befindet. Die vergrabene Schicht aus polykristallinem Silizium 810 wird mittels einer gut bekannten Ätztechnik unter Verwendung der Resistschicht 23 als Maske geätzt, so daß die Gateelektrode 8 und die Gateelektroden-Leitbahnschicht 17 gebildet werden, wie in Fig. 24 gezeigt. Das zu dieser Zeit ausgeführte Ätzen der Schicht aus polykristallinem Silizium 810 umfaßt nur das Ätzen der Schicht aus polykristallinem Silizium 810. Die Dicke der Schicht aus polykristallinem Silizium 810 ist auf einen durch die Dicke des Einrichtungsisolationsfilms 2 be stimmten konstanten Wert festgesetzt, was das Ätzen erleich tert. Außerdem werden die Endoberflächen 8c und 8d der Gate elektrode 8 in einer selbstausgerichteten Weise durch den Einrichtungsisolationsfilm 2 gebildet.

Die Gateelektroden-Leitbahnschicht 17 wird aus demselben Material wie die Gateelektrode 8 gebildet. Wie in Fig. 24 gezeigt, wird ein Kontaktgebiet zwischen der Gateelektroden- Leitbahnschicht 17 und der Endoberfläche 8c der Gateelek trode 8 teilweise geätzt. Da jedoch das Kontaktgebiet brei ter gemacht ist, entstehen durch ein derartiges Teilätzen des Kontaktgebietes keine Probleme. Ferner liefert die somit gebildete Gateelektrode dasselbe vorteilhafte Ergebnis wie bei der ersten Ausführungsform.

In derselben Art und Weise wie bei der ersten Ausführungs form werden, wie in den Fig. 12 bis 18 gezeigt, in dieser Reihenfolge die folgenden Teile gebildet.

Insbesondere werden die das Paar von Source-/Draingebieten bildenden Gebiete mit kleiner Störstellenkonzentration 10a und 11a in einer selbstausgerichteten Weise unter Verwendung der Gateelektrode 8 und des Einrichtungsisolationsfilms 2 als Maske gebildet.

Die Seitenwandungen (ersten Seitenwandungsisolationsfilme) 13, 13 werden auf den beiden Seitenoberflächen 8a und 8b der Gateelektrode 8 gebildet, und der zweite Seitenwandungsiso lationsfilm 14 wird auf denjenigen Seitenoberflächen der Öffnung 2a des Einrichtungsisolationsfilms 2 gebildet, wel che sich von den mit den beiden Endoberflächen 8c und 8d der Gateelektrode 8 im Kontakt stehenden Abschnitten der Seiten oberflächen unterscheiden.

Die das Paar von Source-/Draingebieten bildenden Gebiete mit großer Störstellenkonzentration 10b und 11b werden in einer selbstausgerichteten Weise unter Verwendung der ersten und der zweiten Seitenwandungsisolationsfilme 13 und 14, der Gateelektrode 8 und des Einrichtungsisolationsfilms 2 als Maske gebildet. Die Gebiete mit kleiner Störstellenkon zentration 10a und 11a und die Gebiete mit großer Störstel lenkonzentration 10b und 11b werden durch eine Wärmebehand lung thermisch diffundiert, wodurch das Paar von jenen Source-/Draingebieten 10 und 11 gebildet wird, welche die Gebiete mit stabiler kleiner Störstellenkonzentration 10a und 11a und die Gebiete mit stabiler großer Störstellenkon zentration 10b und 11b aufweisen.

Das Paar von Source-/Drainelektroden 15 und 16 wird nur in dem von den ersten und den zweiten Seitenwandungsisolations filmen 13 und 14 umgebenen Einrichtungsbildungsgebiet des Halbleitersubstrats 1 gebildet, das heißt, es wird nur auf dem Paar von Source-/Draingebieten 10 und 11 gebildet.

Die eine Source-/Drainelektroden-Leitbahnschicht 18, die mit der oberen Oberfläche der einen Source-/Drainelektrode 16 des Paares von Source-/Drainelektroden elektrisch verbunden ist, wird auf der Oberfläche der dritten Schicht 5 des Ein richtungsisolationsfilms 2 gebildet.

Der Zwischenschichtisolationsfilm 19 wird gebildet, und das Kontaktloch 19a wird in dem Zwischenschichtisolationsfilm 19 an einer mit der anderen Source-/Drainelektrode 15 des Paares von Source-/Drainelektroden ausgerichteten Stelle gebildet.

Die andere Source-/Drainelektroden-Leitbahnschicht 20, wel che mit der Source-/Drainelektrode 15 mittels des Kontakt loches 19a des Zwischenschichtisolationsfilms 19 elektrisch verbunden ist, wird gebildet.

Auf diese Weise wird die in Fig. 18 gezeigte Halbleiterein richtung gebildet. Diese Halbleitereinrichtung liefert das selbe Ergebnis wie bei der ersten Ausführungsform. Die Ein richtung ist derart angeordnet, daß die Gateelektroden-Leit bahnschicht 17 elektrisch verbunden ist mit der Endober fläche der Gateelektrode 8. Mit diesem Aufbau ist, wie in Fig. 25 gezeigt, der Seitenwandungsisolationsfilm 14 unver meidlich zwischen die Endoberfläche der Gateelektroden-Leit bahnschicht 17 und die Endoberflächen des Paares von Source-/Drainelektroden 15 und 16 dazwischengesetzt. Selbst wenn daher ein Ausrichtungsfehler entsteht, wenn die Gate elektroden-Leitbahnnut 5a und die Gateelektrode 8 gebildet werden, werden die Gateelektroden-Leitbahnschicht 17 und das Paar von Source-/Drainelektroden 15 und 16 nicht elektrisch kurzgeschlossen.

Die vierte Ausführungsform

Die Fig. 26 und 27 zeigen eine Halbleitereinrichtung in einer vierten Ausführungsform der vorliegenden Erfindung. Bei der dritten Ausführungsform sind die Gateelektroden- Leitbahnschicht 17 und die Gateelektrode 8 aus demselben Material gebildet. Im Unterschied zu dieser Ausführungsform sind in der vierten Ausführungsform die Gateelektroden-Leit bahnschicht 17 und die Gateelektrode 8 aus entsprechend ver schiedenen Materialien gebildet. Die vierte Ausführungsform ist in den anderen Punkten dieselbe wie die dritte Ausfüh rungsform.

Zum Beispiel können zwei verschiedene Schichten aus leiten dem Material entsprechend als Gateelektrode 8 und Gateelek troden-Leitbahnschicht 17 aus der Gruppe gewählt sein, wel che umfaßt: eine Metallsilizidschicht wie beispielsweise Wolframsilizid, Titansilizid, Kobaltsilizid, Tantalsilizid, Molybdänsilizid oder Platinsilizid; eine Metallnitridfilm schicht wie beispielsweise Titannitrid oder Tantalnitrid; eine Metallschicht wie beispielsweise Wolfram, Tantal, Molybdän oder Kobalt; eine Metallschicht wie beispielsweise Aluminium; eine Schicht aus amorphem Silizium oder einen laminierten Körper, der aus zwei oder mehr der vorstehenden besteht.

Die vierte Ausführungsform unterscheidet sich von der drit ten Ausführungsform nur durch die Schritte zur Bildung der Gateelektrode 8, d. h. durch den in Fig. 26 gezeigten Schritt (den in Fig. 23 gezeigten Schritt der dritten Aus führungsform) und den in Fig. 27 dargestellten Schritt (den in Fig. 24 gezeigten Schritt der dritten Ausführungsform).

Wie in Fig. 26 detaillierter gezeigt, wird die beispiels weise aus Kobaltsilizid bestehende Gateelektroden-Leitbahn schicht 17 so in die Gateelektroden-Leitbahnnut 5a einge bettet, daß sie mit der Endoberfläche der Schicht aus polykristallinem Silizium 810 elektrisch verbunden ist. Danach wird unter Verwendung einer gut bekannten Fotolithografie- oder Ätztechnik die Resistschicht 24 gebildet, um ein Gebiet zu sichern, in welchem sich die Gateelektrode befindet. Die se Resistschicht 24 wird so gebildet, daß sie einen eine Ausrichtungsgenauigkeit berücksichtigenden Überlappungsrand in der Nähe jeder Endoberfläche der Schicht aus polykri stallinem Silizium 810 bezüglich der Gateelektrode aufweist. Die vergrabene Schicht aus polykristallinem Silizium 810 wird mit Cl₂ oder BCl₃ mittels einer gut bekannten Ätztech nik unter Verwendung der Resistschicht 23 als Maske geätzt, so daß die Gateelektrode 8 gebildet wird, wie in Fig. 27 gezeigt. Das zu dieser Zeit ausgeführte Ätzen der Schicht aus polykristallinem Silizium 810 umfaßt nur das Ätzen der Schicht aus polykristallinem Silizium 810. Die Gateelek troden-Leitbahnschicht 17 wird in Abhängigkeit von dem Ätz gas nicht geätzt. In einem derartigen Fall ist es daher un nötig, die Gateelektroden-Leitbahnschicht 17 mit der Resist schicht 24 zu bedecken, wie in Fig. 26 gezeigt. Außerdem ist die Dicke der Schicht aus polykristallinem Silizium 810 auf einen durch die Dicke des Einrichtungsisolationsfilms 2 bestimmten konstanten Wert festgesetzt, was das Ätzen er leichtert. Ferner werden die Seitenoberflächen 8a und 8b der Gateelektrode 8 in einer selbstausgerichteten Weise durch den Einrichtungsisolationsfilm 2 gebildet.

Nach den vorstehenden Schritten wird die Halbleitereinrich tung in derselben Art und Weise wie bei der dritten Ausfüh rungsform hergestellt. Die auf diese Weise hergestellte Ein richtung liefert auch dieselben vorteilhaften Ergebnisse wie die dritte Ausführungsform.

Die fünfte Ausführungsform

Fig. 28 zeigt eine Halbleitereinrichtung in einer fünften Ausführungsform der vorliegenden Erfindung. Die Halbleiter einrichtung in der fünften Ausführungsform unterscheidet sich von derjenigen in der ersten Ausführungsform nur da durch, daß die Gateelektrode 8 und das Paar von Source-/Drainelektroden 15 und 16 entsprechend gebildet sind aus unteren Schichten 8a, 15a und 16a und aus oberen Schichten 8b, 15b und 16b, die entsprechend auf die unteren Schichten gelegt sind, wobei sie im Kontakt mit ihnen bleiben. Die unteren Schichten 8a, 15a und 16a sind aus Schichten aus polykristallinem Silizium gebildet (die mit Störstellen wie Phosphor oder Bor dotiert sein können), und die oberen Schichten 8b, 15b und 16b sind aus einem Metall silizid wie beispielsweise Titansilizid, Wolframsilizid oder Kobaltsilizid gebildet.

Das Verfahren zum Herstellen der Halbleitereinrichtung in dieser Ausführungsform ist bis zu dem in Fig. 14 gezeigten Schritt dasselbe wie dasjenige bei der ersten Ausführungs form. Detaillierter ist das Herstellungsverfahren bis dahin dasselbe, bis in dem Einrichtungsbildungsgebiet des Halblei tersubstrats 1, das von dem Einrichtungsisolationsfilm 2 um geben ist, d. h. in der Öffnung 2a freigelegt ist, eine Schicht aus polykristallinem Silizium gebildet wird, welche zum Bilden der Gateelektrode 8 und des Paares von Source-/Drainelektroden 15 und 16 verwendet wird.

Danach werden, wie in Fig. 29 gezeigt, die oberen Oberflä chen der Schicht aus polykristallinem Silizium für die Gate elektrode 8 und die Schicht aus polykristallinem Silizium für das Paar von Source-/Drainelektroden 15 und 16 um bei spielsweise 100-200 nm unter Verwendung von Cl₂ oder SF₆ als Ätzgas abgeätzt. Im Ergebnis davon werden aus der Schicht aus polykristallinem Silizium die unteren Schichten 8a, 15a und 16a der Gateelektrode 8 und des Paares von Source-/Drainelektroden 15 und 16 entsprechend gebildet. Zu dieser Zeit werden aus einem Isolationsfilm, wie beispiels weise einem Siliziumoxidfilm mit einer im Vergleich zu dem polykristallinen Silizium anderen Ätzrate, die dritte Schicht 5 des Einrichtungsisolationsfilms 2 und die Seiten wandungsisolationsfilme 13 und 14 gebildet, und daher werden sie nicht geätzt. Schließlich wird die obere Oberfläche der Schicht aus polykristallinem Silizium für die Gateelektrode 8 und die obere Oberfläche der Schicht aus polykristallinem Silizium für das Paar von Source-/Drainelektroden 15 und 16 ausgespart, derart daß sie von den Seitenwandungsisolations filmen 13 und 14 umgeben sind.

Wie in Fig. 30 gezeigt, wird auf der Gesamtheit der einen Hauptoberfläche des Halbleitersubstrats 1, das heißt über der Oberfläche der dritten Schicht 5 des Einrichtungsisola tionsfilms 2, den oberen Oberflächen der unteren Schichten 8a, 15a und 16b der Gateelektrode 8 und des Paares von Source-/Drainelektroden 15 und 16, und den Oberflächen der Seitenwandungsisolationsfilme 13 und 14 mittels CVD eine Metallsilizidschicht wie beispielsweise Titansilizid, Wolf ramsilizid oder Kobaltsilizid gebildet. Dann wird das Me tallsilizid in einem derartigen Maße entfernt, daß die Ober fläche der dritten Schicht 5 des Einrichtungsisolationsfilms 2 und die Führungsenden der Seitenwandungsisolationsfilme 13 und 14 durch Zurückätzen oder Polieren freigelegt werden. Im Ergebnis davon werden auf den unteren Schichten 8a, 15a und 16a der Gateelektrode 8 und des Paares von Source-/Drain elektroden 15 und 16 die aus einem vergrabenen Metallsilizid bestehenden oberen Schichten 8b, 15b und 16b in den durch die Seitenwandungsisolationsfilme 13 und 14 festgelegten Aussparungen gebildet.

Auf diese Weise wird in dem Einrichtungsbildungsgebiet des Halbleitersubstrats 1, welches von dem Einrichtungsisola tionsfilm 2 umgeben ist, das heißt in der Öffnung 2a freige legt ist, der n-Typ-MOS-Transistor mit der Gateelektrode 8, dem Paar von Source-/Draingebieten 10 und 11 und dem Paar von Source-/Drainelektroden 15 und 16 gebildet. Sowohl die obere Oberfläche der Gateelektrode 8 als auch die oberen Oberflächen des Paares von Source-/Drainelektroden 15 und 16 sind glatt und mit der Oberfläche der dritten Schicht 5 des Einrichtungsisolationsfilms 2 in gleicher Ebene, und die oberen Oberflächen sind auch von der dritten Schicht 5 des Einrichtungsisolationsfilms 2 vollständig umgeben.

Danach werden in derselben Art und Weise wie bei der vorste hend erläuterten ersten Ausführungsform die Gateelektroden- Leitbahnschicht 17, das Paar von Source-/Drainelektroden- Leitbahnschichten 18 und 20 und der Zwischenschichtisola tionsfilm 19 gebildet, wodurch die in Fig. 28 gezeigte Halbleitereinrichtung erhalten wird. Die Halbleitereinrich tung mit einem derartigen Aufbau liefert auch dieselben vor teilhaften Ergebnisse wie die Halbleitereinrichtung in der ersten Ausführungsform.

Bei der fünften Ausführungsform werden die Gateelektrode 8 und das Paar von Source-/Drainelektroden 15 und 16 entspre chend aus der Kombination von zwei Schichten, das heißt den unteren Schichten 8a, 15a und 16a und den oberen Schichten 8b, 15b und 16b, gebildet. Doch nur entweder die Gateelek trode 8 oder das Paar von Source-/Drainelektroden 15 und 16 kann aus der Kombination von einer oberen Schicht und einer unteren Schicht gebildet werden.

Die sechste Ausführungsform

Fig. 31 zeigt eine Halbleitereinrichtung in einer sechsten Ausführungsform der vorliegenden Erfindung. Im Unterschied zu der ersten Ausführungsform unterscheidet sich die sechste Ausführungsform dadurch, daß die obere Oberfläche der Gate elektrode 8 und die oberen Oberflächen des Paares von Source-/Drainelektroden 15 und 16 im Vergleich zu der Ober fläche der dritten Schicht 5 des Einrichtungsisolationsfilms 2 in verschiedener Höhe angeordnet sind, das heißt, die oberen Oberflächen sind tiefer als die Oberfläche der drit ten Schicht 5 des Einrichtungsisolationsfilms 2 angeordnet. In allen anderen Beziehungen ist die sechste Ausführungsform dieselbe wie die erste Ausführungsform.

Das Verfahren zum Herstellen der Halbleitereinrichtung in dieser Ausführungsform ist bis zu dem in Fig. 14 gezeigten Schritt dasselbe wie dasjenige bei der ersten Ausführungs form. Detaillierter ist das Herstellungsverfahren bis dahin dasselbe, bis in dem Einrichtungsbildungsgebiet des Halblei tersubstrats 1, welches von dem Einrichtungsisolationsfilm 2 umgeben ist, d. h. in der Öffnung 2a freigelegt ist, eine Schicht aus polykristallinem Silizium gebildet wird, welche zum Bilden der Gateelektrode 8 und des Paares von Source-/Drainelektroden 15 und 16 verwendet wird.

Nachfolgend werden, wie in Fig. 32 gezeigt, die obere Ober fläche der Schicht aus polykristallinem Silizium für die Gateelektrode 8 und die obere Schicht der Schicht aus poly kristallinem Silizium für das Paar von Source-/Drainelek troden 15 und 16 auf diejenige Tiefe abgeätzt, welche die selbe ist wie beispielsweise die Breite der Seitenwandungs isolationsfilme 13 und 14 an einer Grenzfläche, an welcher die Isolationsfilme im Kontakt mit der einen Hauptoberfläche des Halbleitersubstrats 1 sind. Im Ergebnis davon werden die Gateelektrode 8 und das Paar von Source-/Drainelektroden 15 und 16 gebildet.

Die dritte Schicht 5 des Einrichtungsisolationsfilms 2 und die Seitenwandungsisolationsfilme 13 und 14 bleiben zu die ser Zeit ungeätzt. Die oberen Oberflächen der Gateelektrode 8 und des Paares von Source-/Drainelektroden 15 und 16 sind tiefer als die schmalen Führungsenden der Seitenwandungsiso lationsfilme 13 und 14 angeordnet. Daher wird die Gateelek trode 8 mittels breiterer Abschnitte der Seitenwandungsiso lationsfilme 13 und 14 zuverlässig von dem Paar von Source-/Drainelektroden 15 und 16 isoliert.

Ähnlich wie bei der ersten Ausführungsform werden die Gate elektroden-Leitbahnschicht 17, das Paar von Source-/Drain elektroden-Leitbahnschichten 18 und 20 und der Zwischen schichtisolationsfilm 19 gebildet, wodurch eine in Fig. 31 gezeigte Halbleitereinrichtung erhalten wird. Die Halbleitereinrichtung mit einem derartigen Aufbau liefert dieselben vorteilhaften Ergebnisse wie die Einrichtung in der ersten Ausführungsform. Außerdem ist die Gateelektrode 8 zuverläs sig isoliert von dem Paar von Source-/Drainelektroden 15 und 16.

Bei der sechsten Ausführungsform werden die Gateelektrode 8 und das Paar von Source-/Drainelektroden 15 und 16 aus dem selben Material gebildet. Wenn jedoch die Gateelektrode 8 aus polykristallinem Silizium gebildet ist, das Paar von Source-/Drainelektroden 15 und 16 aus Kobaltsilizid gebildet ist und diese durch Cl₂-Gas geätzt werden, dann wird nur die Gateelektrode 8 geätzt werden. Doch die Gateelektrode 8 wird von dem Paar von Source-/Drainelektroden 15 und 16 mittels der breiteren Abschnitte der Seitenwandungsisolationsfilme 13 und 14 zuverlässig isoliert. Mit anderen Worten, die Gateelektrode 8 und das Paar von Source-/Drainelektroden 15 und 16 werden entsprechend aus verschiedenen Materialien ge bildet, und eines von ihnen wird geätzt; die obere Oberflä che der Gateelektrode 8 und die oberen Oberflächen des Paares von Source-/Drainelektroden 15 und 16 unterscheiden sich nämlich hinsichtlich ihrer Höhe voneinander, wodurch sich ähnliche vorteilhafte Ergebnisse ergeben.

Die siebente Ausführungsform

Fig. 33 zeigt eine Halbleitereinrichtung in einer siebenten Ausführungsform. Im Unterschied zu der sechsten Ausführungs form unterscheidet sich die siebente Ausführungsform da durch, daß die Oberfläche der dritten Schicht 5 des Einrich tungsisolationsfilms 2 und die schmalen Führungsenden der Seitenwandungsisolationsfilme 13 und 14 dann geätzt werden, nachdem die oberen Abschnitte der Gateelektrode 8 und des Paares von Source-/Drainelektroden 15 und 16 geätzt worden sind. In allen anderen Beziehungen ist die siebente Ausfüh rungsform dieselbe wie die sechste Ausführungsform.

Selbst bei dieser siebenten Ausführungsform ist das Verfah ren zum Herstellen der Halbleitereinrichtung in dieser Aus führungsform bis zu dem in Fig. 32 gezeigten Schritt das selbe wie dasjenige bei der sechsten Ausführungsform. De taillierter ist das Herstellungsverfahren vollkommen das selbe, bis die oberen Abschnitte einer Schicht aus polykri stallinem Silizium für die Gateelektrode 8 und einer Schicht aus polykristallinem Silizium für das Paar von Source-/Drainelektroden 15 und 16 geätzt werden, um die Gateelektrode 8 und das Paar von Source-/Drainelektroden 15 und 16 zu bilden.

Nachfolgend werden, wie in Fig. 34 gezeigt, die Oberfläche der dritten Schicht 5 des Einrichtungsisolationsfilms 2 und die Führungsenden der Seitenwandungsisolationsfilme 13 und 14 so geätzt, daß sie mit den oberen Oberflächen der Gate elektrode 8 und des Paares von Source-/Drainelektroden 15 und 16 in gleicher Ebene sind. Die Oberfläche der dritten Schicht 5 des Einrichtungsisolationsfilms 2 und die oberen Oberflächen der Seitenwandungsisolationsfilme 13 und 14 sind mit den oberen Oberflächen der Gateelektrode 8 und des Paares von Source-/Drainelektroden 15 und 16 in gleicher Ebene. Dies vereinfacht das Strukturieren, welches verwendet wird, wenn die Gateelektroden-Leitbahnschicht 17 und die eine Source-/Drainelektroden-Leitbahnschicht 18 gebildet werden.

In derselben Art und Weise wie bei der sechsten Ausführungs form werden die Gateelektroden-Leitbahnschicht 17, das Paar von Source-/Drainelektroden-Leitbahnschichten 18 und 20 und der Zwischenschichtisolationsfilm 19 gebildet, wodurch die in Fig. 33 gezeigte Halbleitereinrichtung erhalten wird. Die Halbleitereinrichtung mit einem derartigen Aufbau lie fert dieselben Ergebnisse wie die Einrichtung in der dritten Ausführungsform.

Die achte Ausführungsform

Fig. 35 zeigt eine Halbleitereinrichtung in einer achten Ausführungsform der vorliegenden Erfindung. Bei der ersten Ausführungsform ist die zweite Schicht 4 des Einrichtungs isolationsfilms 2 aus einem Film aus polykristallinem Sili zium und einem auf den Seitenoberflächen des Films aus poly kristallinem Silizium gebildeten Siliziumoxidfilm gebildet. Im Unterschied dazu unterscheidet sich die achte Ausfüh rungsform von der ersten Ausführungsform nur dadurch, daß die zweite Schicht 4A des Einrichtungsisolationsfilms 2 aus einem Isolationsfilm gebildet ist, der sich von dem Isola tionsfilm der ersten Schicht 3 und der dritten Schicht 5 unterscheidet. Beispielsweise sind die erste Schicht 3 und die dritte Schicht 5 aus einem Siliziumoxidfilm gebildet, und die zweite Schicht 4A ist aus einem Siliziumnitridfilm gebildet. In allen anderen Beziehungen ist die achte Aus führungsform dieselbe wie die erste Ausführungsform.

Bei einem Verfahren zum Herstellen der Halbleitereinrichtung der achten Ausführungsform wird zunächst über der einen Hauptoberfläche eines Halbleitersubstrats 1 durch thermische Oxidation oder CVD ein Siliziumoxidfilm 300 mit einer Dicke von zum Beispiel 20 nm gebildet, wie in Fig. 36 gezeigt. Dann wird auf der Oberfläche des Siliziumoxidfilms 300 mit tels CVD ein Siliziumnitridfilm 400A mit einer Dicke von beispielsweise 100 nm gebildet. Ferner wird auf der Ober fläche des Siliziumnitridfilms 400A mittels CVD ein Sili ziumoxidfilm 500 mit einer Dicke von zum Beispiel 400 nm gebildet.

Wie in Fig. 37 gezeigt, wird auf der Oberfläche des Sili ziumoxidfilms 500 ein Resist gebildet, und der Resist weist eine Öffnung auf, welche, von oben betrachtet, rechteckig ist und mit dem Einrichtungsbildungsgebiet ausgerichtet ist. Der Siliziumoxidfilm 500 wird durch ein Ätzgas, welches zum Beispiel aus einer Mischung von CF₄ und H₂ besteht (der Partialdruck des H₂ ist so eingestellt, daß bezüglich des Siliziumoxidfilms die Ätzrate zunehmen wird), unter Verwen dung der Resistschicht als Maske und auch unter Verwendung des Siliziumnitridfilms 400A als Ätzstopper geätzt. Dann wird durch ein Ätzgas, welches zum Beispiel aus einer Mischung von CF₄ und H₂ besteht (der Partialdruck des H₂ ist so eingestellt, daß bezüglich des Siliziumnitridfilms die Ätzrate zunehmen wird), unter Verwendung des Siliziumoxid films 300 als Ätzstopper der Siliziumnitridfilm 400A geätzt. Schließlich wird durch ein Ätzgas, das aus einer Mischung von zum Beispiel CF₄ und H₂ besteht (hier ist der Partial druck des H₂ so eingestellt, daß bezüglich des Siliziumoxid films die Ätzrate zunehmen kann), der Siliziumoxidfilm 300 geätzt. Im Ergebnis davon wird der Einrichtungsisolations film 2 gebildet, welcher aus der ersten Schicht 3, der zwei ten Schicht 4A und der dritten Schicht 5 besteht, von denen jede eine Öffnung 2a aufweist, die mit dem Einrichtungsbil dungsgebiet des Halbleitersubstrats 1 ausgerichtet ist.

Um eine Gleichmäßigkeit der Ätzrate zu berücksichtigen, wird gewöhnlich ein Überätzen von 10% ausgeführt, wenn der Sili ziumoxidfilm 500, der Siliziumnitridfilm 400A und der Sili ziumoxidfilm 300 geätzt werden. Bei der achten Ausführungs form ist der Siliziumnitridfilm 400A mit einer im Vergleich zu der ersten Schicht 3 anderen Ätzrate in den Einrichtungs isolationsfilm 2 dazwischengesetzt, und daher ist es mög lich, die Dicke der ersten Schicht 3 des Siliziumoxidfilms, welche auf der einen Hauptoberfläche des Halbleitersubstrats 1 gebildet wird, während sie mit demselben im Kontakt bleibt, bis auf beispielsweise 20 nm herab zu verkleinern. Dies ist dieselbe Dicke, wie sie bei der ersten Ausführungs form aufgrund des Siliziumnitridfilms 400A erreicht wird. Schließlich ist es möglich, den Betrag des Überätzens des Siliziumoxidfilms 300, wenn die erste Schicht 3 gebildet wird, zu verkleinern, und es ist auch möglich, jene Zeit auf ein Minimum zu verkleinern, während der die Oberfläche des Einrichtungsbildungsgebiets des Halbleitersubstrats einem Plasma wie C oder F ausgesetzt ist. Daher ist es möglich, die Einschließung von Störstellen von C oder F in das Halb leitersubstrat 1 zu verhindern, wodurch sich eine in dem Einrichtungsbildungsgebiet vorhandene Einrichtung (ein MOS- Transistor) ergibt, deren (dessen) Charakteristiken nicht so verschlechtert sind.

Selbst bei der achten Ausführungsform ist es wie mit der ersten Ausführungsform möglich, die Dicke des Silizium oxidfilms der ersten Schicht 3 bis zu beispielsweise 20 nm herab zu verkleinern. Daher kann der sich aus einer Un gleichmäßigkeit der Ätzrate ergebende übrige Siliziumoxid film mit einer Höhe von einigen Nanometern mittels einer Lösung von verdünnter HF ohne Ausführen eines Überätzens auch entfernt werden. In diesem Fall ist es möglich, die Öffnung 3a der ersten Schicht 3 mit noch geringerer Beschä digung zu bilden.

Störstellen mit demselben Leitfähigkeitstyp wie das Halblei tersubstrat 1, zum Beispiel p-Typ-Störstellen wie Bor, wer den mit einer Implantationsenergie von einigen hundert keV bei einer Dosis von 10¹²-10¹³ cm² in das Halbleitersubstrat implantiert. Im Ergebnis davon wird auf der Oberfläche des Einrichtungsisolationsgebiets des Halbleitersubstrats 1, das heißt auf der Oberfläche direkt unter dem Einrichtungsiso lationsfilm 2, in einer selbstausgerichteten Weise bezüglich des Einrichtungsisolationsfilms 2 das als Kanalstopper wir kende erste Störstellengebiet 6 mit einer im Vergleich zu dem Halbleitersubstrat 1 größeren Störstellenkonzentration gebildet. Außerdem wird in einer vorbestimmten Tiefe unter der Oberfläche des Einrichtungsbildungsgebiets des Halblei tersubstrats 1, zum Beispiel in einer Tiefe von einigen hun dert Nanometern, das zweite Störstellengebiet 7 mit einer im Vergleich zu dem Halbleitersubstrat 1 größeren Störstellen konzentration gebildet.

Ähnlich wie bei der ersten Ausführungsform wird eine in Fig. 35 gezeigte Halbleitereinrichtung in derselben Art und Weise wie die in den Fig. 6 bis 17 gezeigten Halbleitereinrichtungen hergestellt. Die Halbleitereinrichtung mit einem derartigen Aufbau liefert dieselben vorteilhaften Er gebnisse, wie sie durch die Halbleitereinrichtung in der ersten Ausführungsform vorgesehen werden.

Die neunte Ausführungsform

Fig. 38 zeigt eine Halbleitereinrichtung in einer neunten Ausführungsform der vorliegenden Erfindung. Bei der Halblei tereinrichtung der achten Ausführungsform wird auf der Ober fläche der dritten Schicht 5 des Einrichtungsisolationsfilms 2 die Gateelektroden-Leitbahnschicht 17 so gebildet, daß sie mit der oberen Oberfläche der Gateelektrode 8 elektrisch verbunden ist. Im Unterschied zu der achten Ausführungsform unterscheidet sich eine Halbleitereinrichtung in dieser Aus führungsform von der Halbleitereinrichtung der achten Aus führungsform nur dadurch, daß die Nut 5c für eine Gateelek troden-Leitbahn so in der dritten Schicht 5 des Einrich tungsisolationsfilms 2 gebildet ist, daß sie einen Teil der Endoberfläche 8c der Gateelektrode 8 freilegt, und daß in dieser Gateelektroden-Leitbahnschichtnut 5c die Gateelek troden-Leitbahnschicht 17 eingebettet ist. Die Gateelektro den-Leitbahnschicht 17 ist mit einer freigelegten Oberfläche der Endoberfläche 8c der Gateelektrode 8 elektrisch verbun den. In allen anderen Beziehungen ist die neunte Ausfüh rungsform dieselbe wie die achte Ausführungsform.

Ein Verfahren zum Herstellen der Halbleitereinrichtung der neunten Ausführungsform wird nun beschrieben. Wie in Fig. 39 gezeigt, wird über der einen Hauptoberfläche eines Halb leitersubstrats 1 mittels thermischer Oxidation oder CVD zunächst ein Siliziumoxidfilm 300 mit einer Dicke von zum Beispiel 20 nm gebildet. Dann wird auf der Oberfläche des Siliziumoxidfilms 300 mittels CVD ein Siliziumnitridfilm 400B mit einer Dicke von beispielsweise 300 nm gebildet. Ferner wird auf der Oberfläche des Siliziumnitridfilms 400B mittels CVD ein Siliziumoxidfilm 500A mit einer Dicke von zum Beispiel 100 nm gebildet.

Wie in Fig. 40 gezeigt, wird auf der Oberfläche des Si liziumoxidfilms 500A ein Resist gebildet, und der Resist weist eine Öffnung auf, welche, von oben betrachtet, recht eckig ist und mit dem Einrichtungsbildungsgebiet ausgerich tet ist. Der Siliziumoxidfilm 500A wird durch ein Ätzgas, welches zum Beispiel aus einer Mischung von CF₄ und H₂ be steht (der Partialdruck des H₂ ist so eingestellt, daß be züglich des Siliziumoxidfilms die Ätzrate zunehmen wird), unter Verwendung der Resistschicht als Maske und auch unter Verwendung des Siliziumnitridfilms 400B als Ätzstopper ge ätzt. Dann wird durch ein Ätzgas, welches zum Beispiel aus einer Mischung von CF₄ und H₂ besteht (der Partialdruck des H₂ ist so eingestellt, daß bezüglich des Siliziumnitridfilms die Ätzrate zunehmen wird), unter Verwendung des Silizium oxidfilms 300 als Ätzstopper der Siliziumnitridfilm 400B geätzt. Schließlich wird durch ein Ätzgas, das aus einer Mischung von zum Beispiel CF₄ und H₂ besteht (hier ist der Partialdruck des H₂ so eingestellt, daß bezüglich des Sili ziumoxidfilms die Ätzrate zunehmen kann), der Silizium oxidfilm 300 geätzt. Im Ergebnis davon wird der Einrich tungsisolationsfilm 2 gebildet, welcher aus der ersten Schicht 3, der zweiten Schicht 48 und der dritten Schicht 5A besteht, von denen jede eine Öffnung 2a aufweist, die mit dem Einrichtungsbildungsgebiet des Halbleitersubstrats 1 ausgerichtet ist.

Um eine Gleichmäßigkeit der Ätzrate zu berücksichtigen, wird gewöhnlich ein Überätzen von 10% ausgeführt, wenn der Sili ziumoxidfilm 500A, der Siliziumnitridfilm 400B und der Sili ziumoxidfilm 300 geätzt werden. Bei der neunten Ausführungs form wird, ähnlich wie bei der achten Ausführungsform, in dem Einrichtungsbildungsgebiet eine Einrichtung (ein MOS- Transistor) gebildet, deren (dessen) Charakteristiken nicht so verschlechtert sind.

Selbst bei der neunten Ausführungsform ist es wie mit der achten Ausführungsform möglich, den sich aus einer Ungleichmäßigkeit der Ätzrate ergebenden übrigen Siliziumoxidfilm mit einer Höhe von einigen Nanometern mittels einer Lösung aus verdünnter HF ohne Ausführen eines Überätzens zu ent fernen. In diesem Fall ist es möglich, die Öffnung 3a der ersten Schicht 3 mit noch geringerer Beschädigung zu bilden.

Störstellen mit demselben Leitfähigkeitstyp wie das Halblei tersubstrat 1, zum Beispiel p-Typ-Störstellen wie Bor, wer den mit einer Implantationsenergie von einigen hundert keV bei einer Dosis von 10¹²-10¹³ cm^-2 in das Halbleitersubstrat implantiert. Im Ergebnis davon wird auf der Oberfläche des Einrichtungsisolationsgebiets des Halbleitersubstrats 1, das heißt auf der Oberfläche direkt unter dem Einrichtungsisola tionsfilm 2, in einer selbstausgerichteten Weise bezüglich des Einrichtungsisolationsfilms 2 das als Kanalstopper wir kende erste Störstellengebiet 6 mit einer im Vergleich zu dem Halbleitersubstrat 1 größeren Störstellenkonzentration gebildet. Außerdem wird in einer vorbestimmten Tiefe unter der Oberfläche des Einrichtungsbildungsgebiets des Halblei tersubstrats 1, zum Beispiel in einer Tiefe von einigen hun dert Nanometern, das zweite Störstellengebiet 7 mit einer im Vergleich zu dem Halbleitersubstrat 1 größeren Störstellen konzentration gebildet.

Wie in Fig. 41 gezeigt, wird ähnlich wie bei der achten Ausführungsform, das heißt ähnlich wie bei der unter Bezug nahme auf die Fig. 6 und 7 beschriebenen ersten Ausfüh rungsform, nur in der Öffnung 2a des Einrichtungsisolations films 2 die vergrabene Schicht aus polykristallinem Silizium 810 gebildet. Danach wird, wie in den Fig. 42 und 43 ge zeigt, die Oberfläche der dritten Schicht 5 des Einrich tungsisolationsfilms 2 in einem derartigen Maße geätzt, daß an der Stelle, an welcher die Gateelektroden-Leitbahnschicht 17 zu bilden ist, mittels einer gut bekannten Fotolitho grafie- oder Ätztechnik unter Verwendung der zweiten Schicht 4B als Ätzstopper die Oberfläche der zweiten Schicht 5A freigelegt wird, wodurch die Gateelektroden-Leitbahnnut 5c gebildet wird. Um eine elektrische Verbindung zwischen der Gateelektroden-Leitbahnschicht und der Endoberfläche 8c der Gateelektrode 8 zu sichern, hat, wie aus den Zeichnungen augenscheinlich, die Gateelektroden-Leitbahnnut 5c einen breiteren Abschnitt 5d, der an der Stelle vorgesehen ist, an welcher die Gateelektroden-Leitbahnschicht im Kontakt mit der Endoberfläche 8c der Gateelektrode 8 ist, was eine Aus richtungsgenauigkeit berücksichtigt, wenn die Gateelektrode 8 gebildet wird.

Dann wird, wie in Fig. 44 gezeigt, über der Gesamtheit der einen Hauptoberfläche des Halbleitersubstrats 1, das heißt über der Oberfläche des Einrichtungsisolationsfilms 2 und der oberen Oberfläche der vergrabenen Schicht aus polykri stallinem Silizium 810, mittels Sputtern oder CVD eine Schicht aus polykristallinem Silizium (die mit Störstellen wie Phosphor oder Bor dotiert sein kann) gebildet. Die Schicht aus polykristallinem Silizium, die sich von der in der Gateelektroden-Leitbahnnut 5c zurückbleibenden Schicht unterscheidet, wird durch Zurückätzen oder Polieren ent fernt. Nachdem die Schicht aus polykristallinem Silizium für eine Gateelektroden-Leitbahnschicht, die mit der Endober fläche der Schicht aus polykristallinem Silizium 810 elek trisch verbunden ist, gebildet worden ist, wird unter Ver wendung einer gut bekannten Fotolithografie- oder Ätztechnik eine Resistschicht gebildet, während Abschnitte, in denen die Gateelektrode und die Gateelektroden-Leitbahnschicht an zuordnen sind, behalten werden. Die vergrabene Schicht aus polykristallinem Silizium 810 wird mittels der gut bekann ten Ätztechnik unter Verwendung dieser Resistschicht als Maske geätzt, wodurch die Gateelektrode 8 und die Gateelek troden-Leitbahnschicht 17 gebildet werden.

Nachfolgend wird in derselben Art und Weise wie bei der achten Ausführungsform, das heißt in derselben Art und Weise wie bei der vorstehend unter Bezugnahme auf die Fig. 12 bis 18 beschriebenen ersten Ausführungsform, die Halblei tereinrichtung nacheinander gebildet, wobei im Ergebnis davon die in Fig. 38 gezeigte Halbleitereinrichtung erhalten wird. Die somit erhaltene Halbleitereinrichtung liefert dieselben vorteilhaften Ergebnisse, wie sie durch die Halb leitereinrichtung der achten Ausführungsform erreicht wer den. Außerdem ist die Gateelektroden-Leitbahnschicht 17 elektrisch verbunden mit der Endoberfläche 8c der Gateelek trode 8, und daher ist der Seitenwandungsisolationsfilm 14 unvermeidlich zwischen die Endoberfläche der Gateelektroden- Leitbahnschicht 17 und die Endoberflächen des Paares von Source-/Drainelektroden 15 und 16 dazwischengesetzt. Selbst wenn daher ein Ausrichtungsfehler entsteht, wenn die Gate elektroden-Leitbahnnut 5c und die Gateelektrode 8 gebildet werden, werden die Gateelektroden-Leitbahnschicht 17 und das Paar von Source-/Drainelektroden 15 und 16 nicht elektrisch kurzgeschlossen.

Bei der neunten Ausführungsform wird für die Gateelektroden- Leitbahnschicht 17 polykristallines Silizium verwendet. Doch das Material der Gateelektroden-Leitbahnschicht 17 ist nicht darauf beschränkt, und die Gateelektroden-Leitbahnschicht 17 kann eine leitende Schicht sein, die aus der Gruppe gewählt ist, welche umfaßt: eine Metallsilizidschicht wie beispiels weise Wolframsilizid, Titansilizid, Kobaltsilizid, Tantal silizid, Molybdänsilizid oder Platinsilizid; eine Metall nitridfilmschicht wie beispielsweise Titannitrid oder Tan talnitrid; eine Metallschicht wie beispielsweise Wolfram, Tantal, Molybdän oder Kobalt; eine Metallschicht wie bei spielsweise Aluminium oder einen laminierten Körper, der aus zwei oder mehr der vorstehenden besteht.

Die zehnte Ausführungsform

Fig. 45 zeigt eine Halbleitereinrichtung in einer zehnten Ausführungsform der vorliegenden Erfindung. Die zehnte Aus führungsform unterscheidet sich von der ersten Ausführungs form nur dadurch, daß die dritte Schicht 5 des Einrichtungs isolationsfilms 2 eine Zweischichtstruktur, das heißt den Siliziumnitridfilm 5B und den Siliziumoxidfilm 5C, aufweist, und daß die Gateelektroden-Leitbahnnut 5c, in der ein Teil der Endoberfläche 8c der Gateelektrode 8 freigelegt ist, in der dritten Schicht 5 des Einrichtungsisolationsfilms 2 ge bildet ist. Die Gateelektroden-Leitbahnschicht 17 ist in diese Gateelektroden-Leitbahnnut 5c eingebettet, und die Gateelektroden-Leitbahnschicht 17 ist mit einem freigelegten Abschnitt der Endoberfläche 8c der Gateelektrode 8 elek trisch verbunden. In allen anderen Beziehungen ist die zehnte Ausführungsform dieselbe wie die erste Ausführungs form.

Ein Verfahren zum Herstellen der Halbleitereinrichtung der zehnten Ausführungsform wird nun beschrieben. Wie in Fig. 46 gezeigt, wird zunächst über der einen Hauptoberfläche eines Halbleitersubstrats 1 durch thermische Oxidation oder CVD ein Siliziumoxidfilm 300 mit einer Dicke von zum Bei spiel 20 nm gebildet. Dann wird auf der Oberfläche des Sili ziumoxidfilms 300 mittels CVD ein Film aus polykristallinem Silizium 400 mit einer Dicke von beispielsweise 100 nm ge bildet. Ferner wird auf der Oberfläche des Films aus poly kristallinem Silizium 400 mittels CVD ein Siliziumnitridfilm 500B mit einer Dicke von beispielsweise 200 nm gebildet, und auf dem Siliziumnitridfilm 500B wird mittels CVD ein Sili ziumoxidfilm 500C mit einer Dicke von beispielsweise 100 nm gebildet.

Wie in Fig. 47 gezeigt, wird auf der Oberfläche des Sili ziumoxidfilms 500C ein Resist gebildet, und der Resist weist eine Öffnung auf, welche, von oben betrachtet, rechteckig ist und mit dem Einrichtungsbildungsgebiet ausgerichtet ist. Der Siliziumoxidfilm 500C wird durch ein Ätzgas, welches zum Beispiel aus einer Mischung von CF₄ und H₂ besteht (der Partialdruck des H₂ ist so eingestellt, daß bezüglich des Siliziumoxidfilms die Ätzrate zunehmen wird), unter Verwen dung der Resistschicht als Maske und auch unter Verwendung des Siliziumnitridfilms 500B als Ätzstopper geätzt. Dann wird durch ein Ätzgas, welches zum Beispiel aus einer Mischung von CF₄ und H₂ besteht (der Partialdruck des H₂ ist so eingestellt, daß bezüglich des Siliziumnitridfilms die Ätzrate zunehmen wird), unter Verwendung des Films aus poly kristallinem Silizium 400 als Ätzstopper der Siliziumnitrid film 500B geätzt. Der Film aus polykristallinem Silizium 400 wird dann durch ein Ätzgas, das zum Beispiel aus einer Mischung von Cl₂ oder SF₆ besteht, unter Verwendung des Sili ziumoxidfilms 300 als Ätzstopper geätzt. Schließlich wird durch ein Ätzgas, das aus einer Mischung von beispielsweise CF₄ und H₂ besteht (hier ist der Partialdruck des H₂ so ein gestellt, daß bezüglich des Siliziumoxidfilms die Ätzrate zunehmen kann) der Siliziumoxidfilm 300 geätzt. Im Ergebnis davon wird der Einrichtungsisolationsfilm 2 gebildet, wel cher aus der ersten Schicht 3, der zweiten Schicht 4B und der dritten Schicht 5B und 5C besteht, von denen jede eine Öffnung 2a aufweist, die mit dem Einrichtungsbildungsgebiet des Halbleitersubstrats 1 ausgerichtet ist.

Um eine Gleichmäßigkeit der Ätzrate zu berücksichtigen, wird gewöhnlich ein Überätzen von 10% ausgeführt, wenn der Sili ziumoxidfilm 500C, der Siliziumnitridfilm 500B, der Film aus polykristallinem Silizium 400 und der Siliziumoxidfilm 300 geätzt werden. Bei der zehnten Ausführungsform wird ähnlich wie bei der ersten Ausführungsform in dem Einrichtungsbil dungsgebiet eine Einrichtung (ein MOS-Transistor) gebildet, deren (dessen) Charakteristiken nicht so verschlechtert sind.

Selbst bei der zehnten Ausführungsform ist es wie mit der ersten Ausführungsform möglich, den sich aus der Ungleich mäßigkeit der Ätzrate ergebenden übrigen Siliziumoxidfilm mit einer Höhe von einigen Nanometern mittels einer Lösung von verdünnter HF ohne Ausführen eines Überätzens zu ent fernen. In diesem Fall ist es möglich, die Öffnung 3a der ersten Schicht 3 mit noch geringerer Beschädigung zu bilden.

Störstellen mit demselben Leitfähigkeitstyp wie das Halblei tersubstrat 1, zum Beispiel p-Typ-Störstellen wie Bor, wer den mit einer Implantationsenergie von einigen hundert keV bei einer Dosis von 10¹²-10¹³ cm² in das Halbleitersubstrat implantiert. Im Ergebnis davon wird auf der Oberfläche des Einrichtungsisolationsgebiets des Halbleitersubstrats 1, das heißt auf der Oberfläche direkt unter dem Einrichtungsisola tionsfilm 2, in einer selbstausgerichteten Weise bezüglich des Einrichtungsisolationsfilms 2 das als Kanalstopper wir kende erste Störstellengebiet 6 mit einer im Vergleich zu dem Halbleitersubstrat 1 größeren Störstellenkonzentration gebildet. Außerdem wird in einer vorbestimmten Tiefe unter der Oberfläche des Einrichtungsbildungsgebiets des Halblei tersubstrats 1, zum Beispiel in einer Tiefe von einigen hun dert Nanometern, das zweite Störstellengebiet 7 mit einer im Vergleich zu dem Halbleitersubstrat 1 größeren Störstellen konzentration gebildet.

Wie in Fig. 48 gezeigt, wird ähnlich wie bei der unter Be zugnahme auf die Fig. 6 und 7 beschriebenen ersten Aus führungsform, nur in der Öffnung 2a des Einrichtungsisola tionsfilms 2 die vergrabene Schicht aus polykristallinem Silizium 810 gebildet. Danach wird, wie in den Fig. 49 und 50 gezeigt, die Oberfläche des Siliziumoxidfilms 5C, der die obere Schicht des Einrichtungsisolationsfilms 2 bildet, welcher an der Stelle angeordnet ist, an der die Gateelek troden-Leitbahnschicht 17 zu bilden ist, in einem derartigen Maße geätzt, daß mittels einer gut bekannten Fotolitho grafie- oder Ätztechnik unter Verwendung des eine untere Schicht der dritten Schicht bildenden Siliziumnitridfilms 5B als Ätzstopper die Oberfläche des Siliziumnitridfilms 5B freigelegt wird, wodurch die Gateelektroden-Leitbahnnut 5c gebildet wird. Um eine elektrische Verbindung zwischen der Gateelektroden-Leitbahnschicht und der Endoberfläche 8c der Gateelektrode 8 zu sichern, hat, wie es aus den Zeichnungen augenscheinlich ist, die Gateelektroden-Leitbahnnut 5e einen breiteren Abschnitt 5d, welcher an der Stelle vorgesehen ist, an der die Gateelektroden-Leitbahnschicht im Kontakt mit der Endoberfläche 8c der Gateelektrode 8 ist, was eine Ausrichtungsgenauigkeit berücksichtigt, welche erreicht wird, wenn die Gateelektrode 8 gebildet wird.

Dann wird, wie in Fig. 51 gezeigt, über der Gesamtheit der einen Hauptoberfläche des Halbleitersubstrats 1, das heißt über der Oberfläche des Einrichtungsisolationsfilms 2 und der oberen Oberfläche der vergrabenen Schicht aus polykri stallinem Silizium 810, mittels Sputtern oder CVD eine Schicht aus polykristallinem Silizium (die mit Störstellen wie Phosphor oder Bor dotiert sein kann) gebildet. Die Schicht aus polykristallinem Silizium, die sich von der in der Gateelektroden-Leitbahnnut 5e zurückbleibenden Schicht unterscheidet, wird durch Zurückätzen oder Polieren ent fernt. Nachdem die Schicht aus polykristallinem Silizium für eine Gateelektroden-Leitbahnschicht, die mit der Endober fläche der Schicht aus polykristallinem Silizium 810 elek trisch verbunden ist, gebildet worden ist, wird unter Ver wendung einer gut bekannten Fotolithografie- oder Ätztechnik eine Resistschicht gebildet, während Abschnitte, in denen die Gateelektrode und die Gateelektroden-Leitbahnschicht an zuordnen sind, behalten werden. Die vergrabene Schicht aus polykristallinem Silizium 810 wird mittels einer gut bekann ten Ätztechnik unter Verwendung dieser Resistschicht als Maske geätzt, wodurch die Gateelektrode 8 und die Gateelek troden-Leitbahnschicht 17 gebildet werden.

Nachfolgend wird in derselben Art und Weise wie bei der vor stehend unter Bezugnahme auf die Fig. 12 bis 16 beschrie benen ersten Ausführungsform die Halbleitereinrichtung nach einander gebildet, wobei im Ergebnis davon die in Fig. 45 gezeigte Halbleitereinrichtung erhalten wird. Die somit er haltene Halbleitereinrichtung liefert dieselben vorteilhaf ten Ergebnisse, wie sie durch die Halbleitereinrichtung in der ersten Ausführungsform vorgesehen werden. Außerdem ist die Gateelektroden-Leitbahnschicht 17 elektrisch verbunden mit der Endoberfläche 8c der Gateelektrode 8, und daher ist der Seitenwandungsisolationsfilm 14 unvermeidlich zwischen die Endoberfläche der Gateelektroden-Leitbahnschicht 17 und die Endoberflächen des Paares von Source-/Drainelektroden 15 und 16 dazwischengesetzt. Selbst wenn daher ein Ausrich tungsfehler entsteht, wenn die Gateelektroden-Leitbahnnut 5e und die Gateelektrode 8 gebildet werden, werden die Gate elektroden-Leitbahnschicht 17 und das Paar von Source-/Drainelektroden 15 und 16 nicht elektrisch kurzge schlossen.

Bei der zehnten Ausführungsform wird für die Gateelektroden- Leitbahnschicht 17 polykristallines Silizium verwendet. Doch das Material der Gateelektroden-Leitbahnschicht 17 ist nicht darauf beschränkt, und die Gateelektroden-Leitbahnschicht 17 kann eine leitende Schicht sein, die aus der Gruppe gewählt ist, welche umfaßt: eine Metallsilizidschicht wie beispiels weise Wolframsilizid, Titansilizid, Kobaltsilizid, Tantal silizid, Molybdänsilizid oder Platinsilizid; eine Metall nitridfilmschicht wie beispielsweise Titannitrid oder Tan talnitrid; eine Metallschicht wie beispielsweise Wolfram, Tantal, Molybdän oder Kobalt; eine Metallschicht wie bei spielsweise Aluminium oder einen laminierten Körper, der aus zwei oder mehr der vorstehenden besteht.

Die elfte Ausführungsform

Fig. 52 zeigt eine Halbleitereinrichtung in einer elften Ausführungsform der vorliegenden Erfindung. Die elfte Aus führungsform unterscheidet sich von der achten Ausführungs form nur in den folgenden Punkten, nämlich: Die Seitenwan dungsisolationsfilme 13 und 14 sind aus einem Silizium nitridfilm gebildet; eine Nut 5e für eine Gateelektroden- Leitbahnschicht ist in einer dritten Schicht 5A des Einrich tungsisolationsfilms 2 so gebildet, daß sie einen Teil der Endoberfläche 8c der Gateelektrode 8 freilegt; die Gateelek troden-Leitbahnschicht 17 ist in dieser Gateelektroden-Leit bahnnut 5e eingebettet; die Gateelektroden-Leitbahnschicht 17 ist mit einem freigelegten Abschnitt der Endoberfläche 8c der Gateelektrode 8 elektrisch verbunden; eine Nut 5f für die eine Source-/Drainelektroden-Leitbahnschicht ist in der dritten Schicht 5A des Einrichtungsisolationsfilms 2 so ge bildet, daß sie einen Teil der Seitenoberfläche der einen Source-/Drainelektrode 15 freilegt; die eine Source-/Drainelektroden-Leitbahnschicht 18 ist in dieser Gateelektroden- Leitbahnnut 5f eingebettet; und die eine Source-/Drainelek troden-Leitbahnschicht 18 ist mit einem freigelegten Ab schnitt der Seitenoberfläche der einen Source-/Drainelek trode 16 elektrisch verbunden. In allen anderen Beziehungen ist die elfte Ausführungsform dieselbe wie die achte Ausfüh rungsform.

Ein Verfahren zum Herstellen der Halbleitereinrichtung der elften Ausführungsform wird nun beschrieben. Wie in den Fig. 53 und 54 gezeigt, wird die Halbleitereinrichtung in derselben Art und Weise wie bei der achten Ausführungsform hergestellt, bis der n-Typ-MOS-Transistor erhalten wird, bei welchem in dem Einrichtungsbildungsgebiet des Halbleitersub strats 1, welches von dem Einrichtungsisolationsfilm 2 um geben ist, das heißt in der Öffnung 2a freigelegt ist, die Gateelektrode 8, das Paar von Source-/Draingebieten 10 und 11 und das Paar von Source-/Drainelektroden 15 und 16 vorge sehen sind. Im Unterschied zur Verwendung eines Silizium oxidfilms für die Seitenwandungsisolationsfilme 13 und 14 bei der achten Ausführungsform wird bei dieser Ausführungs form ein Siliziumnitridfilm verwendet. Außer diesem Punkt ist in allen anderen Beziehungen die elfte Ausführungsform dieselbe wie die achte Ausführungsform.

Bei dem Einrichtungsisolationsfilm 2 sind die Dicken des Si liziumoxidfilms 3, des Siliziumnitridfilms 4 und des Sili ziumoxidfilms 5A entsprechend zum Beispiel 20 nm, 300 nm bzw. 100 nm.

Danach werden, wie in Fig. 55 gezeigt, die aus einem Sili ziumnitridfilm bestehenden Seitenwandungsisolationsfilme 13 und 14 einem Trockenätzen unterworfen, wodurch die Dicken der Seitenwandungsisolationsfilme 13 und 14 um beispiels weise 100 nm verkleinert werden. Ein Siliziumoxidfilm mit einer Dicke von wenigstens 50 nm wird über der Gesamtheit der einen Hauptoberfläche des Halbleitersubstrats 1, das heißt über der Oberfläche der dritten Schicht 5A des Einrichtungsisolationsfilms 2, der oberen Oberfläche der Gate elektrode 8, den oberen Oberflächen des Paares von Source-/Drainelektroden 15 und 16 und den oberen Oberflächen der Seitenwandungsisolationsfilme 13 und 14 (welche einen Zwischenraum enthalten, der im Ergebnis des Ätzens entfernt wird), mittels CVD gebildet. Der somit gebildete Silizium oxidfilm wird zurückgeätzt, bis die obersten Oberflächen der Gateelektrode 8 und der Source-/Drainelektroden 15 und 16 freigelegt sind. Somit werden die durch Entfernen der Sei tenwandungsisolationsfilme 13 und 14 durch Ätzen erzeugten Zwischenräume gefüllt mit Siliziumoxidfilmen 25.

Dann werden, wie in Fig. 56 gezeigt, eine Gateelektroden- Leitbahnnut 5e und die eine Source-/Drainelektroden-Leit bahnnut 5f gebildet durch Ätzen der Abschnitte der Oberflä che der dritten Schicht 5A des Einrichtungsisolationsfilms 2, in denen eine Gateelektroden-Leitbahnschicht 17 und die eine Source-/Drainelektroden-Leitbahnschicht 18 zu bilden sind, mittels der allgemein bekannten Fotolithografietech nik und Ätztechnik, bis die Oberfläche der zweiten Schicht 4B freigelegt ist, durch Verwenden der zweiten Schicht 4B und der Seitenwandungsisolationsfilme 13 und 14 als Ätz stopper.

Dann wird, wie in den Fig. 57 und 58 gezeigt, über der Gesamtheit der einen Hauptoberfläche des Halbleitersubstrats 1, das heißt über der Oberfläche des Einrichtungsisolations films 2, der oberen Oberfläche der Gateelektrode 8 und den oberen Oberflächen des Paares von Source-/Drainelektroden 15 und 16, mittels Sputtern oder CVD eine Schicht aus polykri stallinem Silizium (welche mit Störstellen wie Phosphor oder Bor dotiert sein kann) gebildet. Die Schicht aus polykri stallinem Silizium, die sich von der in der Gateelektroden- Leitbahnnut 5e und der einen Source-/Drainelektroden-Leit bahnnut 5f zurückbleibenden Schicht unterscheidet, wird durch Zurückätzen oder Polieren entfernt. Im Ergebnis davon werden die Gateelektroden-Leitbahnschicht 17 und die eine Source-/Drainelektroden-Leitbahnschicht 18 gebildet.

Nachfolgend wird auf den Oberflächen der dritten Schicht 5A des Einrichtungsisolationsfilms 2, der Gateelektroden-Leit bahnschicht 17 und der einen Source-/Drainelektroden-Leit bahnschicht 18 mittels CVD der aus einem Siliziumoxidfilm bestehende Zwischenschichtisolationsfilm 19 gebildet. Danach wird in der oberen Oberfläche der anderen Source-/Drainelek trode 15 unter Verwendung der zweiten Schicht 4B und des Seitenwandungsisolationsfilms 14 als Ätzstopper das Kontakt loch 19a gebildet. Eine leitende Schicht wie beispielsweise Aluminium oder eine Aluminiumlegierung mit einer Dicke von zum Beispiel 500 nm wird über der Gesamtheit der Oberfläche des Zwischenschichtisolationsfilms 19 mittels Sputtern oder CVD gebildet. Eine Resistschicht wird über der leitenden Schicht strukturiert. Die leitende Schicht wird dann unter Verwendung dieser Resistschicht als Maske geätzt, wobei im Ergebnis davon die andere Source-/Drainelektroden-Leitbahn schicht 20 so gebildet wird, daß sie mit der Source-/Drain elektrode 15 mittels des Kontaktlochs 19a des Zwischen schichtisolationsfilms 19 elektrisch verbunden ist. Auf diese Weise wird eine derartige Halbleitereinrichtung er halten, wie sie in Fig. 52 gezeigt ist. Die somit erhaltene Halbleitereinrichtung liefert dieselben vorteilhaften Ergeb nisse, wie sie durch die Halbleitereinrichtung in der achten Ausführungsform vorgesehen werden.

Bei der elften Ausführungsform wird für die Gateelektroden- Leitbahnschicht 17 und die eine Source-/Drainelektroden- Leitbahnschicht 18 polykristallines Silizium verwendet. Doch das Material von ihnen ist nicht auf das polykristalline Si lizium beschränkt, und die Gateelektroden-Leitbahnschicht 17 und die Source-/Drainelektroden-Leitbahnschicht 18 können eine leitende Schicht sein, die aus der Gruppe gewählt ist, welche umfaßt: eine Metallsilizidschicht wie beispielsweise Wolframsilizid, Titansilizid, Kobaltsilizid, Tantalsilizid, Molybdänsilizid oder Platinsilizid; eine Metallnitridfilm schicht wie beispielsweise Titannitrid oder Tantalnitrid; eine Metallschicht wie beispielsweise Wolfram, Tantal, Molybdän oder Kobalt; eine Metallschicht wie beispielsweise Aluminium oder einen laminierten Körper, der aus zwei oder mehr der vorstehenden besteht.

Bei der elften Ausführungsform wird der im Ergebnis des Ätzens der Seitenwandungsisolationsfilme 13 und 14 entfernte Zwischenraum gefüllt mit dem Siliziumoxidfilm 25. Doch der Herstellungsschritt kann zu dem nachfolgenden Schritt zur Bildung des Zwischenschichtisolationsfilms 19 ohne die Bil dung des Siliziumoxidfilms 25 weitergehen.

Die zwölfte Ausführungsform

Fig. 59 zeigt eine Halbleitereinrichtung in einer zwölften Ausführungsform der vorliegenden Erfindung. Die zwölfte Aus führungsform unterscheidet sich von der ersten Ausführungs form nur in den folgenden Punkten, nämlich: Die dritte Schicht 5 des Einrichtungsisolationsfilms 2 weist eine Zwei schichtstruktur auf, welche aus einem Siliziumnitridfilm 5B und einem Siliziumoxidfilm 5C besteht; die Seitenwandungs isolationsfilme 13 und 14 sind aus einem Siliziumnitridfilm gebildet; eine Nut 5e für eine Gateelektroden-Leitbahn schicht ist in dem Siliziumoxidfilm 5C der dritten Schicht 5 des Einrichtungsisolationsfilms 2 so gebildet, daß sie einen Teil der Endoberfläche 8c der Gateelektrode 8 freilegt; die Gateelektroden-Leitbahnschicht 17 ist in dieser Gateelek troden-Leitbahnnut 5e eingebettet; die Gateelektroden-Leit bahnschicht 17 ist mit einem freigelegten Abschnitt der End oberfläche 8c der Gateelektrode 8 elektrisch verbunden; eine Nut 5f für die eine Source-/Drainelektroden-Leitbahnschicht ist in dem Siliziumoxidfilm 5C der dritten Schicht 5 des Einrichtungsisolationsfilms 2 so gebildet, daß sie einen Teil der Seitenoberfläche der einen Source-/Draineiektrode 16 freilegt; die eine Source-/Drainelektroden-Leitbahn schicht 18 ist in dieser Gateelektroden-Leitbahnnut 5f einge bettet; und die eine Source-/Drainelektroden-Leitbahnschicht 18 ist mit einem freigelegten Abschnitt der Seitenoberfläche der einen Source-/Drainelektrode 16 elektrisch verbunden. In allen anderen Beziehungen ist die zwölfte Ausführungsform dieselbe wie die erste Ausführungsform.

Ein Verfahren zum Herstellen der Halbleitereinrichtung der zwölften Ausführungsform wird nun beschrieben. Wie in den Fig. 60 und 61 gezeigt, wird die Halbleitereinrichtung in derselben Art und Weise wie bei der ersten Ausführungsform hergestellt, bis der n-Typ-MOS-Transistor erhalten wird, bei welchem in dem Einrichtungsbildungsgebiet des Halbleitersub strats 1, welches von dem Einrichtungsisolationsfilm 2 umge ben ist, das heißt in der Öffnung 2a freigelegt ist, die Gateelektrode 8, das Paar von Source-/Draingebieten 10 und 11 und das Paar von Source-/Drainelektroden 15 und 16 vorge sehen sind. Im Unterschied zu der dritten Schicht 5 des Ein richtungsisolationsfilms 2, der bei der ersten Ausführungs form aus einer Einschichtstruktur eines Siliziumoxidfilms besteht, weist die dritte Schicht 5 bei dieser Ausführungs form eine aus dem Siliziumnitridfilm 5B und dem Silizium oxidfilm 5C bestehende Zweischichtstruktur auf. Ferner wird im Unterschied zur Verwendung eines Siliziumoxidfilms für die Seitenwandungsisolationsfilme 13 und 14 bei der ersten Ausführungsform bei der zwölften Ausführungsform ein Sili ziumnitridfilm verwendet. Außer diesen Punkten ist in allen anderen Beziehungen die zwölfte Ausführungsform dieselbe wie die erste Ausführungsform.

Bei dem Einrichtungsisolationsfilm 2 sind die Dicken des Si liziumoxidfilms 3, des Films aus polykristallinem Silizium 4, des Siliziumnitridfilms 5B und des Siliziumoxidfilms 5C entsprechend zum Beispiel 20 nm, 100 nm, 200 nm bzw. 100 nm.

Danach werden die aus einem Siliziumnitridfilm bestehenden Seitenwandungsisolationsfilme 13 und 14 einem Trockenätzen unterworfen, wodurch die Dicken der Seitenwandungsisola tionsfilme 13 und 14 um beispielsweise 100 nm verkleinert werden. Ein Siliziumoxidfilm mit einer Dicke von wenigstens mehr als 50 nm wird über der Gesamtheit der einen Hauptober fläche des Halbleitersubstrats 1, das heißt über der Oberfläche des Siliziumoxidfilms 5C der dritten Schicht des Ein richtungsisolationsfilms 2, der oberen Oberfläche der Gate elektrode 8, den oberen Oberflächen des Paares von Source-/Drainelektroden 15 und 16 und den oberen Oberflächen der Seitenwandungsisolationsfilme 13 und 14 (welche einen Zwischenraum enthalten, der im Ergebnis des Ätzens entfernt wird), mittels CVD gebildet. Der Siliziumoxidfilm wird zu rückgeätzt, bis die obere Oberfläche der Gateelektrode 8 und die oberen Oberflächen des Paares von Source-/Drainelektro den 15 und 16 freigelegt sind. Ein im Ergebnis des Ätzens der Seitenwandungsisolationsfilme 13 und 14 erzeugter Zwi schenraum wird mit dem Siliziumoxidfilm 25 gefüllt.

Wie in Fig. 62 gezeigt, wird die Oberfläche des Silizium oxidfilms 5C der dritten Schicht des Einrichtungsisolations films 2 mittels einer gut bekannten Fotolihografie- oder Ätztechnik unter Verwendung des Siliziumnitridfilms 5B der dritten Schicht und der Seitenwandungsisolationsfilme 13 und 14 als Ätzstopper in einem derartigen Maße geätzt, daß an Stellen, an denen die Gateelektroden-Leitbahnschicht 17 und die eine Source-/Drainelektroden-Leitbahnschicht 18 gebildet werden, die Oberfläche des Siliziumnitridfilms 5B freigelegt wird. Im Ergebnis davon werden die Gateelektroden-Leitbahn nut 5e und die eine Source-/Drainelektroden-Leitbahnnut 5f gebildet.

Dann wird, wie in den Fig. 63 und 64 gezeigt, über der Gesamtheit der einen Hauptoberfläche des Halbleitersubstrats 1, das heißt über der Oberfläche des Einrichtungsisolations films 2, der oberen Oberfläche der Gateelektrode 8 und den oberen Oberflächen des Paares von Source-/Drainelektroden 15 und 16, mittels Sputtern oder CVD eine Schicht aus polykri stallinem Silizium (welche mit Störstellen wie Phosphor oder Bor dotiert sein kann) gebildet. Die Schicht aus polykri stallinem Silizium, die sich von der in der Gateelektroden- Leitbahnnut 5e und der einen Source-/Drainelektroden-Leit bahnnut 5f zurückbleibenden Schicht unterscheidet, wird durch Zurückätzen oder Polieren entfernt. Im Ergebnis davon werden die Gateelektroden-Leitbahnschicht 17 und die eine Source-/Drainelektroden-Leitbahnschicht 18 gebildet.

Nachfolgend wird auf den Oberflächen des Siliziumoxidfilms 5C der dritten Schicht des Einrichtungsisolationsfilms 2, der Gateelektroden-Leitbahnschicht 17 und der einen Source-/Drainelektroden-Leitbahnschicht 18 mittels CVD der aus einem Siliziumoxidfilm bestehende Zwischenschichtisola tionsfilm 19 gebildet. Danach wird in der oberen Oberfläche der anderen Source-/Drainelektrode 15 unter Verwendung des Siliziumnitridfilms 5B der dritten Schicht und des Seiten wandungsisolationsfilms 14 als Ätzstopper das Kontaktloch 19a gebildet. Eine leitende Schicht wie beispielsweise Aluminium oder eine Aluminiumlegierung mit einer Dicke von zum Beispiel 500 nm wird über der Gesamtheit der Oberfläche des Zwischenschichtisolationsfilms 19 mittels Sputtern oder CVD gebildet. Eine Resistschicht wird über der leitenden Schicht strukturiert. Die leitende Schicht wird dann unter Verwendung dieser Resistschicht als Maske geätzt, wobei im Ergebnis davon die andere Source-/Drainelektroden-Leitbahn schicht 20 so gebildet wird, daß sie mit der Source-/Drain elektrode 15 mittels des Kontaktloches 19a des Zwischen schichtisolationsfilms 19 elektrisch verbunden ist. Auf diese Weise wird eine derartige Halbleitereinrichtung er halten, wie sie in Fig. 59 gezeigt ist. Die somit erhaltene Halbleitereinrichtung liefert dieselben vorteilhaften Ergeb nisse, wie sie durch die Halbleitereinrichtung in der ersten Ausführungsform vorgesehen werden.

Bei der zwölften Ausführungsform wird für die Gateelek troden-Leitbahnschicht 17 und die eine Source-/Drainelektro den-Leitbahnschicht 18 polykristallines Silizium verwendet. Doch das Material von ihnen ist nicht auf das polykri stalline Silizium beschränkt, und die Gateelektroden-Leit bahnschicht 17 und die Source-/Drainelektroden-Leitbahn schicht 18 können eine leitende Schicht sein, die aus der Gruppe gewählt ist, welche umfaßt: eine Metallsilizidschicht wie beispielsweise Wolframsilizid, Titansilizid, Kobaltsilizid, Tantalsilizid, Molybdänsilizid oder Platinsilizid; eine Metallnitridfilmschicht wie beispielsweise Titannitrid oder Tantalnitrid; eine Metallschicht wie beispielsweise Wolfram, Tantal, Molybdän oder Kobalt; eine Metallschicht wie beispielsweise Aluminium oder Kupfer oder einen lami nierten Körper, der aus zwei oder mehr der vorstehenden besteht.

Bei der zwölften Ausführungsform wird der im Ergebnis des Ätzens der Seitenwandungsisolationsfilme 13 und 14 entfernte Zwischenraum gefüllt mit dem Siliziumoxidfilm 25. Doch der Herstellungsschritt kann zu dem nachfolgenden Schritt zur Bildung des Zwischenschichtisolationsfilms 19 ohne die Bil dung des Siliziumoxidfilms 25 weitergehen.

Claims

1. Halbleitereinrichtung, welche umfaßt:
ein Halbleitersubstrat (1), das auf seiner Hauptoberfläche ein Einrichtungsbildungsgebiet und ein das Einrichtungsbil dungsgebiet umgebendes Einrichtungsisolationsgebiet auf weist;
einen Einrichtungsisolationsfilm (2), welcher umfaßt:
eine erste Schicht (3), die aus einem Isoliermaterial gebil det ist und auf dem Einrichtungsisolationsgebiet so gebildet ist, daß sie eine Öffnung aufweist, die das Einrichtungsbil dungsgebiet umgibt;
eine zweite Schicht (4), die aus einem sich von dem der ersten Schicht (3) unterscheidenden Material gebildet ist und auf der ersten Schicht (3) so gebildet ist, daß sie eine Öffnung aufweist, die das Einrichtungsbildungsgebiet umgibt; und
eine dritte Schicht (5), welche aus einem Material gebildet ist, das isolierend ist und sich von demjenigen der zweiten Schicht (4) unterscheidet, und welche auf der zweiten Schicht (4) so gebildet ist, daß sie eine Öffnung aufweist, die das Einrichtungsbildungsgebiet umgibt; und
einen MIS-Transistor, welcher umfaßt:
ein Source- und ein Draingebiet (10; 11), welche in dem Ein richtungsbildungsgebiet des Halbleitersubstrats (1) so ge bildet sind, daß sie mit einem dazwischengesetzten Kanalge biet (12) voneinander beabstandet sind, und PN-Übergangs enden aufweisen, die mit der ersten Schicht (3) des Einrich tungsisolationsfilms (2) im Kontakt sind;
eine Gateelektrode (8), die auf dem Kanalgebiet (12) über einem Gateoxidfilm (9) gebildet ist; und
eine Source- und eine Drainelektrode (15; 16), welche in den Öffnungen des Einrichtungsisolationsfilms (2) gebildet und mit dem entsprechenden Source- und Draingebiet (10; 11) elektrisch verbunden sind, während sie von der Gateelektrode (8) elektrisch isoliert sind.

2. Halbleitereinrichtung nach Anspruch 1, bei welcher die zweite Schicht (4) des Einrichtungsisolationsfilms (2) um faßt: eine leitende Schicht und einen Oxidfilm, der auf Sei tenoberflächen der Schicht aus leitendem Material auf der Seite des Einrichtungsbildungsgebiets gebildet ist.

3. Halbleitereinrichtung nach Anspruch 1, bei welcher die erste und die dritte Schicht (3; 5) des Einrichtungsisola tionsfilms (2) Siliziumdioxidfilme sind, die zweite Schicht (4) einen Film aus polykristallinem Silizium und einen auf Seitenoberflächen des Films aus polykristallinem Silizium auf der Seite des Einrichtungsbildungsgebiets gebildeten Siliziumdioxidfilm umfaßt und die erste Schicht (3) dünner als die dritte Schicht (5) ist.

4. Halbleitereinrichtung nach Anspruch 1, bei welcher die erste Schicht (3) des Einrichtungsisolationsfilms (2) ein Siliziumdioxidfilm ist; die zweite Schicht (4) einen Film aus polykristallinem Silizium und einen auf Seitenoberflä chen des Films aus polykristallinem Silizium auf der Seite des Einrichtungsbildungsgebiets gebildeten Siliziumdioxid film umfaßt, die dritte Schicht (5) ein Siliziumnitridfilm ist und die erste Schicht (3) dünner als die dritte Schicht (5) ist.

5. Halbleitereinrichtung nach Anspruch 1, bei welcher die erste Schicht (3) des Einrichtungsisolationsfilms (2) ein Siliziumdioxidfilm ist, die zweite Schicht (4) einen Film aus polykristallinem Silizium und einen auf Seitenoberflä chen des Films aus polykristallinem Silizium auf der Seite des Einrichtungsbildungsgebiets gebildeten Siliziumdioxid film umfaßt, die dritte Schicht (5) einen Siliziumnitridfilm und einen darauf gebildeten Siliziumdioxidfilm umfaßt und die erste Schicht (3) dünner als die dritte Schicht (5) ist.

6. Halbleitereinrichtung nach Anspruch 1, bei welcher die erste und die dritte Schicht (3; 5) des Einrichtungsisolationsfilms (2) Siliziumdioxidfilme sind, die zweite Schicht (4) ein Siliziumnitridfilm ist und die erste Schicht (3) dünner als die dritte Schicht (5) ist.

7. Halbleitereinrichtung nach Anspruch 1, bei welcher gegenüberliegende Endoberflächen der Gateelektrode (8) im Kontakt mit entsprechenden gegenüberliegenden Seitenober flächen der Öffnungen des Einrichtungsisolationsfilms (2) sind und gegenüberliegende Seitenoberflächen der Gateelek trode (8) durch entsprechende Seitenwandungsisolationsfilme (13), die mit den gegenüberliegenden Oberflächen der Gate elektrode (8) im Kontakt sind, von entsprechenden Seiten oberflächen der Source- und der Drainelektrode (15; 16) elektrisch isoliert sind.

8. Halbleitereinrichtung nach Anspruch 7, bei welcher die Seitenwandungsisolationsfilme (13) Siliziumdioxidfilme sind.

9. Halbleitereinrichtung nach Anspruch 7, bei welcher die Seitenwandungsisolationsfilme (13) Siliziumnitridfilme sind.

10. Halbleitereinrichtung nach Anspruch 7, bei welcher jeder der Seitenwandungsisolationsfilme (13) ein aus einem Siliziumdioxidfilm und einem Siliziumnitridfilm bestehendes Zweischichtteil ist.

11. Halbleitereinrichtung nach Anspruch 1, bei welcher oberste Oberflächen der Gateelektrode (8) und der Source- und der Drainelektrode (15; 16) im wesentlichen in gleicher Ebene mit einer obersten Oberfläche der dritten Schicht (5) des Einrichtungsisolationsfilms (2) sind.

12. Halbleitereinrichtung nach Anspruch 1, welche ferner eine Gateelektroden-Leitbahnschicht (17) umfaßt, die in einer in einer obersten Oberfläche der dritten Schicht (5) des Einrichtungsisolationsfilms (2) gebildeten Leitbahnnut eingebettet ist, so daß sie einen Abschnitt einer Endober fläche der Gateelektrode (8) freilegt, und mit dem freigelegten Abschnitt der Endoberfläche der Gateelektrode (8) verbunden ist.

13. Halbleitereinrichtung nach Anspruch 12, bei welcher die Gateelektrode (8) und die Gateelektroden-Leitbahnschicht (17) aus verschiedenen Materialien gebildet sind.

14. Halbleitereinrichtung nach Anspruch 1, welche ferner eine Source-/Drainelektroden-Leitbahnschicht (18; 20) um faßt, die in einer in einer obersten Oberfläche der dritten Schicht (5) des Einrichtungsisolationsfilms (2) gebildeten Leitbahnnut eingebettet ist, so daß sie einen Abschnitt einer Seitenoberfläche der einen der Source- und der Drain elektrode (15; 16) freilegt, und mit dem freigelegten Ab schnitt der Seitenoberfläche der einen der Source- und der Drainelektrode (15; 16) verbunden ist.

15. Halbleitereinrichtung nach Anspruch 1, welche ferner umfaßt:
einen Zwischenschichtisolationsfilm (19), welcher auf dem Einrichtungsisolationsfilm (2), der Gateelektrode (8) und der Source- und der Drainelektrode (15; 16) gebildet ist und ein Kontaktloch (19a) aufweist, das an einer der einen der Source- und der Drainelektrode (15; 16) entsprechenden Stel le gebildet ist; und
eine Source-/Drainelektroden-Leitbahnschicht (18; 20), die auf dem Zwischenschichtisolationsfilm (19) gebildet ist und mit der einen der Source- und der Drainelektrode (15; 16) durch das Kontaktloch (19a) elektrisch verbunden ist.

16. Herstellungsverfahren einer Halbleitereinrichtung, wel ches die Schritte umfaßt:
einen Schritt zum Bilden eines Einrichtungsisolationsfilms (2) auf einer Hauptoberfläche eines Halbleitersubstrats (1) mit einem Einrichtungsbildungsgebiet und einem das Einrich tungsbildungsgebiet umgebenden Einrichtungsisolationsgebiet, wobei der Einrichtungsisolationsfilm (2) eine erste bis dritte Schicht (3; 4; 5) umfaßt, so daß dieselben auf dem Einrichtungsisolationsgebiet aufeinanderfolgend gebildet wer den, das Einrichtungsbildungsgebiet umgeben und eine Öffnung über dem Einrichtungsbildungsgebiet aufweisen, wobei die erste Schicht (3) aus einem Isoliermaterial gebildet wird, die zweite Schicht (4) aus einem sich von dem der ersten Schicht (3) unterscheidenden Material gebildet wird und die dritte Schicht (5) aus einem Material gebildet wird, das isolierend ist und sich von demjenigen der zweiten Schicht (4) unterscheidet;
einen Schritt zum Bilden eines Gateisolationsfilms auf dem Einrichtungsbildungsgebiet des Halbleitersubstrats (1);
einen Schritt zum Bilden einer Gateelektrode (8) eines MIS- Transistors auf dem Gateisolationsfilm in der Öffnung des Einrichtungsisolationsfilms (2);
einen Schritt zum Bilden eines Source- und eines Drainge biets (10; 11) des MIS-Transistors in dem Einrichtungsbil dungsgebiet des Halbleitersubstrats (1) durch Verwenden der Gateelektrode (8) und des Einrichtungsisolationsfilms (2) als wenigstens einen Teil einer Maske und
einen Schritt zum Bilden einer Source- und einer Drainelek trode (15; 16) des MIS-Transistors in der Öffnung des Ein richtungsisolationsfilms (2), so daß sie entsprechend mit dem Source- und dem Draingebiet (10; 11) elektrisch verbun den sind.

17. Herstellungsverfahren nach Anspruch 16, bei welchem der Schritt zum Bilden des Einrichtungsisolationsfilms (2) die Unterschritte umfaßt:
einen Unterschritt zum aufeinanderfolgenden Bilden eines ersten, eines zweiten und eines dritten Belags (3; 4; 5) auf der Hauptoberfläche des Halbleitersubstrats (1) und
einen Unterschritt zum aufeinanderfolgenden Ätzen von Teilen des ersten bis dritten sich auf dem Einrichtungsbildungsge biet befindenden Belags, um dort eine Öffnung zu bilden, während die übrigen Teile des ersten bis dritten Belags (3; 4; 5) auf dem Einrichtungsisolationsgebiet zurückgelassen werden.

18. Herstellungsverfahren nach Anspruch 16, bei welchem der Schritt zum Bilden der Gateelektrode (8) die Unterschritte umfaßt:
einen Unterschritt zum Bilden einer leitenden Schicht auf dem Einrichtungsisolationsfilm (2) und dem Gateisolations film;
einen Unterschritt zum Bilden einer vergrabenen leitenden Schicht in der Öffnung des Einrichtungsisolationsfilms (2) durch Entfernen eines Teils der auf dem Einrichtungsisola tionsfilm (2) gebildeten leitenden Schicht und
einen Unterschritt zum Bilden der Gateelektrode (8) durch Ätzen der vergrabenen leitenden Schicht.

19. Herstellungsverfahren nach Anspruch 16, bei welchem der Schritt zum Bilden des Source- und des Draingebiets (10; 11) die Unterschritte umfaßt:
einen Unterschritt zum Bilden von Gebieten mit Störstellen kleiner Konzentration durch Implantieren von Störstellen in das Halbleitersubstrat (1) unter Verwendung der Gateelek trode (8) und des Einrichtungsisolationsfilms (2) als Maske;
einen Unterschritt zum Bilden von Seitenwandungsisolations filmen (13; 14) auf Seitenoberflächen der Öffnung des Ein richtungsisolationsfilms (2) und Seitenoberflächen der Gate elektrode (8) und
einen Unterschritt zum Bilden von Gebieten mit Störstellen großer Konzentration durch Implantieren von Störstellen in den Halbleiter unter Verwendung der Gateelektrode (8), des Einrichtungsisolationsfilms (2) und der Seitenwandungsisola tionsfilme (13; 14) als Maske,
wodurch jedes des Source- und des Draingebiets (10; 11) ge bildet wird durch das Gebiet mit Störstellen kleiner Konzen tration und das Gebiet mit Störstellen größer Konzentration.

20. Herstellungsverfahren nach Anspruch 19, bei welchem der Schritt zum Bilden des Source- und des Draingebiets (10; 11) die Schritte umfaßt:
einen Schritt zum Bilden einer leitenden Schicht auf dem Source- und dem Draingebiet (10; 11), den Seitenwandungsiso lationsfilmen (13) und dem Einrichtungsisolationsfilm (2) und
einen Schritt zum Bilden von vergrabenen leitenden Schichten in der Öffnung des Einrichtungsisolationsfilms (2) zwischen den auf den Seitenoberflächen der Öffnung des Einrichtungs isolationsfilms (2) gebildeten Seitenwandungsisolations filmen (14) und den auf den Seitenoberflächen der Gateelek trode (8) gebildeten Seitenwandungsisolationsfilmen (13) als Source- und Drainelektrode (15; 16) durch Entfernen eines Teils der auf dem Einrichtungsisolationsfilm (2) gebildeten leitenden Schicht.

21. Herstellungsverfahren einer Halbleitereinrichtung, wel ches die Schritte umfaßt:
einen Schritt zum Bilden eines Einrichtungsisolationsfilms (2) auf einer Hauptoberfläche eines Halbleitersubstrats (1) mit einem Einrichtungsbildungsgebiet und einem das Einrich tungsbildungsgebiet umgebenden Einrichtungsisolationsgebiet, wobei der Einrichtungsisolationsfilm (2) eine erste bis dritte Schicht (3; 4; 5) umfaßt, so daß sie auf dem Einrich tungsisolationsgebiet aufeinanderfolgend gebildet werden, das Einrichtungsbildungsgebiet umgeben und eine Öffnung über dem Einrichtungsbildungsgebiet aufweisen, wobei die erste Schicht (3) aus einem Isoliermaterial gebildet wird, die zweite Schicht (4) aus einem sich von dem der ersten Schicht (3) unterscheidenden Isoliermaterial gebildet wird und die dritte Schicht (5) aus einem sich von dem der zweiten Schicht (4) unterscheidenden Isoliermaterial gebildet wird;
einen Schritt zum Bilden eines Gateisolationsfilms auf dem Einrichtungsbildungsgebiet des Halbleitersubstrats (1);
einen Schritt zum Bilden einer Gateelektrode (8) eines MIS- Transistors auf dem Gateisolationsfilm in der Öffnung des Einrichtungsisolationsfilms (2);
einen Schritt zum Bilden eines Source- und eines Drainge biets (10; 11) des MIS-Transistors in dem Einrichtungsbil dungsgebiet des Halbleitersubstrats (1) durch Verwenden der Gateelektrode (8) und des Einrichtungsisolationsfilms (2) als wenigstens einen Teil einer Maske;
einen Schritt zum Bilden von Seitenwandungsisolationsfilmen (13; 14) auf Seitenoberflächen der Öffnung des Einrichtungs isolationsfilms (2) und Seitenoberflächen der Gateelektrode (8), wobei die Seitenwandungsisolationsfilme (13; 14) aus demselben Isoliermaterial wie die zweite Schicht (4) des Einrichtungsisolationsfilms (2) gebildet werden;
einen Schritt zum Bilden einer Source- und einer Drainelek trode (15; 16) des MIS-Transistors, so daß dieselben von den auf den Seitenoberflächen der Öffnung des Einrichtungsisola tionsfilms (2) gebildeten Seitenwandungsisolationsfilmen (14) umgeben und entsprechend mit dem Source- und dem Drain gebiet (10; 11) elektrisch verbunden sind;
einen Schritt zum Entfernen von obersten Abschnitten der Seitenwandungsisolationsfilme (13; 14);
einen Schritt zum Bilden einer Gateelektroden-Leitbahnnut, so daß dieselbe einen Abschnitt einer Endoberfläche der Gateelektrode (8) freilegt, durch Ätzen eines vorbestimmten Gebiets der dritten Schicht (5) des Einrichtungsisolationsfilms (2) unter Verwendung der zweiten Schicht (4) und der Seiten wandungsisolationsfilme (13; 14) als Ätzstopper; und
einen Schritt zum Bilden einer mit der Endoberfläche der Gateelektrode (8) elektrisch verbundenen Gateelektroden- Leitbahnschicht (17) in der Gateelektroden-Leitbahnnut.