DE19542240A1 - Halbleitervorrichtung und Verfahren zu ihrer Herstellung - Google Patents

Description

Die Erfindung betrifft eine Halbleitervorrichtung, und ins­ besondere einen statischen Freizugriffsspeicher mit hoher Integration, sehr geringem elektrischen Verbrauch und hohem Widerstand gegen Softerrors sowie ein Verfahren zu dessen Herstellung.

Fig. 6 ist eine Äquivalent-Schaltplan einer bekannten sta­ tischen Freizugriffsspeicherzelle (im folgende als SRAM) mit hoher Integrationsdichte, wobei ein MOS-Transistor ein­ gesetzt wird.

Der SRAM umfaßt eine Flip-Flop-Schaltung mit zwei MOS-Trei­ bertransistoren T1 und T2, die in Kreuzverbindung geschal­ tet sind, zwei Hochwiderstandselemente R1 und R2, die mit zwei Speicherknoten N1 und N2 der Flip-Flop-Schaltung ver­ bunden sind zur Zuführung von geringen Strömen an die Spei­ cherknoten N1 und N2, um Informationen zu halten, und MOS- Übertragungstransistoren T3 und T4, die mit den Speicher­ knoten N1 und N2 verbunden sind, zum Einschreiben bzw. Aus­ lesen von Informationen. Eine Versorgungsspannung Vcc und ein Massenpotential werden der Flip-Flop-Schaltung zuge­ führt, und Datenleitungen 1326 und 1326a sind mit den MOS- Übertragungstransistoren T3 und T4 verbunden, während die Gates der MOS-Übertragungstransistoren T3 und T4 mit Wort­ leitungen 1306c bzw. 1306d verbunden sind.

Im Betrieb des oben beschriebenen SRAM werden wie bekannt die Wortleitungen aktiviert, um Informationen mit "High" oder "Low" von den Datenleitungen in die Speicherknoten N1 und N2 mittels der MOS-Übertragungstransistoren T3 und T4 zu speichern oder umgekehrt die Zustände der Speicherknoten N1 bzw. N2 auszulesen.

Bei diesem SRAM sind eine Verbesserung der Integrations­ dichte und eine Reduktion des Leistungsverbrauchs normal er­ weise wichtige Ziele, die erreicht werden sollten. Bei ei­ ner SRAM-Zelle kann beides zu gewisser Zeit durch Reduzie­ ren der Abmessungen der Schaltungselemente und durch Erhö­ hen des Wertes des Lastwiderstandes erreicht werden. Wenn jedoch die Reduktion der Abmessungen der Schaltungselemente voranschreitet, wird, obwohl die Integrationsdichte verbes­ sert wird, die Fläche des PN-Übergangs in Knotenbereichen des Flip-Flops abnehmen, und ebenso vermindert sich unweigerlich die floatende Kapazität. Falls folglich ein­ fach der Lastwiderstand in diesem Zustand erhöht wird, wer­ den die Knotenpotentiale instabil, was die Anfälligkeit ge­ gen Fehlfunktionen aufgrund sogenannter α-Softerrors er­ höht.

α-Strahlung wird erzeugt, wenn Uran (U) oder Thorium (Th), das zu sehr kleinen Anteilen in einem Material wie einem Harz, das zur Einkapselung eines Speicherchips verwendet wird, oder einem Verdrahtungsmaterial wie Aluminium enthal­ ten ist, zerfällt. Wenn α-Strahlung in einen Speicherkno­ tenbereich in einer Speicherzelle, die in einem "High"-Zu­ stand ist, einfällt, wird ein Elektronen-Loch-Paar entlang des Bereichs der α-Strahlung erzeugt, und das Elektron wird aufgrund eines elektrischen Feldes in einer Verarmungs­ schicht angezogen und verändert das Potential am Speicher­ knoten. Falls die Potentialänderung einen ausreichenden Wert hat, um das Flip-Flop zu invertieren, wird die Infor­ mation des Speichers zerstört. Dies ist ein Phänomen, das als Softerror bezeichnet wird.

Verschiedene Vorschläge wurden als Gegenmaßnahme für diese beschriebenen Softfehler gemacht. Beispielsweise beschrei­ ben die japanische offengelegte Anmeldung Showa 61-283161 (JP-A 283161/86) und die japanische offengelegte Anmeldung Showa 62-219559 (JP-A219559/87) verschiedene Verfahren zur Erhöhung der Kapazität eines Knotenbereichs, wobei, wie in den Fig. 1 und 2 dargestellt ist, ein Kapazitätselement zwischen einer Leitungsschicht 1051 oder 2012 aus einem po­ lykristallinen Siliziumfilm einer zweiten Schicht und ei­ ner Leitungsschicht 1056 oder 2014 auf einer leitenden Schicht 1051 oder 2012 ausgebildet wird. Der polykristal­ line Siliziumfilm der zweiten Schicht wird gleichzeitig als Lastwiderstand für die Speicherzelle verwendet.

Da die polykristalline Siliziumschicht, die dieselbe Schicht wie das Widerstandselement ist, für eine der Elek­ troden des Kapazitätselementes verwendet wird, kann jedoch bei allen oben beschriebenen Verfahren die Fläche der Kon­ densatorelektrode nicht sehr groß auf der Speicherzelle ausgebildet werden, und ebenso kann der angesammelte La­ dungsanteil des Knotenbereichs nicht sehr weit erhöht wer­ den.

Da desweiteren die Informationszerstörung der Speicherzelle durch eine Potentialfluktuation des Knotenbereiches im "High"-Zustand verursacht wird, zeigt eine Speicherzelle eine höhere α-Strahlenbeständigkeit, wenn das Kapazitätselement, das dem Knotenbereich zuzufügen ist, nicht zwischen dem Knoten und dem Versorgungspotential (Vcc) angeordnet ist, sondern zwischen dem Knoten und dem Massepotential.

Die in Fig. 3 dargestellte Struktur eines Kondensators, der einem Knotenbereich zugefügt wurde, ist in I. Naiki et al., IEDM Technical Digest, 1993, Seiten 817-820, beschrieben.

In den gerade genannten bekannten Beispielen ist ein zu­ sätzlicher Kondensator zwischen einer Massenleitung 3015 und einer unteren Kondensatorelektrode 3016 neu vorgesehen, und er kann einen höheren Kapazitätswert als ein Kapazi­ tätselement erreichen, das zwischen einer Verdrah­ tungsschicht eines Widerstandselementes und einer anderen Verdrahtungsschicht, die auf der obengenannten Verdrah­ tungsschicht vorgesehen ist, ausgebildet ist. Diese Konden­ satorstruktur hat jedoch die folgenden Probleme. Es soll festgestellt werden, daß zur Erhöhung der Stromtreiberfä­ higkeit für das Lastelemente zur weiteren Erhöhung der α- Strahlenbeständigkeit in der Kondensatorstruktur ein P-Ka­ nal-TFT (thin film transistor, Dünnschichttransitor) als das Lastelement verwendet wird.

Das erste Problem ergibt sich dadurch, wie aus der Schnitt­ darstellung der Fig. 3 folgt, da das Kapazitätselement nach einem P-Kanal-TFT gebildet wird, der eine N-Diffusions­ schicht 308, Gates 306a und 306b, eine TFT-Gateelektrode 3033 und einen TFT-Kanalbereich 3031 aufweist, eine Wärme­ behandlung im Schritt, bei dem das Kapazitätselement gebil­ det wird (Abscheiden einer Verdrahtungsschicht und eines Zwischenschichtfilms und Ausbildung eines Kondensatoriso­ lierfilms), auch am TFT vorgenommen wird, was zu einer Ver­ schlechterung der TFT-Eigenschaft sowie zu einem Ansteigen des Kurzkanaleffektes (short channel effect) oder einem An­ steigen des Zwischenflächenzustandes (interfacial state) zwischen einem polykristallinen Siliziumkanalbereich und einem TFT-GaTeoxidfilm führt.

Desweiteren ist der TFT anfällig gegen eine Plasmabeschädi­ gung durch Trockenätzen, was für die Ausbildung eines Zap­ fens aus polykristalliniem Silizium oder zur Bearbeitung einer Kondensatorelektrode durchgeführt wird, was zur Ver­ änderung der Schwellwertspannung oder zu einer Erhöhung ei­ nes Sub-Schwellwert-Koeffizienten führt. Dementsprechend ist es wünschenswert, den TFT nach der Ausbildung des Kon­ densators, aber vor der Ausbildung einer Metallver­ drahtungsleitung zu bilden. Da desweiteren in der Kondensa­ torstruktur die untere Elektrode 3016 des Kondensators mit der oberen Elektrode überlappt, kann die Nullzeit-Durch­ bruchsspannung (time zero breakdown voltage) des Kondensa­ tor-Isolierfilms an Eckenbereichen verschlechtert werden, an denen sie einander überlappen. Da eine Fotoresist-Maske direkt den Kondensatorisolierfilm kontaktet, kann desweite­ ren bei der Bildung eines Verbindungslochs für die Verbin­ dung zwischen der Massenleitung 3015 und einem Substrat nach der Bildung des Kondensator-Isolierfilms die Nullzeit­ durchbruchsspannung (time zero breakdown voltage) des Kon­ densator-Isolierfilms verschlechtert werden. Diese Ver­ schlechterung ist ein Effekt, der den bekannten Effekt der Verschlechterung der Nullzeit-Durchbruchsspannung eines Ga­ teoxidfilms entspricht, der auftritt, wenn ein Fotoresist- Schritt nach der Ausbildung des Gateoxidfilms durchgeführt wird.

Ein Kapazitätselement der in Fig. 4 dargestellten Struktur ist in der offengelegten japanischen Patentanmeldung Showa 60-189253 (JP-A-189253/85) beschrieben.

Dieses bekannte Beispiel verwendet ein Verfahren, bei dem ein Knotenkondensator zwischen der Massenelektrodenschicht EG und einer oberen Fläche und eine seitlichen Fläche einer Gateelektrode D3 und einem Drainbereich D3 eines N-MOS- Transistors gebildet wird. Bei diesem Verfahren ist es schwierig, einen ausreichenden Kapazitätswert sicherzustel­ len, wenn die Speicherzellgröße abnimmt.

Desweiteren schlägt die japanische offengelegte Patentan­ meldung Showa 60-261167 (JP-A 26116785) ein Verfahren vor, bei dem, wie in Fig. 5 dargestellt ist, eine Grabennut 3004 in Form eines grabenähnlichen feinen Loches auf einem Sub­ strat gebildet wird und zumindest die Teile von Leitungs­ schichten 3013 und 3014, die eine Gateelektrode bilden, sich in das Innere der Grabennut 3004 erstrecken, um einen Knotenkondensator zu bilden.

Da bei dieser gerade beschriebenen Struktur eine der Elek­ troden für das zusätzliche Kapazitätselement eine Graben­ ebene ist, die in dem Substrat ausgebildet ist, kann zwar der Kapazitätswert durch Vergrößern der Tiefe der Grabennut 3004 erhöht werden, aber wenn α-Strahlung in einen Spei­ cherknotenbereich in der Speicherzelle einfällt, der in ei­ nem High-Zustand ist, werden solche Elektronen der in dem Substrat entlang des Bereichs der α-Strahlung erzeugten Elektronen-Loch-Paare, die aufgrund eines elektrischen Fel­ des in der Verarmungsschicht zum Speicherknoten hingezogen werden, den Anteil vergrößern, und nur wenig der Wirkung, die durch den Zusatz des Grabenkondensators erzielt wird, wird deutlich. Als Ergebnis fluktuiert das Potential am Speicherknoten, und die Information des Flip-Flops kann möglicherweise invertiert werden. Dementsprechend ist es nicht vorzuziehen, einen zusätzlichen Kondensator für einen Knotenbereich innerhalb eines Substrats auszubilden.

Bei dem oben beschriebenen Stand der Technik hat der Stand der Technik gemäß der JPA 283161/86 und der JPA 219559/87, die in den Fig. 1 und 2 dargestellt sind, ein Problem dahingehend, daß eine Kondensatorelektrode mit großer Flä­ che nicht gebildet werden kann und ferner ein Knotenbereich keinen großen Ladungsanteil sammeln kann.

Der Stand der Technik gemäß Fig. 3 zeigt ein weiteres Pro­ blem dahingehend, daß die Eigenschaft des TFT, der vorher ausgebildet wird, durch die Wärmebehandlung zur Bildung des Kapazitätselementes verschlechtert wird, da das Kapazitäts­ element nach dem TFT gebildet wird.

Dieser Stand der Technik hat ein weiteres Problem dahinge­ hend, daß die Nullzeit-Durchbruchsspannung eines Kondensa­ tor-Isolierfilms vermindert wird bzw. die Zuverlässigkeit verschlechtert wird an Bereiche des Kapazitätselementes, an denen eine untere Elektrode und eine obere Elektrode des Kapazitätselementes miteinander überlappen.

Hinsichtlich des Kondensator-Isolierfilms hat der Stand der Technik ein weiteres Problem dahingehend, daß, da eine Fo­ toresistmaske direkt den Kondensatorisolierfilm bei der Bildung eines Verbindungsloches zur Verbindung zwischen ei­ ner Massenverdrahtungsleitung und einem Substrat kontak­ tiert, dies leicht eine Verschlechterung der Nullzeitdurch­ bruchsspannung erzeugen kann.

Der Stand der Technik gemäß der JP-A 189253/85 und gemäß Fig. 4 hat ein Problem dahingehend, daß es schwierig ist, einen ausreichenden Kapazitätswert sicherzustellen, wenn die Speicherzellgröße abnimmt.

Der in Fig. 5 dargestellte Stand der Technik gemäß der JP-A-261167/85 hat ein Problem dahingehend, daß das Poten­ tial an einem Speicherknoten in einem solchen Maße fluktu­ iert, daß möglicherweise Flip-Flop-Information invertiert wird.

Die Erfindung wurde mit Blick auf die verschiedenen Pro­ bleme des Standes der Technik gemacht, und ihr liegt die Aufgabe zugrunde, eine Halbleitervorrichtung mit verbesser­ ter Zuverlässigkeit zu schaffen, in der eine Speicherzelle einen ausreichenden Ladungsanteil sammeln kann und ge­ schriebene Informationen in einem Flip-Flop mit Zuverläs­ sigkeit reproduziert werden kann. Desweiteren liegt der Er­ findung die Aufgabe zugrunde, ein Verfahren zur Herstellung der Halbleitervorrichtung anzugeben.

Erfindungsgemäß wird eine Halbleitervorrichtung geschaffen mit einer Flip-Flop-Schaltung mit einem Paar MOS-Treiber­ transistoren, die in einem Speicherzellbereich auf einem Halbleitersubstrat vorgesehen sind, einem Schaltelement, das für jeweils zwei Eingangs- und Ausgangsbereiche der Flip-Flop-Schaltungen vorgesehen ist, und einem Kapazitäts­ element, das auf dem Speicherzellbereich vorgesehen ist und mit Drainbereichen der MOS-Treibertransistoren der Flip- Flop-Schaltung verbunden ist, wobei
die Flip-Flop-Schaltung zwei Reihenschaltungen mit jeweils einem Widerstandselement und einem der MOS-Treibertransi­ storen aufweist, die jeweils kreuzverbunden sind,
das Kapazitätselement auf den Speicherzellbereich einen di­ elektrischen Film aufweist, der auf einer Leitungsschicht vorgesehen ist, die eine Elektrode zur Zuführung eines Mas­ senpotentials an Sourcebereiche der MOS-Transistoren ist, und eine zusätzliche Leitungsschicht, die auf der dielek­ trischen Schicht ausgebildet ist, und
die Enden der Widerstandselemente in einer selbstkonformen Bedingung mit den Gateelektroden der MOS-Transistoren durch Verbindungslöcher verbunden sind, die sich durch eine Lei­ tungsschicht zur Zuführung des Massepotentials, die dielek­ trische Schicht und die zusätzliche Leitungsschicht er­ strecken und desweiteren mit der zusätzlichen Leitungs­ schicht verbunden sind.

Dabei können die Widerstandselemente durch MOS-Transistoren ersetzt werden, die aus einer polykristallinen Silizium­ schicht gebildet sind.

Desweiteren kann das Innere der Verbindungslöcher zur Ver­ bindung der MOS-Transistoren, die aus der polykristallinen Siliziumschicht gebildet sind, und der Gateelektroden der MOS-Transistoren mit einem Titannitritfilm aufgefüllt wer­ den.

Gemäß einem weiteren Aspekt wird erfindungsgemäß ein Ver­ fahren der Herstellung einer Halbleitervorrichtung geschaf­ fen, die eine Flip-Flop-Schaltung mit einem Paar MOS-Trei­ bertransistoren aufweist, die in einem Speicherzellbereich auf einem Halbleitersubstrat ausgebildet sind, ein Schalte­ lement für jeweils zwei Eingangs- und Ausgangs-Bereiche der Flip-Flop-Schaltungen und ein Kondensatorelement auf dem Speicherzellbereich, das mit Drainbereichen der MOS-Trei­ bertransistoren der Flip-Flop-Schaltung verbunden ist, wo­ bei das Verfahren aufweist:
einen ersten Schritt der Strukturierung einer ersten Lei­ tungsschicht zur Bildung von Gateelektroden eines Paares von MOS-Treibertransistoren,
einen zweiten Schritt zur Ausbildung eines Isolierfilms über den Gesamtbereich einschließlich des Bereichs der Ga­ teelektrode,
einen dritten Schritt der Bildung einer zweiten Leitungs­ schicht, die mit Sourcebereichen der MOS-Treibertransisto­ ren verbunden ist, und dem anschließenden Ausbilden eines dielektrischen Films und einer dritten Leitungsschicht auf der zweiten Leitungsschicht,
einen vierten Schritt des anschließenden Ätzens der dritten Leitungsschicht, des dielektrischen Films und der zweiten Leitungsschicht zur Strukturierung,
einen fünften Schritt der Strukturierung der dritten Lei­ tungsschicht,
einen sechsten Schritt der Ausbildung eines Isolierfilms für den Gesamtbereich, einschließlich der dritten Leitungs­ schicht,
einen siebten Schritt der Bildung von Kontaktlöchern, die sich durch die dritte Leitungsschicht, den dielektrischen Film und die zweite Leitungsschicht erstrecken,
einen achten Schritt zur Ausbildung eines Isolierfilms über den Gesamtbereich einschließlich der Kontaktlöcher und
einen neunten Schritt zum Ätzen eines Teils der dritten Leitungsschicht und des Isolierfilms innerhalb der Kontakt­ löcher zum Entfernen des Isolierfilms in einem Teil der dritten Leitungsschicht, während der Isolierfilm auf den Seitenwänden innerhalb der Kontaktlöcher belassen wird.

Der im achten Schritt über der Gesamtfläche einschließlich der Kontaktlöcher gebildete Isolierfilm kann dabei Phosphor in vier bis neun Molargewichtsprozenten enthalten.

Da erfindungsgemäß eine der Elektroden des Kapazitätsele­ ments eine Kapazitätselektrode ist, die einen dielektri­ schen Film enthält, der auf einer Massenleitung in einer solchen Weise angeordnet ist, daß er vollständig die MOS- Treibertransistoren in der Speicherzelle abdeckt, kann die Kondensatorfläche auf der Speicherzelle groß gestaltet wer­ den, und desweiteren kann der gesammelte Ladungsanteil des Knotenbereichs groß gestaltet werden.

Da desweiteren das Kapazitätselement zwischen den Knoten und dem Massenpotential angeordnet ist, hat es eine höhere Widerstandsfähigkeit gegen α-Strahlung.

Auch wenn ein MOS-Transistor (beispielsweise ein TFT) als Lastelement verwendet wird, wird der Transistor nicht durch eine Wärmebehandlung beeinflußt (Abscheiden einer Verdrah­ tungsschicht und eines Zwischenschichtfilms, Bildung eines Kondensator-Isolierfilms) oder durch eine Plasmabeschädi­ gung des Trockenätzens zur Ausbildung des Kondensatorele­ mentes, da der TFT gebildet wird, nachdem das Kapazitätse­ lement gebildet wird.

Auf diese Weise wird erfindungsgemäß verhindert, daß in die Speicherzelle eingeschriebene Information durch Minoritäts­ träger invertiert wird, die im Halbleitersubstrat erzeugt werden, und eine Verminderung der gesammelten Ladung auf­ grund eines Abfallens des Drainpotentials beim Lesen oder Schreiben wird durch das Kapazitätselement auf dem Speicherzellbereich kompensiert. Auf Grund dessen ist die Zu­ verlässigkeit des SRAM erhöht.

Fig. 1 ist eine Schnittdarstellung eines bekannten Bei­ spiels,

Fig. 2 ist eine Schnittdarstellung eines weiteren bekannten Beispiels,

Fig. 3 ist eine Schnittdarstellung eines weiteren bekannten Beispiels,

Fig. 4 ist eine Schnittdarstellung eines weiteren bekannten Beispiels,

Fig. 5 ist eine Schnittdarstellung eines weiteren bekannten Beispiels,

Fig. 6 ist ein Äquivalentschaltplan einer SRAM-Speicher­ zelle,

Fig. 7 ist eine Schnittdarstellung eines ersten Ausfüh­ rungsbeispiels der Erfindung,

Fig. 8a bis 8c sind Aufsichten auf das erste Ausfüh­ rungsbeispiel der Erfindung,

Fig. 9a bis 9h sind Schnittdarstellungen zur Erläuterung eines Verfahrens zur Herstellung des ersten Ausführungsbei­ spiels der Erfindung,

Fig. 10 ist eine Schnittdarstellung eines zweiten Ausfüh­ rungsbeispiels der Erfindung,

Fig. 11 ist eine Schnittdarstellung eines dritten Ausfüh­ rungsbeispiels der Erfindung und

Fig. 12a bis 12c sind Aufsichten auf das dritte Ausfüh­ rungsbeispiel der Erfindung.

Die Erfindung wird im folgenden mit Bezug auf die Zeichnun­ gen erläutert.

Die Fig. 7 und 8a bis 8c sind eine Schnittdarstellung und Aufsichten eines Aufbaus eines Ausführungsbeispiels der Erfindung, wobei Fig. 7 eine Schnittdarstellung entlang der Linie A-A der Fig. 8a ist und die Fig. 8a bis 8c den gleichen Bereich zeigen. Da jedoch verschiedene Elemente einander überlappen, sind die gleichen Bereiche unter­ schiedlich in den Fig. 8a bis 8c dargestellt.

Das vorliegende Ausführungsbeispiel ist eine Speicherzelle mit zwei Hochwiderstandselementen und einem Grundaufbau, der ähnlich dem Aufbau des SRAM gemäß dem Äquivalentschalt­ plan der Fig. 6 ist, das einen MOS-Transistor verwendet.

Bezugnehmend auf die Fig. 8a bis 8c entsprechen Gate­ elektroden 6a und 6b den Gateelektroden der MOS-Treiber­ transistoren T1 und T2, die in Fig. 6 dargestellt sind, und Gateelektroden 6c und 6d entsprechen den Gateelektroden der MOS-Treibertransistoren T3 und T4, die in Fig. 6 darge­ stellt sind. Hinsichtlich der weiteren in Fig. 6 darge­ stellten Komponenten sind das Drain des MOS-Treibertransi­ stors T1 und der hochkonzentrierte N-Störstoffbereich des MOS-Übertragungstransistors T3 gemeinsam als N-Störstoffbe­ reich 8d vorgesehen. Desweiteren sind das Drain des MOS- Treibertransistors T2 und der hochkonzentrierte N-Stör­ stoffbereich des MOS-Übertragungstransistors T4 gemeinsam als N-Störstoffbereich 8a vorgesehen. Die Gateelektrode 6a des MOS-Treibertransistors T1 ist elektrisch am Ort eines Verbindungsloches 7a mit dem hochkonzentrierten N-Stör­ stoffbereich 8a verbunden, der als Drain des MOS-Übertra­ gungstransistors T4 dient. Desweiteren ist die Gateelek­ trode 6b des MOS-Treibertransistors T2 elektrisch am Ort eines Kontaktloches 7b mit einem hochkonzentrierten N-Stör­ stoffbereich 8d verbunden, der als Drain des MOS-Übertra­ gungstransistors T3 dient, wodurch die Kreuzverbindung der Flip-Flop-Schaltung des SRAM-Speichers erhalten wird.

Erfindungsgemäß werden Kontaktlöcher 11 und 11a in den hochkonzentrierten Störstoffbereichen 8b und 8c geöffnet, die als Sources der Treibertransistoren T1 bzw. T2 dienen, und hochkonzentrierte N-Störstoffbereiche 8b und 8c werden elektrisch mit einer Massenleitung 15 verbunden, die ein Leitungsfilm einer zweiten Schicht zur Zuführung des Mas­ senpotentials ist. Für diese Massenleitung 15 werden ein polykristalliner Siliziumfilm, in den ein N-Störstoff dif­ fundiert ist, ein Verbundfilm (Polycidfilm) eines polykri­ stallinen Siliziumfilms und eines hochschmelzenden Silizid­ films oder dgl. Film verwendet, um zu verhindern, daß das Massepotential durch einen durch die Speicherzelle fließen­ den Strom erhöht wird.

Desweiteren, wie aus der Schnittdarstellung der Fig. 7 er­ sichtlich ist, ist eine obere Elektrode 16 eines Kapazi­ tätselementes auf der Massenleitung 15 vorgesehen, das mit einem Knotenbereich der Speicherzelle mittels eines dielek­ trischen Films 13 wie eines Oxidfilms oder eines Nitrid­ films verbunden ist. Die obere Elektrode 16 des Kapazitäts­ elementes ist in der Aufsicht der Fig. 8b zusätzlich zu der Bezugsziffer 16 auch durch das Bezugszeichen 16a bezeichnet und entspricht in dem Äquivalentschaltplan der Fig. 6 der oberen Elektrode des Kapazitätselementes, die mit den Spei­ cherknoten N1 und N2 verbunden ist.

In dem erfindungsgemäßen SRAM wird ein Verbindungsloch 19a zur Gateelektrode 6a geöffnet, wie in Fig. 7 dargestellt ist, und ein Hochwiderstands-Lastelement 22 aus einem poly­ kristallinen Siliziumfilm mit hohem Widerstand einer vier­ ten Schicht ist mit der Gateelektrode 6a durch das Verbin­ dungsloch 19a verbunden. Das Verbindungsloch 19a ist durch die Massenleitung 15 und die Seitenwandung 20 eines Iso­ lierfilms auf der Innenwandung des Verbindungslochs 19a derart vorgesehen, daß, wenn ein Endteil des Hochwider­ stands-Lastelementes 22 und die Gateelektrode 6a der ersten Schicht miteinander über das Verbindungsloch 19a verbunden werden, sie nicht mit der Massenleitung 15 kurzgeschlossen werden. Desweiteren sind die obere Elektrode 16 der dritten Schicht und das Hochwiderstands-Lastelement 22 der vierten Schicht miteinander über ein Verbindungsloch 190 verbunden, das an der Außenseite des Verbindungslochs 19a vorgesehen ist. Desweiteren ist eine Versorgungsleitung 23 aus einem polykristallinen Silizium mit geringem Widerstand zur Zu­ führung einer Versorgungsspannung an das polykristalline Silizium mit hohem Widerstand vorgesehen. Desweiteren ist eine Aluminiumelektrodenleitung 27 eine Datenleitung der Speicherzelle und elektrisch mit dem hochkonzentrierten N- Störstoffbereich 8 des MOS-Transistors durch ein Kontakt­ loch 26 verbunden. Der oben beschriebene Aufbau gilt in gleicher Weise für die Gateelektrode 6b, die Verbindungslö­ cher 19a und 190a, den polykristallinen Siliziumfilm 22a mit hohem Widerstand und die Versorgungsleitung 23a in den Aufsichten der Fig. 8a bis 8c.

Als nächstes wird ein Herstellungsverfahren für das vorlie­ gende Ausführungsbeispiel mit Bezug auf die Zeichnungen er­ läutert.

Jede der Fig. 9a bis 9d und 9e bis 9h ist eine Ansicht zur Erläuterung eines Herstellungsschrittes der SRAM-Zelle, wobei ein polykristallines Siliziumelement mit hohem Wider­ stand als Lastelement verwendet wird, basierend auf dem Ausführungsbeispiel der Fig. 7, die einen Schnitt entlang der Linie A-A der Aufsicht der Fig. 8a zeigt.

In dem vorliegenden Ausführungsbeispiel ist der MOS-Transi­ stor, der für die Speicherzelle verwendet wird und auf der Oberfläche des Halbleitersubstrats ausgebildet ist, ein N- Kanal-MOS-Transistor in einem P-Well, und eine komplemen­ täre MOS-Schaltung (CMOS), die doppelte Wells verwendet, wird als Speicherperipherieschaltung verwendet. Die CMOS- Schaltung kann jedoch eine Einzelstruktur eines P-Wells oder eines N-Wells aufweisen oder eine Wellstruktur aus drei oder mehr Wells, bei der ein Well des gleichen Leitfä­ higkeitstyps wie das Substrat von einem weiteren Well eines anderen Leitfähigkeitstyps umgeben ist und elektrisch von dem Substrat isoliert ist, so daß eine Anzahl von Versor­ gungsspannungen der Speicherperipherieeinheit zugeführt werden kann.

Desweiteren kann das Siliziumsubstrat auch von einem N-Typ oder von einem P-Typ sein. Während bei dem vorliegenden Ausführungsbeispiel nur das Verfahren der Herstellung des Speicherzellbereichs beschrieben ist, kann desweiteren eine bekannte Technik für das Verfahren der Herstellung der pe­ ripheren CMOS-Schaltung verwendet werden.

Unter Verwendung bekannter Verfahren der Borionen-Implanta­ tion und der thermischen Diffusion wird ein P-Well 2 mit einer Störstoffkonzentration von 10¹⁶ bis 10¹⁷ cm^-3 und ei­ ner Tiefe von 2 bis 3 µm in einem n-Siliziumsubstrat 1 aus­ gebildet. Unter Verwendung von Ionenimplantation und selek­ tiver Oxidation werden dann eine Kanalstopperschicht 3 und ein Feldoxidfilm 4 für die Elementisolierung in einer Dicke von 300 bis 500 nm ausgebildet. Anschließend wird ein Ga­ teoxidfilm 5 in einer Dicke von 5 bis 15 nm auf einem Teil ausgebildet, der einen aktiven Bereich des MOS-Transistors bildet.

Anschließend wird eine Ionenimplantation zum Einstellen der Schwellspannung des MOS-Transistors durchgeführt, und unter Verwendung von Fotoätzen wird der Gateoxidfilm 5 teilweise entfernt, um Verbindungslöcher 7a und 7b zu bilden.

Anschließend wird ein polykristalliner Siliziumfilm 6 mit einer Dicke von 200 nm unter Verwendung eines bekannten Verfahrens abgeschieden und ein N-Störstoff wie Phosphor wird in dem polykristallinen Siliziumfilm 6 unter Verwen­ dung von Dampfphasendiffusion oder Ionenimplantation einge­ bracht. Anschließend wird der obengenannte polykristalline Siliziumfilm 6 mittels Fotolithographie und Trockenätzen bearbeitet, um Gateelektroden 6a und 6d zu bilden. Es soll festgestellt werden, daß der oben genannte polykristalline Siliziumfilm durch einen Polycid-Film ersetzt werden kann, der ein Verbundfilm eines Metallsilizidfilms und eines po­ lykristallinen Siliziumfilms ist.

Unter Verwendung der Gateelektroden 6a und 6d als Maske für Ionenimplantation werden dann Ionen eines N-Störstoffs wie Arsen mit einer Implantationsdosis von 10¹⁵ bis 10¹⁶ cm^-2 implantiert, und anschließend wird in einer Stickstoffatmo­ sphäre bei etwa 900°C ein Tempern durchgeführt, um die N- Störstoffbereiche 8, 8a und 8b zu bilden.

Durch diese Schritte wird die in der Schnittdarstellung der Fig. 9 dargestellte Struktur erhalten. Es soll festgestellt werden, daß, während in dem vorliegenden Ausführungsbei­ spiel die Source-Drain-Struktur des dargestellten MOS-Tran­ sistors eine Einzeldrainstruktur ist, sie als Alternative eine LDD-Struktur (Lightly Doped Drain, leicht dotiertes Drain) sein kann.

Anschließend wird ein Oxidfilm 9 mit einer Dicke von 50 bis 100 nm unter Verwendung von bekanntem CVD abgeschieden, und dann wird Borsilikatglas (BPSG) 10 mit einer Dicke von 100 bis 200 nm unter Verwendung bekannter CVDs abgeschieden. Anschließend wird in einer Stickstoffatmosphäre bei etwa 850°C ein Tempern durchgeführt, um die Oberfläche des Oxid­ films 9 abzuflachen. Anschließend wird ein Kontaktloch 11 in dem Borsilikatglas 10 und dem Oxidfilm 9 mittels Fotoli­ thographie und Trockenätzen geöffnet, und ein polykristal­ liner Siliziumfilm 12 der zweiten Schicht mit einer Dicke von 100 bis 150 nm wird abgeschieden. Anschließend wird ein n-Störstoff wie Arsen mit einer Implantationsdosis von 10¹⁵ bis 10¹⁶ cm^-2 durch Ionenimplantation od. dgl. eingebracht, und ein dielektrischer Film 13 wird unter Verwendung be­ kannter CVD abgeschieden.

Als dielektrischer Film 13 kann beispielsweise ein Oxid­ film, ein Nitridfilm oder ein Isolatorfilm wie Tantaloxid verwendet werden. Anschließend wird ein dritter polykri­ stalliner Siliziumfilm 14 mit einer Dicke von 100 bis 150 nm unter Verwendung bekannter CVD-Technik abgeschieden, und ein n-Störstoff wie Arsen wird mit einer Implantationsdosis von 10¹⁵ bis 10¹⁶ cm^-2 durch Ionenimplantation od. dgl. eingebracht. Das Einbringen eines n-Störstoffs in den zwei­ ten und den dritten polykristallinen Siliziumfilm 12 und 14 kann während der Abscheidung erfolgen. Als zweiter und dritter Polysiliziumfilm 12 und 14 kann ein Material mit geringem Widerstand wie ein Metallsilizidfilm wie Wolfram­ silizid oder ein Polizidfilm verwendet werden. Durch die oben beschriebenen Schritte wird die in der Schnittdarstel­ lung der Fig. 9b dargestellte Struktur erhalten.

Anschließend werden der dritte polykristalline Siliziumfilm 14, der dielektrische Film 13 und der zweite polykristal­ line Siliziumfilm 12, die oben genannt sind, sukzessiv un­ ter Verwendung von Fotolithographie und Trockenätzen ge­ ätzt, um sie in Form der Massenleitung 15 zu strukturieren, wie in der Schnittdarstellung der Fig. 9c dargestellt ist. Anschließend wird der dritte polykristalline Silizium­ film 14 unter Verwendung von Fotolithographie und Troc­ kenätzen strukturiert, um die obere Elektrode 16 eines Ka­ pazitätselements zu bilden, wie in Fig. 9d dargestellt ist. Es soll festgestellt werden, daß, falls ein zusätzlicher Verarbeitungsschritt zur Verursachung von thermischer Oxi­ dierung an Seitenflächen der so geätzten Massenleitung 15 und der oberen Kondensatorelektrode 16 anschließend an die Ausbildung des Oxidfilms in der Dicke von 5 bis 10 nm durchgeführt wird, die Nullzeit-Durchbruchsisolierspannung (insulator time zero breakdown voltage) des Kapazitätsele­ ments verbessert werden kann (in den Zeichnungen nicht dar­ gestellt).

Anschließend wird ein Oxidfilms 17 in einer Dicke von 50 bis 100 nm durch bekanntes CVD abgeschieden, um den Raumbe­ reich (?) zwischen den Massenleitungen 15 und andere Raum­ bereiche zwischen den oberen Elektroden 16 des Kapazitätse­ lementes zu füllen und um die Oberfläche einschließlich der oberen Kondensatorelektrode 16 abzuflachen. Es soll fest­ gestellt werden, daß, wenn die Auffüllung der Raumbereiche durch nur den Oxidfilm 17 nicht ausreichend ist, es ver­ vollständigt werden kann durch Auffüllen mit Silikatglas 18 in einem bekannten Schleuderverfahren in Verbindung mit dem Auffüllen durch den Oxidfilm 17.

Anschließend werden der Oxidfilm 17, die obere Kondensator­ elektrode 16, der dielektrische Film 13, die Massenleitung 15, der BPSG-Film 10 und der Oxidfilm 9, die oben beschrie­ ben wurden, sukzessiv durch Fotolitographie und Trockenät­ zen geätzt, um ein Verbindungsloch 19a zu schaffen. Durch diese beschriebenen Schritte wird die in der Schnittdar­ stellung der Fig. 9(e) dargestellte Struktur gebildet.

Anschließend wird ein Oxidfilm 20 in einer Dicke von 100 bis 200 nm abgeschieden, und eine Resistmaske 35 zur Bil­ dung eines Verbindungsloches, dessen eine Seite um 0,1 - 0,2 µm größer ist als das oben beschriebene Verbindungsloch 19a, wird auf der äußeren Seite des Verbindungsloches 19a abgeschieden, wie in Fig. 9(f) dargestellt ist, um das Verbindungsloch 190 mit Fotolitographie zu strukturieren. Anschließend, unter Verwendung der obenbeschriebenen Maske 35, werden die Oxidfilme 20 und 17 sukzessiv durch Troc­ kenätzen geätzt, um eine Seitenwandung des Oxidfilms 20 auf einer Seitenwandung des Verbindungsloches 19a zu bilden. Dabei wird ein Überätzen durchgeführt, um einen oberen Teil des Oxidfilms 20 zu ätzen und die Seitenfläche der oberen Kondensatorelektrode 16 freizulegen, die aus dem dritten polykristallinen Siliziumfilm gebildet ist.

Anschließend wird ein vierter polykristalliner Siliziumfilm 21 mit bekanntem CVD abgeschieden. Der polykristalline Si­ liziumfilm 21 kontaktiert die Gate-Elektrode 6a des MOS- Treibertransistors über das Verbindungsloch 19a. Durch die oben beschriebenen Schritte wird die in der Schnittdarstel­ lung der Fig. 9(b) gezeigte Struktur erhalten.

Anschließend wird der polykristalline Siliziumfilm 21 durch Fotolitographie und Trockenätzen strukturiert, um ein Hoch­ widerstands-Lastelement 22 und eine Versorgungsverdrah­ tungsleitung 23 zu bilden. Dann wird eine Maske zum Ein­ bringen eines Störstoffs, z. B. eine Photoresistmaske 24 ge­ bildet. Durch diese Photoresistmaske 24, die eine Stör­ stoffeinbringungsmaske ist, wird das Hochwiderstands-Last­ element 22 abgedeckt, während der Teil der Photoresistmaske 24 oberhalb der Versorgungsverdrahtungsleitung 23 geöffnet wird.

Anschließend wird, wie in der Schnittdarstellung der Fig. 9(h) dargestellt ist, ein N-Störstoff, beispielsweise Ar­ sen, mit einer Einbringungsdosis von 10¹⁵ bis 10¹⁶ cm^-2 durch Ionenimplantation unter Verwendung der Photoresist­ maske 24 eingebracht. Dann wird ein Zwischenschicht-Iso­ lierfilm 25 gebildet, und Tempern wird in einer Stick­ stoffatmosphäre um etwa 900°C durch ein bekanntes Herstel­ lungsverfahren durchgeführt, um ein Kontaktloch 26 und eine Verdrahtungsleitung 27 zu bilden, wodurch die Speicherzelle der Schnittdarstellung gemäß Fig. 7 vervollständigt wird. Es soll festgestellt werden, daß durch das Tempern bei etwa 900°C und eine Wärmebehandlung in dem Prozeß nach der Aus­ bildung des Zwischenschicht-Isolierfilms 25 der N-Stör­ stoff, der in die Gate-Elektrode 6a eingebracht wurde, und der N-Störstoff, der in die obere Kondensatorelektrode 16 eingebracht wurde, in einen Endbereich des Hochwiderstands- Lastelementes 22 durch das Verbindungsloch 19a diffundie­ ren, so daß der N-Störstoffbereich 28 gebildet wird.

Da in dem ersten Ausführungsbeispiel der Erfindung die Mas­ senleitung 15 für eine der Elektroden des Kapazitätselemen­ tes verwendet wird, während eine polykristalline Silizium­ schicht, die die andere Kondensatorelektrode 16 ist, im we­ sentlichen auf der Speicherzelle derart vorgesehen ist, daß sie vollständig die Gate-Elektroden 6a und 6b des MOS-Trei­ bertransistors abdeckt, kann die Fläche der Kondensator­ elektrode auf der Speicherzelle groß gestaltet werden, und ebenso kann der Anteil der gesammelten Ladung am Knotenbe­ reich vergrößert werden.

Da des weiteren das den Knotenbereich zugefügte Kapazitäts­ element zwischen dem Knoten- und Massepotential vorgesehen ist, ergibt sich eine hohe Widerstandsfähigkeit gegen α- Strahlung.

Auch wenn ein P-Kanal TFT als Lastelement verwendet wird, wird des weiteren der TFT nicht durch einen Wärmebehand­ lungsschritt (Abscheiden einer Verdrahtungsschicht und ei­ nes Zwischenschichtfilms, Ausbildung einer Kondensatoriso­ lierfilms) oder durch einer Plasmabeschädigung durch Troc­ kenätzen zur Ausbildung des Kondensatorelementes beein­ flußt, da der TFT gebildet wird, nachdem das Kapazitätsele­ ment gebildet wurde. Folglich ergibt sich keine Verschlech­ terung der Transistoreigenschaft wie eine Variation der Schwellspannung oder ein Anstieg des Subschwellwertkoeffi­ zients, der durch ein Ansteigen des Leckstroms aufgrund des Kurzkanaleffekts eines TFTs oder eines Ansteigens im Zwi­ schenzustand eines TFT-Gateoxidfilms verursacht werden.

Da des weiteren das oben beschriebene Ausführungsbeispiel keine Struktur aufweist, bei der eine untere Elektrode ei­ nes Kapazitätselements mit einer oberen Elektrode über­ lappt, zeigt es keine Verschlechterung der Nullzeit-Durch­ bruchsspannung des Kondensatorisolierfilms an Eckenberei­ chen, bei denen untere und die obere Elektrode miteinander überlappen.

Da des weiteren bei dem Ausführungsbeispiel die Massenlei­ tung, der Kondensatorisolierfilm und die polykristalline Siliziumschicht für die obere Kondensatorelektrode kontinu­ ierlich gebildet sind, kontaktiert eine Fotoresistmaske nicht den Kondensatorisolierfilm, und der Kondensatoriso­ lierfilm leidet nicht an einer Verschlechterung der Null­ zeit-Durchbruchsspannung. Auf diese Weise werden die Pro­ bleme des oben beschriebenen Standes der Technik durch das vorliegende Ausführungsbeispiel gelöst werden.

Im folgenden wird ein zweites Ausführungsbeispiel der Er­ findung beschrieben.

Fig. 10 ist eine Schnittdarstellung eines Aufbaus des zwei­ ten Ausführungsbeispiels der Erfindung. Dieses Ausführungs­ beispiel unterscheidet sich von dem ersten Ausführungsbei­ spiel dadurch, daß ein Oxidfilm (PSG) 29, der Phosphor ent­ hält, für den Seitenwandungsisolierfilm verwendet wird, der in dem Verbindungsloch 19a zur Verbindung des Hochwiderstandslastelements 22 und der Gateelektrode 6a der ersten Verdrahtungsschicht vorgesehen ist. Da der weitere Aufbau dem des ersten Ausführungsbeispiels, das in Fig. 7 dargestellt ist, entspricht, sind gemeinsame Elemente durch dieselben Bezugsziffern wie in Fig. 7 bezeichnet, und eine doppelte Beschreibung wird vermieden.

In dem ersten Ausführungsbeispiel wird die Diffusion eines N-Störstoffs in das Ende des Hochwiderstandslastelementes 22 im Verbindungsloch 19a als Diffusion von Phosphor von der Gateelektrode 6a der ersten Leitungsschicht durch eine Wärmebehandlung in dem Herstellungsprozeß durchgeführt.

Wenn jedoch eine Absenkung der Temperatur bei der Wärmebe­ handlung in dem Herstellungsprozeß fortschreitet, wenn die Verfeinerung des Transistor fortschreitet, vermindert sich ebenfalls der Anteil des diffundierten Phosphors, und da der Diffusionsgrad bei Verbindungslöchern für jede Speicherzelle unterschiedlich ist, wird dies zu einem Anlaß zur Verteilung von Widerstandswerten unter zwei Hochwider­ standselementen in der selben Speicherzelle. Eine Vertei­ lung von Widerstandswerten vermindert die Stabilität des Speicherzellenbetriebs. Wenn dementsprechend der Oxidfilm 29 in Form eines PSG-Films auf der Innenwandung des Verbin­ dungslochs 19a wie in dem zweiten Ausführungsbeispiel vor­ gesehen ist, kann, selbst wenn die Temperatur der Wärmebe­ handlung beim Herstellungsprozeß abgesenkt wird, beispiels­ weise von 900°C auf 850 bis 800°C, Phosphor von dem PSG- Film gleichmäßig in einen Endbereich des Hochwiderstand­ lastelements 22 diffundieren, und folglich kann die Vertei­ lung in Widerstandswerten reduziert werden.

Das Herstellungsverfahren des zweiten Ausführungsbeispiels kann dadurch realisiert werden, daß in der Schnittdarstel­ lung der Fig. 9(f), die das erste Ausführungsbeispiel er­ läutert, der Seitenwandungsisolierfilm, der auf der Innen­ seite des Verbindungsloches 9a gebildet wird, von einem Oxidfilm 20 zu einem Oxidfilm 29 geändert wird. Die Ab­ scheidung des PSG-Films kann durch bekanntes chemisches Niederdruckdampffasenabscheiden (LPCVD) erreicht werden, und bei dieser Anwendung rangiert die Konzentration von Phosphor in dem PSG-Film vorzugsweise im Bereich von 4 bis 9 Molar-Gew.-%. Wenn die Phosphorkonzentration geringer ist als 4 Molar-Gew.-%, wird Phosphor nicht ausreichend in einen Endbereich des Hochwiderstandslastelementes 22 ein­ diffundiert, und der Effekt des PSG-Films zeigt sich nicht.

Wenn andererseits die Phosphorkonzentration höher ist als 9 Molar-Gew.-% wird Phosphor in einem übermäßig großen Anteil in das Hochwiderstandslastelement 22 diffundiert, und dies führt manchmal zu einem plötzlichen Absinken des Wider­ standswertes des Hochwiderstandslastelementes 22.

Im folgendes wird ein drittes Ausführungsbeispiel der Er­ findung erläutert.

In dem vorliegenden Ausführungsbeispiels wird das Hochwi­ derstandslastelement 22 des ersten und des zweiten Ausfüh­ rungsbeispiels durch einen PMOS-Transistor aus polykri­ stallinem Silizium ersetzt.

Die Fig. 11 und 12(a) bis 12(c) sind eine Schnittdarstel­ lung und Aufsichten auf eine Zelle, bei der ein PMOS-Tran­ sistor mit polykristallinem Silizium als Lastelement für eine Speicherzelle verwendet wird, die das zweite Ausfüh­ rungsbeispiel der Erfindung ist, und Fig. 11 ist eine Schnittdarstellung entlang der Linie A-A der Fig. 12(a).

Bei dem vorliegenden Ausführungsbeispiel ist ein PMOS-Tran­ sistor einschließlich eines Titannitridfilms 30, eines po­ lykristallinen Kanalbereichs-Siliziumfilms 31, eines TFT- Gates 33, einer TFT-Gateelementelektrode 33a und einem TFT- Gateoxidfilm 36 auf einer oberen Fläche des in Fig. 7 dar­ gestellten Ausführungsbeispiels vorgesehen. Da der weitere Aufbau dem des ersten Ausführungsbeispiels, das in den Fig. 7 und 8(a) bis 8(c) dargestellt ist, entspricht, sind glei­ che Elemente mit denselben Bezugsziffern wie in den Fig. 7 und 8(a) bis 8(c) bezeichnet, und eine überlappende Be­ schreibung wird hier vermieden.

Wie oben beschrieben wurde, verwendet das vorliegende Aus­ führungsbeispiel einen P-Kanal-TFT als Lastelement für die Speicherzelle. Das vorliegende Ausführungsbeispiel unter­ scheidet sich von dem ersten und dem zweiten Ausführungs­ beispiel dadurch, daß die Innenseite des Verbindungsloches 19a mit Titannitridfilm 30 aufgefüllt ist. Wenn die Struk­ turen des ersten und des zweiten Ausführungsbeispiels ver­ wendet werden, kann ein parasitärer PN-Übergang in P-Drain­ bereichen 32b und 32c im Kanalbereich des polykristallinen Siliziumfils 31 des P-Kanal-TFT, der oben beschrieben wurde, erzeugt werden durch Diffusion eines N-Störstoffs von den TFT-Gateelektroden 33 und 33a, der Gateelektrode 6a und der oberen Kondensatorelektrode 16. Der parasitäre PN- Übergang hat einen negativen Einfluß auf den Niederspan­ nungsbetrieb der Speicherzelle, wenn das Absenken der Ver­ sorgungsspannung fortschreitet. Dementsprechend ist es vor­ zuziehen, die Ausbildung eines PN-Übergangs zu minimieren.

Andererseits ist es bekannt, daß die Diffusionsrate eines Störstoffs in Titannitrid sehr viel geringer ist als in po­ lykristallinem Silizium. Desweiteren ist der Schichtwider­ stand von Titannitrid relativ gering, beispielsweise 10 Ohm bei einer Dicke von 100 nm. Aufgrund dessen kann durch Auf­ füllen des Verbindungslochs 19a mit Titannitrid der Einfluß hinsichtlich der Diffusion eines Störstoffs gelöst werden, und desweiteren können das TFT-Gate 33 und der Drainbereich 32 des TFT und der Knotenbereich der Speicherzelle mitein­ ander über einen geringen Widerstand ohne Erzeugen eines parasitären PN-Übergangs verbunden werden.

Da jedoch Titannitrid sehr schnell oxidiert werden kann und das Oxidieren den Widerstand des Films plötzlich erhöhen kann, muß eine erhöhte Sorgfalt aufgewendet werden, um keine Verarbeitung in einer oxidierenden Atmosphäre in dem Herstellungsprozeß vorzunehmen, nachdem das Verbindungsloch 19a mit Titannitrid aufgefüllt ist. Desweiteren wird das Auffüllen des Verbindungslochs 19a mit Titannitrid bei­ spielsweise durchgeführt durch zunächst Abschalten eines Titannitridfilms in einer Dicke von 200 bis 100 nm auf ein Substrat durch eine bekannte CVD-Technik und dann durch Rückätzen des Titannitridfilms durch Trockenätzen unter Verwendung von Gas, das CF₄ als Hauptgas enthält.

Wie oben beschrieben wurde, sind die Halbleitervorrichtung und das Verfahren zur Herstellung der Halbleitervorrichtung erfindungsgemäß vorteilhaft, verglichen mit bekannten Ver­ fahren, in denen ein Kapazitätselement einem Knotenbereich einer Speicherzelle zugeführt wird, dadurch, daß verhindert wird, daß eine Information, die in eine Speicherzelle ein­ geschrieben wurde, durch Minoritätsträger zerstört wird, die in einem Halbleitersubstrat erzeugt werden, daß eine Reduktion der angesammelten Ladung aufgrund eines Abfallens des Drainpotentials beim Lesen oder Schreiben kompensiert werden kann und daß die Zuverlässigkeit der Speicherzelle verbessert ist.

Wenn die vorliegende Erfindung verwendet wird, kann die Ka­ pazität pro Knoten beispielsweise einer Zelle mit einer Speicherzellfläche von 10 µm² um etwa 5,4 fF erhöht werden, und als Ergebnis ist die Erfindung vorteilhaft dahingehend, daß der Widerstand gegen α-Strahlung um das 1,5 bis 2-fache erhöht werden kann.

Claims (5)

1. Halbleitervorrichtung mit einem Flip-Flop-Schaltung mit einem Paar MOS-Treibertransistoren in einem Speicher­ zellbereich auf einem Halbleitersubstrat, einem Schaltele­ ment, das für jedes der beiden Eingangs- und Ausgangsberei­ che der Flip-Flop-Schaltungen vorgesehen ist, und einem Ka­ pazitätselement, das auf dem Speicherzellenbereich vorgese­ hen ist und mit Drainbereichen der MOS-Treibertransistoren und der Flip-Flop-Schaltung verbunden ist, dadurch ge­ kennzeichnet, daß
die Flip-Flop-Schaltung zwei Reihenschaltungen mit einem Widerstandselement und einem der MOS-Treibertransistoren aufweist, die in Kreuzverbindung geschaltet sind, daß das Kapazitätselement auf dem Speicherzellbereich einen di­ elektrischen Film aufweist, der auf einer Leitungsschicht ausgebildet ist, die eine Elektrode zum Zuführen eines Mas­ senpotentials an Sourcebereiche der MOS-Transistoren ist, wobei eine zusätzliche Leitungsschicht auf der dielektri­ schen Schicht ausgebildet ist, und daß
die Enden der Widerstandselemente in einer selbstkonformen Bedingung mit Gateelektroden der MOS-Transistore durch Ver­ bindungslöcher verbunden sind, die sich durch eine Lei­ tungsschicht zur Zuführung des Massenpotentials, die di­ elektrische Schicht und die zusätzliche Leitungsschicht er­ strecken und ferner mit der zusätzlichen Leitungsschicht verbunden sind.

2. Halbleitervorrichtung nach Anspruch 1, wobei die Wi­ derstandselemente durch MOS-Transistore ersetzt sind, die aus einer polykristallinen Siliziumschicht gebildet sind.

3. Halbleitervorrichtung nach Anspruch 2, wobei die In­ nenseite der Verbindungslöcher zum Verbinden der MOS-Tran­ sistoren, die auf der polykristallinen Siliziumschicht ge­ bildet sind, und der Gateelektroden der MOS-Transistoren mit einem Titannitridfilm gefüllt sind.

4. Verfahren der Herstellung einer Halbleitervorrichtung mit einer Flip-Flop-Schaltung einschließlich eines Paares von MOS-Treibertransistoren, die in einem Speicherzellbe­ reich auf einem Halbleitersubstrat gebildet sind, einem Schaltelement, das für jeweils zwei Eingangs- und Ausgangs­ bereiche der Flip-Flop-Schaltungen vorgesehen ist, und ei­ nem Kapazitätselement, das auf dem Speicherzellbereich vor­ gesehen ist und mit den Drainbereichen der MOS-Treibertran­ sistoren der Flip-Flop-Schaltung verbunden ist, ge­ kennzeichnet durch die Schritte:
Strukturieren einer ersten Leitungsschicht zur Ausbildung von Gateelektroden eines Paares von MOS-Treibertransisto­ ren,
einen zweiten Schritt zur Ausbildung eines Isolierfilms über die Gesamtfläche, einschließlich der Fläche der Gate­ elektrode,
einen dritten Schritt zur Ausbildung eines zweiten Lei­ tungsfilms, der mit den Sourcebereichen der MOS-Treiber­ transistoren verbunden ist, und anschließendes Ausbilden eines dielektrischen Films und einer dritten Leitungs­ schicht auf der zweiten Leitungsschicht,
einen vierten Schritt des nachfolgenden Ätzens der dritten Leitungsschicht, des dielektrischen Films und der zweiten Leitungsschicht, um sie zu strukturieren,
einen fünften Schritt der Strukturierung der dritten Lei­ tungsschicht,
einen sechsten Schritt der Ausbildung eines Isolierfilms über die Gesamtfläche, einschließlich der dritten Leitungs­ schicht,
einen siebten Schritten zur Ausbildung von Kontaktlöcher, die sich durch die dritte Leitungsschicht, den dielektri­ schen Film und die zweite Leitungsschicht erstrecken,
einen achten Schritt der Ausbildung eines Isolierfilms über die Gesamtfläche, einschließlich der Kontaktlöcher und einen neunten Schritt des Ätzen eines Teils der dritten Leitungsschicht und des Isolierfilms an den Innenseiten der Kontaktlöcher zum Entfernen des Isolierfilms in einem Be­ reich der dritten Leitungsschicht, während der Isolierfilm auf Seitenwandungen an den Innenseiten der Kontaktlöcher verbleibt.

5. Verfahren der Herstellung einer Halbleitervorrichtung nach Anspruch 4, wobei der Isolierfilm, der über die Ge­ samtfläche einschließlich der Kontaktlöcher im achten Schritten gebildet wurde, Phosphor zu 4 bis 9 Gew.-Molar-% enthält.