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DE19541496B4 - Verfahren zur Herstellung der Gateelektrode einer CMOS-Einrichtung - Google Patents

Verfahren zur Herstellung der Gateelektrode einer CMOS-Einrichtung Download PDF

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DE19541496B4 DE19541496A DE19541496A DE19541496B4 DE 19541496 B4 DE19541496 B4 DE 19541496B4 DE 19541496 A DE19541496 A DE 19541496A DE 19541496 A DE19541496 A DE 19541496A DE 19541496 B4 DE19541496 B4 DE 19541496B4
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Abstract

Verfahren zur Herstellung von Gateelektroden einer CMOS-Einrichtung mit den folgenden Schritten:
sequentielles Ausbilden einer Gateisolationsschicht (15), einer ersten leitenden Schicht (16) und einer Schutzschicht (17) auf einem Halbleitersubstrat (11);
selektives Ätzen eines vorbestimmten Bereichs der Schutzschicht (17), in dem ein PMOS-Transistor ausgebildet wird;
Ausbilden einer zweiten leitenden Schicht (19) auf der gesamten bis dahin bearbeiteten Oberfläche;
Entfernen der zweiten leitenden Schicht (19), die auf der Schutzschicht (17) ausgebildet ist, und Entfernen oder partielles Ätzen der Schutzschicht (17) auf eine vorbestimmte Dicke; und
Mustern der zweiten leitenden Schicht (19), der Schutzschicht (17), der ersten leitenden Schicht (16) und der Gateisolationsschicht (15) unter Verwendung eines Gateelektrodenmusters,
wobei die erste leitende Schicht aus Polysilicium (16) ausgebildet wird, und
die zweite leitende Schicht aus Silicid (19) gebildet wird.

Description

  • HINTERGRUND DER ERFINDUNG
  • Die vorliegende Erfindung bezieht sich auf ein Verfahren zur Herstellung einer Gateelektrode und insbesondere auf ein Verfahren zur Herstellung von Gateelektroden eines NMOS und eines PMOS, die in einer Complementary Metall Oxyd Semiconductor (CMOS)-Einrichtung verwendet werden.
  • Im allgemeinen ist ein CMOS eine Halbleitereinrichtung, die aus einem NMOS und einem PMOS Transistor besteht. Die Gateelektroden eines NMOS und eines PMOS sind jeweils aus einem Material wie Polysilicium, Silicid und Polycid (Polysilicium und Silicid) geformt. Das Material, das die Gateelektroden bildet, beeinflußt stark die Charakteristik der CMOS-Einrichtung. Es wird daher hauptsächlich Polycid, das eine hervorragende elektrische Leitfähigkeit und Stabilität aufweist, für die Gateelektrode verwendet.
  • 1 ist eine Querschnittsansicht einer konventionellen Gateelektrode eines NMOS- und eines PMOS- Transistors einer CMOS-Einrichtung wie z. B. in US 45 55 842 . In dieser Figur bezeichnet Bezugszahl 1 ein Siliciumsubstrat, 2 eine N-Vertiefung, 3 eine P-Vertiefung, 4 ein Feldoxyd, 5 ein Gateoxyd, 6 eine Polysiliciumschicht und 7 eine Silicidschicht.
  • Wie in 1 gezeigt ist, weist eine konventionelle CMOS-Einrichtung eine Doppelwannenkonstruktion auf. Die Gate-Elektrode dieser CMOS-Einrichtung wird durch das folgende Verfahren ausgebildet. Zuerst werden die N-Vertiefung 2 und die P-Vertiefung 3, die eine Doppelwannenstruktur haben, in einem vorbestimmten Bereich des Siliciumsubstrats 1 ausgebildet, und es wird das Feldoxyd 4 in einem vorbestimmten Bereich der N-Vertiefung 2 und der P-Vertiefung 3 ausgebildet. Dann werden das Gateoxyd 5, die Polysiliciumschicht 6 und die Silicidschicht 7 nacheinander auf der gesamten Oberfläche des Substrats ausgebildet, und die Schichten der Silicidschicht, der Polysiliciumschicht und des Gateoxyds werden in eine Muster gebracht, um die Polycid-Gate-Elektroden 6 und 7 auszubilden.
  • Beim oben beschriebenen konventionellen Verfahren zur Herstellung der Gate-Elektroden wird jede Elektrode des NMOS und des PMOS auf dem gleichen Polycid ausgeformt.
  • Das konventionelle Verfahren, bei dem die Elektroden des NMOS und des PMOS jede im gleichen Polycid ausgebildet sind, wirft jedoch die folgenden Probleme auf. Die Silicidschicht erzeugt große Spannungen, und Unreinheiten, die in der Silicidschicht vorhanden sind, wandern in das Gateoxyd und zerstören die Charakteristik des Gateoxyds. Das vermindert die Zuverlässigkeit und Nutzbarkeit der CMOS-Einrichtung.
  • Verschiedene modifizierte Herstellungsverfahren sind im Stand der Technik bekannt. So ist aus der US 4 966 866 ein Herstellungsverfahren einer Halbleitervorrichtung bekannt, in der Polysiliciumgateelektroden mit unterschiedlichen Leitfähigkeitstypen, p- und n-Typ, ausgebildet werden. Aus der US 5 023 679 ist ein Verfahren zur Herstellung eines MOSFET bekannt in der eine Oxydschicht zwischen einer Polysiliciumschicht und einer Silicidschicht verbleibt um eine Zerstörung des Gate-Oxid zu verhindern. Aus der US 4 931 411 ist ein Verfahren bekannt in der nur ein Teil der IGFET-Gates Silicidgates aufweist. Ferner ist in der EP 0 520 209 A1 eine CMOS Technologie beschrieben, bei der die Gate-Elektroden aus p+- und n+ dotiertem Polysilizium über eine Polysilizidschicht kurzgeschlossen werden.
    •
  • Es ist daher Aufgabe der vorliegenden Erfindung das Verfahren zur Herstellung der Gateelektroden eines CMOS weiter zu verbessern und ein Verfahren zur Herstellung der Gateelektroden eines CMOS zu schaffen, bei welchem die Gatelektrode eines NMOS aus Polysilicium und die eines PMOS aus Polycid gebildet wird, so dass die Zerstörung der Einrichtung die durch die Silicidschicht verursacht wird, und die Spannungen reduziert werden, und somit die Zuverlässigkeit und die Nutzbarkeit der CMOS-Einrichtung erhöht werden.
    •
  • Um die Aufgabe der folgenden Erfindung zu lösen ist ein Verfahren zur Herstellung von Gateelektroden einer CMOS-Einrichtung angegeben, das folgende Schritte umfasst:
    Sequentielles Ausbilden einer Gateisolationsschicht, einer ersten leitenden Schicht aus Polysilicium und einer Schutzschicht auf einem Halbleitersubstrat; gezieltes Ätzen eines vorbestimmten Bereichs der Schutzschicht, in welchem ein PMOS-Transistor ausgebildet werden soll; Ausbildung einer zweiten leitenden Schicht aus Silicid auf der gesamten Oberfläche; Entfernung der zweiten leitenden Schicht, die auf der Schutzschicht ausgebildet ist, und ein Entfernen oder teilweises Ätzen der Schutzschicht auf eine vorbestimmte Dicke; und Mustern der zweiten leitenden Schicht, der Schutzschicht, der ersten leitenden Schicht und der Gateisolationsschicht unter Verwendung eines Gateelektrodenmusters.
  • 1 ist eine Querschnittsansicht einer konventionellen Gateelektrode einer CMOS-Einrichtung; und
  • 2A bis 2E sind Querschnittsansichten des sequentiellen Herstellungsprozesses eines Verfahrens zur Herstelllung einer Gateelektrode eines CMOS gemäß der Erfindung.
  • GENAUE BESCHREIBUNG DER ERFINDUNG
  • Eine bevorzugte Ausführungsform der vorliegenden Erfindung wird nachfolgend unter Bezugnahme auf die 2A bis 2E erläutert.
  • Im Falle einer CMOS-Einrichtung, die einen NMOS- und einen PMOS-Transistor aufweist, sind die Majoritätsladungsträger des NMOS-Transistors Elektronen und die Majoritätsladungsträger des PMOS-Transistors Löcher. Da die Beweglichkeit der Löcher kleiner ist als die der Elektronen, ist daher die Leitfähigkeit des PMOS-Transistors kleiner als die des NMOS-Transistors.
  • Daher muß eine Gateelektrode eines PMOS-Transistors eine Struktur aufweisen, durch die die Leitfähigkeit verbessert wird.
  • Die 2A bis 2E sind Querschnittansichten des sequentiellen Herstellungsprozeßes eines erfindungsgemäßen Verfahrens zur Herstellung einer Gateelektrode eines CMOS, der eine Doppelwannenstruktur aufweist. In dieser Figur bezeichnet die Bezugszahl 11 ein Siliciumsubstrat, 12 eine N-Vertiefung, 13 eine P-Vertiefung, 14 eine Feldoxydschicht, 15 eine Gateoxydschicht, 16 eine Polysiliciumschicht, 17 eine Oxydschicht, 18 eine Photoresist-Maske und 19 eine Silicidschicht.
  • Gemäß der vorliegenden Erfindung wird die Gateelektrode des NMOS aus Polysilicium und die des PMOS-Transistors aus Polycid hergestellt. Der Majoritätsladungsräger des PMOS-Transistors ist ein Loch und der des NMOS-Transistors ein Elektron. Die Beweglichkeit des Elektrons ist höher als die des Loches, somit ist die Ladungsträgerbeweglichkeit des PMOS-Transistors kleiner als die des NMOS-Transistors.
  • Deswegen wird Polycid, das eine hervorragende Leitfähigkeit besitzt, für die Gateelektrode des PMOS-Transistors verwendet, bei welchem die Ladungsträgerbeweglichkeit klein ist, und Polysilicium, dessen Leitfähigkeit geringer ist als die von Polycid, das aber eine gute Stabilität aufweist, wird für die Gateelektrode des NMOS Transistors verwendet, bei dem die Ladungsträgerbeweglichkeit ausgezeichnet ist, und somit wird der durch die Silicidschicht verursachte Effekt minimiert.
  • Zuerst wird, wie in 2A gezeigt, die N-Vertiefung 12 und die P-Vertiefung 13 in einem vorbestimmten Bereich des Siliciumsubstrats 11 ausgebildet, und die Feldoxydschicht 14 wird in einem vorbestimmten Bereich der N-Vertiefung 12 und der P-Vertiefung 13 ausgebildet. Dann werden nacheinander die Gateoxydschicht 15, die Polysiliciumschicht 16 und die Oxydschicht 17 auf der gesamten Oberfläche des Substrats ausgeformt. Hierbei wird die Oxydschicht 17 dicker ausgebildet als die Silicidschicht, die im nachfolgenden Verfahren ausgebildet wird.
  • Wie in 2B gezeigt ist, wird das photoresistente Muster 18 auf der Oxydschicht ausgebildet mit Ausnahme in den Bereichen, auf welchen der PMOS-Transistor ausgebildet werden wird (insbesondere der Bereich, auf dem dessen Gateelektrode ausgebildet wird). Und der freie Teil des Oxyds 17 wird ausgewählt geätzt, indem das photoresistente Muster 18 als Maske verwendet wird, und es wird die Polysiliciumschicht 16 auf eine vorbestimmte Dicke geätzt.
  • Wie in 2C gezeigt ist, wird das photoresistente Muster 18 entfernt und das Silicid 19 auf der gesamten Oberfläche des Substrates abgelagert. Zu diesem Zeitpunkt ist das Silicid 19, das auf der Polysiliciumschicht 16 des PMOS Bereiches abgelagert ist, stabil abgelagert, aber das Silicid 19, das auf der Oxydschicht 17 des NMOS Bereiches abgelagert ist, wird gebrochen und löst sich durch seine Spannung.
  • Wie in 2D gezeigt ist, wird ein nasses Ätzen durchgeführt, bei dem Oxydätzmittel verwendet wird, um die Silicidschicht 19, die im Bereich abgelagert ist, in welchem der NMOS-Transistor ausgebildet ist, zu entfernen und um die Oxydschicht 17 teilweise auf eine vorbestimmte Dicke zu entfernen. Hierbei bleibt eine vorbestimmte Dicke der Oxydschicht 17 übrig, so dass die Oberflächenhöhe der Oxydschicht 17 gleich derjenigen der Silicidschicht 19 gemacht wird, was den folgenden Planarisierungsprozeß vereinfacht.
  • Nachfolgend werden Phosphor (P) und Bor (B) Ionenimplantationen in den Bereich des NMOS- beziehungsweise PMOS-Transistors durchgeführt, um die elektrische Leitfähigkeit der Polysiliciumschicht 16 zu verbessern.
  • Wie in 2E gezeigt ist, werden die Stapel der Silicidschicht 19, der Oxydschicht 17, der Polysiliciumschicht 16 und der Gateoxydschicht 15 unter Verwendung eines Gateelektrodenmusters gemustert, um die Gateelektroden auszubilden.
  • Somit wird eine Polycidgateelektrode, die eine hervorragende Leitfähigkeit aufweist, im Bereich des PMOS-Transistors ausgebildet, in welchem die Ladungsträgerbeweglichkeit gering ist, und eine Polysiliciumgateelektrode, deren Leitfähigkeit kleiner ist als die des Polycids, die aber ein gute Stabilität aufweist, wird im Bereich des NMOS-Transistors ausgebildet, in welchem die Ladungsträgerbeweglichkeit gut ist, um somit den Effekt zu minimieren, der durch die Silicidschicht verursacht wird.
  • Die Oxydschicht 17 wird in einer vorbestimmten Dicke, wie oben beschrieben, zurückgelassen oder sie wird vollständig entfernt. Wenn die Oxydschicht vollständig entfernt wird, wird die Polysiliciumschicht 16 in größerem Maße entfernt als in dem Fall, wenn die Oxydschicht teilweise belassen wird. Dies vereinfacht den folgenden Planarisierungsprozeß.
  • Da die Gateelektrode des PMOS-Transistors eine Policidstruktur aufweist, kann die Betriebsgeschwindigkeit der NMOS- und PMOS-Transistoren im CMOS-Verfahren die gleiche sein.
  • In der vorliegenden Erfindung ist, wie oben beschrieben, die Gateelektrode des NMOS- aus Polysilicium und die des PMOS-Transistors aus Polycid geformt, was die Zerstörung der Einrichtung und die Spannung, verursacht durch die Silicidschicht, vermindert. Das verbessert die Zuverlässigkeit und die Nutzbarkeit der CMOS-Einrichtung.

Claims (6)

  1. Verfahren zur Herstellung von Gateelektroden einer CMOS-Einrichtung mit den folgenden Schritten: sequentielles Ausbilden einer Gateisolationsschicht (15), einer ersten leitenden Schicht (16) und einer Schutzschicht (17) auf einem Halbleitersubstrat (11); selektives Ätzen eines vorbestimmten Bereichs der Schutzschicht (17), in dem ein PMOS-Transistor ausgebildet wird; Ausbilden einer zweiten leitenden Schicht (19) auf der gesamten bis dahin bearbeiteten Oberfläche; Entfernen der zweiten leitenden Schicht (19), die auf der Schutzschicht (17) ausgebildet ist, und Entfernen oder partielles Ätzen der Schutzschicht (17) auf eine vorbestimmte Dicke; und Mustern der zweiten leitenden Schicht (19), der Schutzschicht (17), der ersten leitenden Schicht (16) und der Gateisolationsschicht (15) unter Verwendung eines Gateelektrodenmusters, wobei die erste leitende Schicht aus Polysilicium (16) ausgebildet wird, und die zweite leitende Schicht aus Silicid (19) gebildet wird.
  2. Verfahren nach Anspruch 1, wobei nach dem Schritt des selektiven Ätzens eines vorbestimmten Bereichs der Schutzschicht folgender Schritt eingefügt ist: partielles Ätzen des exponierten Teils der ersten leitenden Schicht (16) auf eine vorbestimmte Dicke.
  3. Verfahren nach Anspruch 1, wobei die Schutzschicht partiell (17) auf eine vorbestimmte Dicke entfernt wird, so daß die Oberflächenhöhe der Schutzschicht (17) und der zweiten leitenden Schicht (19) gleich wird.
  4. Verfahren nach Anspruch 1, wobei nach dem Schritt des teilweisen Ätzens der Schutzschicht (17) auf eine vorbestimmte Dicke weiterhin der folgende Schritt eingefügt ist: Ionenimplantierung einer Unreinheit der V-Gruppe und einer Unreinheit der III-Gruppe in vorbestimmte Bereiche des NMOS- beziehungsweise PMOS-Transistors.
  5. Verfahren nach Anspruch 1, wobei die Schutzschicht (17) dicker als die zweite leitende Schicht (19) ausgebildet ist.
  6. Verfahren nach Anspruch 1, wobei die zweite leitende Schicht (19), die auf der Schutzschicht (17) ausgebildet ist, und die Schutzschicht (17) unter Verwendung eines Ätzmittels für die Schutzschicht (17) entfernt werden.
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