DE1937646C

DE1937646C - Circuit arrangement for the transmission of binary information words, in which clock signals are synchronized with the incoming binary signals in a receiving device

Info

Publication number: DE1937646C
Authority: DE
Inventors: Eduard Zug Merz (Schweiz). H03k 13-02
Original assignee: Landis and Gyr AG
Current assignee: Landis and Gyr AG
Publication date: 1971-12-02

Description

Die Erfindung betrilft cine Schaltungsanordnung zur Übertragung von aus binären Signalen gebildeten Informationsworten. In gewissen Signalübertragungssystemen muß die Arbeitsweise der Empfangseinrichtung auf die empfangenen Informationen in der Weise abgestimmt werden, daß in ihr Taktsignale mit den ankommenden Binärsigrialen synchronisiert werden. Diese Synchronisierung kann durch besondere Synchrunisierungssignale bewirkt werden, die zusätzlich zu den Signalen, welche die zu übermittelnde Information beinhalten, übertragen werden. Hierdurch wird jedoch die je Zeiteinheit übermittelbare Inforniationsmenge herabgesetzt.The invention relates to a circuit arrangement for the transmission of signals formed from binary signals Information words. In certain signal transmission systems the mode of operation of the receiving device must be based on the information received in the Wise coordinated that in her clock signals are synchronized with the incoming binary signals. This synchronization can be effected by special synchronization signals that are additionally to the signals that contain the information to be transmitted. Through this however, the amount of information that can be transmitted per unit of time is reduced.

Dieser Nachteil kann dadurch vermieden werden, daß die Taktsignale, die den Arbeitsablauf in der Empfangseinrichtung mit den Informationssignalen synchronisieren, mit Hilfe der empfangenen Infomiationssignale selbst erzeugt werden. Die Lage der Taktimpulse muß dabei fortwährend überwacht werden, wobei gleichzeitig Änderungen im zeillichen Auftreten der übertragenen Signale selbsttätig kompensiert werden.This disadvantage can be avoided by the fact that the clock signals that the work flow in the Synchronize the receiving device with the information signals with the aid of the received information signals are self-generated. The position of the clock pulses must be continuously monitored, at the same time, changes in the temporal occurrence of the transmitted signals are automatically compensated will.

Die binären Signale können jeweils einen von zwei festgelegten Zuständen annehmen. Diese Zustände werden in der Regel durch zwei verschiedene l'otentiale bestimmt. Als Bezugspunkt bei der Erzeugung von Taktsignalen bietet sich der Potentialsprung zwischen zwei empfangenen Signalen verschiedener Wertigkeit an. Um den Vufwand gering zu halten, vird dabei gewöhnlich nur eine Sprungart, z. B. der Sprung von niedrigem auf höheres Potential, ausgewertet, während die andere Sprur ;art, z. B. der Sprung von höherem auf niedriges Potential, bei der Taktsignalerzeugung unberücksichtigt bleibt.The binary signals can each assume one of two defined states. These states are usually due to two different potentials definitely. The potential jump between two received signals of different valence. In order to keep the effort low, usually only one type of jump, e.g. B. the jump from lower to higher potential, evaluated, while the other saying; art, e.g. B. the jump from higher to lower potential in which Clock signal generation remains unconsidered.

Bei der Synchronisierung der Taktimpulse durch die empfangenen Inforniationssignale ergeben sich jedoch Schwierigkeiten, wenn ein oder mehrere aufeinanderfolgende Informationsworte ausschließlich aus Binärsignalcn gleicher Wertigkeit bestehen. Dann tritt nämlich über eine längere Zeit kein Potentialsprung auf, der bei einer Änderung des zeitlichen Auftretens der empfangenen Signale die Taktimpulse entsprechend synchronisieren könnte, und es besteht daher die Gefahr, daß der Synchronismus verlorengeht. When the clock pulses are synchronized by the information signals received, however, difficulties arise when one or more successive information words consist exclusively of binary signals of the same value. Then namely no potential jump occurs over a longer time, which could synchronize with a change in the temporal occurrence of the received signals corresponding to the clock pulses, and there is therefore the danger that the synchronism is lost.

Die Hrfindung hat sich die Aufgabe gestellt, bei einer Schaltungsanordnung zur Übertragung von binären Informationswort<;n. bei der in der Empfangseinrichtung Taktsignale durch die ankommenden Informationssignale synchronisiert werden, die gcschilderle Ursache für ein mögliches Versagen der Synchronisierung zu beseitigen. Die Erfindung setzt voraus, daß die Wortzeichen durch Prüfbits ergänzt werden. Die Zeichenergänzung durch Prüfbits ist ein bekanntes und häufig angewendetes Mittel, um das Zeichen gegen Übertragungsfchlcr zu sichern, d. h fehlerhaft übertragene Zeichen als solche erkennbar zu machen. So ist es t. H. bekannt, jedes Zeichen gegebener Stellenzahl durch ein zusätzliches Prüfbit auf gerade oder ungerade Parität zu ergänzen. The aim of the invention is to provide a circuit arrangement for the transmission of binary information words <; n. in the case of which clock signals are synchronized by the incoming information signals in the receiving device, in order to eliminate the alleged cause for a possible failure of the synchronization. The invention assumes that the word characters are supplemented by check bits. The character completion by check bits is a well-known and frequently used means to secure the character against transmission falsification, i. E. h to make incorrectly transmitted characters recognizable as such. So it is t. H. known to supplement each character with a given number of digits by an additional check bit for even or odd parity.

Solche Prüfbits werden gemäß dei Erfindung in der Weise benutzt, daß jedes Informationswort zwei Prüfbits enthält, von denen das eine Prüfbit einen Teil des Informationswortes auf ungerade Anzahl der L-BiIs und das andere Prüfbit den anderen Teil des Informationswortes auf gerade Anzahl der L-Bits ergänzen, derart, daß bei irgendeiner Code-Kombination im trtformationswori mindestens einer der beiden möglichen Übergänge D-L und t-ü entsteht. , , . Such check bits are used according to the invention in such a way that each information word contains two check bits, of which one check bit is a part of the information word for an odd number of L-bits and the other check bit for the other part of the information word for an even number of L-bits supplement in such a way that at any code combination in the trtformationswori at least one of the two possible transitions DL and t-ü occurs. ,,.

Auf diese Weise wird ohne Verminderung der je Zeiteinheit übertragbaren Informalionsmenge sicher gestellt, daß auch im ungünstigsten Fall in jedem Wort mindestens einmal ein Synchronisationssignal verfügbar und somit eine einwandfreie Synchronisation der Taktimpulse mit den ankommenden Binärsignalen gewährleistet ist.In this way it will be without diminishing the ever Time unit transferable amount of information ensured that even in the worst case in each Word a synchronization signal is available at least once and therefore perfect synchronization the clock pulses with the incoming binary signals is guaranteed.

Die Erfindung wird im folgenden an Hand von in den Figuren dargestellten Ausführungsbeispielen näher erläutert. Es zeigtThe invention is described below with reference to the exemplary embodiments shown in the figures explained in more detail. It shows

Fig. 1 drei Impulsciiagramme,Fig. 1 three pulse diagrams,

Fig. 2 eine Prüfschaltung für die empfangenen Informationsworte und2 shows a test circuit for the received information words and

F i g. 3 eine Synchronisiereinrichtung.F i g. 3 a synchronizer.

Die Fig. la stellt ein Impulsdiagramm dar, bei dem alle Informationsbits eines Wortes höheres Potential besitzen; diese werden im folgenden als L-Bits bezeichnet. Jedes Wort besteht aus 10 Bits, davon sind die Bits 1 bis 4 und 6 bis 9 Informationsbits und die Bits 5 und 10 Prüfbits.The Fig. La shows a timing diagram in which all information bits of a word higher Have potential; these are referred to below as L bits. Each word consists of 10 bits, of which bits 1 to 4 and 6 to 9 are information bits and bits 5 and 10 are check bits.

Das Prüfbit 5 ergänzt die L-ßits der vorangehenden Bits 1 bis 4 auf eine ungerade Anzahl, es ist also nach Fig. la selbst sin L-Bit, während das Prüfbit 10 die L-Bits der vorangehenden Bits 6 bis 9 auf eine gerade Anzahl ergänzt. Dieses Bit ist daher gemäß Fig. la ein Signal mit niedrigem Potential, im folgenden O-Bit genannt.The check bit 5 supplements the L-bits of the preceding bits 1 to 4 to an odd number, so it is according to Fig. la itself sin L-Bit, while the check bit 10 the L bits of the preceding bits 6 to 9 are added to an even number. This bit is therefore in accordance with Fig. La a signal with low potential, in the following Called the O bit.

In F i g. 1 b sind alle Informationsbits O-Bits; infolgedessen ist nur das Prüfbit 5 ein L-Bit.In Fig. 1 b, all information bits are O bits; Consequently only check bit 5 is an L bit.

Nach Fig. Ic bestehen die Informationsbits des ersten Wortes aus L-Bits und die des folgenden Wortes aus O-Bits. Wenn nur eine Potentialsprungart für die Synchronisierung benutzt wird, z. B. nur der Übergang von einem O-Bit auf ein L-Bit, dann stellt das Diagramm nach Fig. Ic den ungünstigsten Fall dar. Der Abstand zwischen zwei Synchronisiermigsflanken beträgt hier 14 Bits. Wenn die letzten vier Bits des vorhergehenden, nicht mehr dargestellten Wortes ebenfalls L-Bits sind, dann erhält man den maximal möglichen Abstand von 18 Bits.According to Fig. Ic, the information bits exist first word made up of L bits and that of the following word made up of O bits. If only one kind of potential jump is used for synchronization, e.g. B. only the transition from an O-bit to an L-bit, then represents the diagram of Fig. Ic the worst case The distance between two synchronizing edges is 14 bits here. If the last four bits of the previous, no longer shown Word are also L bits, then the maximum possible distance of 18 bits is obtained.

Durch die beschriebene Kodierung ist sichergestellt, daß in jedem Informationswort Bits mit beiden Binärwerten vorhanden sind und so die benötigten Synchronisierflankcn einen bestimmten maximalen Abstand voneinander nicht überschreiten.The coding described ensures that bits with both in each information word Binary values are available and so the required synchronization edges have a certain maximum Do not exceed the distance from each other.

Die Prüfschaltung für die Informationsworte bestellt gemäß Fig. 2 aus drei Flip-Flops 11, 12 und 13. Den Flip-Flops Jl und 12 werden über eine Klemme 14 die Informations- und Prüfbits zugeleitet. Bei jedem empfangenen L-Bit schalten die beiden Flip-Flops um. Über eine Klemme 15 erbalten die drei Flip·Flops )1, 12 und 13 vor jedem Infortnationswoit einen Rückstellimpuls, durch den sie in einen bestimmten Zustand geschaltet werden. In diesem Zustand befinden sich Ausgänge 16, 17 und IR der drei Flip-Flops auf niedrigem Potential. Mit jedem L-Bit des folgenden Informationswortes werden die Flip-Flops 11 und 12 umgeschaltet, ihre Ausgänge befinden sich also abwechselnd auf hohem und niedrigem Potential. Nach fünf Bits muß bei einem richtig empfangenen Wort ihr Potential hoch sein, da durch das Prüfbit 5 die Anzahl der empfangenen L-Bits ungerade ist. Zu diesem Zeitpunkt wird über eine Klemme 19 ein Taktimpuls auf das Flip-Flop 13 gegeben, das umschaltet und seinen Ausgang 18 auf hohes Potential bringt. Dieses Potential sperrt The test circuit for the information words ordered according to FIG. 2 from three flip-flops 11, 12 and 13. The information and test bits are fed to the flip-flops Jl and 12 via a terminal 14. The two flip-flops toggle each time an L bit is received. Before each information word, the three flip-flops 1, 12 and 13 receive a reset pulse via a terminal 15, which switches them to a certain state. In this state, outputs 16, 17 and IR of the three flip-flops are at low potential. The flip-flops 11 and 12 are toggled with each L bit of the following information word, so their outputs are alternately at high and low potential. After five bits, if the word is correctly received, its potential must be high, since check bit 5 means that the number of L bits received is odd. At this point in time, a clock pulse is sent to the flip-flop 13 via a terminal 19, which switches over and brings its output 18 to high potential. This potential blocks

das Flip-Flop 11, das nun hei weiteren eintrelTenden I -Uiis nicht mehr umschalten kann und in dem Zustand mit hohem Potential am Ausgang 16 verharrt.the flip-flop 11, which is now coming in with more I -Uiis can no longer switch and in the State with high potential at output 16 persists.

Das Flip-Flop 12 schallet bei folgenden L-HiIs weiterhin um. Da sein Ausgang 17 nach dem fünften Bit des Wortes auf hohem Potential lag, muß, da die Anzahl der folgenden L-Bits des Wortes durch das Prüfbit 10 gerade sein soll, sich der Ausgang 17 am Ende des Wortes wieder auf hohem Potential befinden. Hin zu diesem Zeitpunkt an einer Klemme 2«) auftretender Taktimpuls hat daher bei einem richtig empfangenen Wort ein Ausgangssignal eines an die Ausgänge 16 und 17 angeschlossenen Und-Gatters 21 zui Folge.The flip-flop 12 continues to echo with the following L-HiIs. Since his exit 17 after the fifth Bit of the word was at high potential, since the number of the following L bits of the word must be replaced by the Check bit 10 should just be, output 17 is back to high potential at the end of the word condition. A clock pulse occurring at a terminal 2 «) towards this point in time therefore has a correctly received word is an output signal of an AND gate connected to outputs 16 and 17 21 toi episode.

Hie Synchronisiereinrichtung in der Fig. 3 enthält zwei hintereinandergeschaltete Frequenzteiler-Itufen, die aus Flip-Flops 22 bis 27 und 28 bis 32 liestehen. Die Frequenzteilerstufen untersetzen eine Iiη einer Klemme 33 auftretende Impulsfol.ee eines nicht dargestellten Oszillators im Verhältnis von jeweils 10:1. Die Oszillatorimpulse werden über einen Inverter 34 den Kippstufen 22 bis 26 zugeleitet Die an einer Klemme 35 auftretenden Bits des empfangenen Informationswortes werden ebenso wie die Oszillatorimpulse einer Differenziereinrichtung 36 zugeführt. Die Frequenz dei Oszillatorimpulse entspricht der lOOfachen Frequenz der Informationsübertragung. Die Differenziereinrichtung 36 erzeugt auf einer Ausgangsleitung 37 einen Impuls, der mit dem auf einen O-L-Übergang in einem Informationswort folgenden Oszillatorimpuls zusammenfällt. Dieser Impuls wird einer Zählschaltung 38 und bistabilen Speichergliedern 39 und 40 sowie über ein von einer Klemme 56 her geöfti.etes Und-Gatter 57 den Flip· Flops 22, 23, 24, 27, 28, 29, 30, 31 und 32 zugeführt. Hierdurch wird die Zähischaltung 38 zähl bereit gemacht und die Flip-Flops 22, 23, 28, 29, 30, 3! und 32 werden zurückgestellt, so daß ihr mit dem folgenden Flip-Flop verbundener Ausgang auf niedrigem Potential liegt. Die Flip-Flops 24 und 27 werden so eingestellt, daß sich ihr entsprechender Ausgang auf hohem Potential befindet. Die Speichcrglieder 39 und 40 werden ebenfalls zurückgestellt. Das an der Klemme 56 anstehende Signal wird von einer nicht gezeichneten Hinrichtung gebildet, du· bewirkt, daß jeweils nur der erste O-L-Übergang, zu Beginn eines Impulstelegrammcs, die Flip Flops 22, 23, 24, 27 und 28 bis 32 sowie die Speichcrglieder 30 und 40 in die Ausgangslage bringt. Dem Spricherglied 39 ist ein Und-Nicht-Glied 41 und dem Spcidicrglied 40 ein IJnd-Glicd 42 nachgeschaltet, deren /weite tiingängc mit dem Ausgang der Zählschaltung 38 verbunden sind. Der Ausgang des Und-Nicht-Glicdcs41 ist an den Rückstellcingang des Flip-FlopsThe synchronizing device in FIG. 3 contains two frequency divider stages connected in series, which reads from flip-flops 22 to 27 and 28 to 32. The frequency divider stages reduce one Iiη a terminal 33 occurring pulse sequence not shown oscillator in a ratio of 10: 1 each. The oscillator pulses are over an inverter 34 to the flip-flops 22 to 26 fed to a terminal 35 occurring bits of the received Information word, like the oscillator pulses, are a differentiating device 36 fed. The frequency of the oscillator pulses corresponds to 100 times the frequency of the information transmission. The differentiating device 36 generates a pulse on an output line 37, which with to an O-L transition in an information word following oscillator pulse coincides. This pulse is a counting circuit 38 and bistable memory elements 39 and 40 and via an AND gate 57 opened by a terminal 56 the flip flops 22, 23, 24, 27, 28, 29, 30, 31 and 32 fed. As a result, the counting circuit 38 is counted ready and the flip-flops 22, 23, 28, 29, 30, 3! and 32 are put back so that you are with the output connected to the following flip-flop is at low potential. The flip-flops 24 and 27 are set so that their corresponding output is at high potential. The memory members 39 and 40 are also postponed. The signal at terminal 56 is from an execution not shown, du · causes only the first O-L transition, to Beginning of a pulse telegram, the flip flops 22, 23, 24, 27 and 28 to 32 as well as the memory elements 30 and 40 in the starting position. The speaking member 39 is an and-not member 41 and the spcidicr member 40 an IInd-Glicd 42 connected downstream, whose / wide tiingängc with the output of the counting circuit 38 are connected. The outcome of the and-not-Glicdcs41 is on the reset gear of the flip-flop

25 angeschlossen und befindet sich im Normalfall auf höherem, d. h. L-Potential, wodurch kein Eingriff auf den Schaltzustand des Flip-Flops 25 erfolgt. Der Ausgang des Und-Gliedes 42, der mit dem Rückstelleingang des Flip-Flops Ά6 verbunden ist, befindet sich dagegen auf niedrigerem, d. h, O-Potential, weshalb der Schaltzustand des Flip-Flops 26 dem der Flip-Flops 22 und *3 entspricht und dieser außerdem nicht verändert werden kann. Die Flip-Flops 22 bis25 and is normally at a higher, ie L potential, so that the switching state of the flip-flop 25 is not affected. The output of the AND element 42, which is connected to the reset input of the flip-flop Ά6, is on the other hand at a lower level, i.e. h, 0 potential, which is why the switching state of the flip-flop 26 corresponds to that of the flip-flops 22 and * 3 and this, moreover, cannot be changed. The flip-flops 22 bis

26 sind als Schieberegister geschaltet. Durch die folgenden Oszillatorimpdlse wird dieses weitergeschaltet. Das Flip-Flop 24 wurde als einziges von den zum Schieberegister gehörenden Flip-Flops in den Schaltzustand gebracht, bei dem der mit dem folgenden Flip-Flop verbundene Ausgang L-Potential besitzt. Dieser Zustand wird im folgenden als L Zustand bezeichnet, während der zweite stabile Zustand 0-Zusiand genannt wird.26 are connected as shift registers. This is switched on by the following oscillator pulses. The flip-flop 24 was the only one of the flip-flops belonging to the shift register to be in the switching state brought, in which the output connected to the following flip-flop has L potential. This state is referred to below as the L state, while the second stable state 0-Zusiand is called.

Der L-Zustiind des Flip-Flops 24 wird über das Flip-Flop 25 zum Flip-Flop 26 geschoben. Dieses Flip-Flop kann jedoch seinen Schaltzustand nich< ändern, r,o daß nach zwei Schieheimpulsen sichThe L state of flip-flop 24 is shifted to flip-flop 26 via flip-flop 25. This However, the flip-flop cannot change its switching state, r, o that after two Schieheim pulses

ίο sämtliche Flip-Flops 22 bis 26 im 0-Zustand belinden. In diesem Zustand liegen jedoch die mit einem Und-Glied 43 verbundenen Ausgänge dieser Füp-Flops und damit auch der Eingang 44 des Flip-Flops 22 auf L-Potential, wodurch mit dem nächsten Schiebeimpuls der L-Zustand auf dieses Flip-Flop übergeht. Durch das Schieberegister selbst sind fünf verschiedene Zustände unterscheidbar; diese werden verdoppelt durch das Flip-Flop 27, das während des Schieberegisterumlaufes durch das am Ausgang desίο leave all flip-flops 22 to 26 in the 0 state. In this state, however, the outputs of these fip-flops connected to an AND element 43 are and thus also the input 44 of the flip-flop 22 at L potential, whereby with the next Shift pulse the L-state goes over to this flip-flop. By the shift register itself there are five different states distinguishable; these are doubled by the flip-flop 27, which during the Shift register circulation through the at the output of the

ao Flip-Flops 22 auftretende ι Potential umgeschaltet wird. Nach jeweils zehn Schiebeimpulsen wird über ein Und-Glied 45 ein 'mpuls auf die aus den Flip-Flops 28 bis 32 bestehende Frequenzieilerstufe gegeben. Dieses wird in der Weise fortgeschaltet, daßao flip-flops 22 occurring ι potential is switched. After every ten shift pulses, an AND element 45 sends a pulse to the frequency divider stage consisting of flip-flops 28 to 32. This is updated in such a way that

der Reihe nach die einzelnen Flip-Flops in den L-Zustand gebracht werden, d. h. daß nach fünf Impulsen sich alle Flip-Flops im L-Zustand befinden und daß diese anschließend Li der gleichen Reihenfolge wieder in den 0-Zus!and zurückgeschaltet wer-the individual flip-flops are brought to the L state one after the other, d. H. that after five Pulses are all flip-flops in the L state and that these then Li in the same order be switched back to the 0-add!

3c den, bis nach zehn Impulsen der Ausgangszustand wieder erreicht ist.3c until after ten pulses the initial state is reached again.

Die Synchronisierung des Umlaufs der einzelnen Frequenzteilerstu^fen mit den Informationssignalen erfolgt über Und-Nicht-Glieder 46, 47 und 48. Die Eingänge dieser Und-Nicht-Glieder sind mit verschiedenen Ausgängen der Flip-Flops der Frequenzteilerstufen verbupdfn und bei einem bestimmten Stand der beiden SiLif_n, wenn sich alle Eingänge eines Und-Nicht-GIiedes 46, 47 oder 48 auf L-Potcntial befinden, wird an dessen Ausgang ein Impuls erzeugt Die Ausgangsirrpulse dieser drei Und-Nicht-Glieder steuern zwei bistabile, ebenfalls aus Und-Nicht-GIiedern 49, 50 bzw. 51, 52 aufgebaute Kippstufen. The synchronization of the circulation of the individual frequency divider ^stages with the information signals takes place via and-not elements 46, 47 and 48. The inputs of these and-not elements are verbupdfn with different outputs of the flip-flops of the frequency divider stages and at a certain level two SiLif_n, if all inputs of an and-not element 46, 47 or 48 are on L-potential, a pulse is generated at its output. Members 49, 50 or 51, 52 built-up tilting stages.

Au^f einen Informationsimpuls entfallen einhundert Oszillatorimpulse. Nach einhundert Oszillatorimpulsen haben beide Frequenzteilerstufen ihren Ausgangszustand wieder erreicht. Die Eingänge der Und-Nicht-Glicdcr 46 und 47 werden so geschaltet, daß das Und-Nicht-Glied 47 bei jedem Frequenzteilerstand, der z. B. dem 95. Oszillatorimpuls und das Und-Nicht-Glied 46 bei jedem Frequenzteilerstand, der ζ B. dem 105. bzw. 5. Oszülatorimpuls entspricht, einen Impuls abgeben. Sind der Frequenzteilcrumlauf und das informationswort synchron, dann entsteht bei einem O-L-Übergang im Informationswort gerade dann auf der Leitung 37 ein Impuls, wenn der Frequenzleilerumiauf durch den 100. Oszillatorimpuls beendet wird. Dieser Impul3 liegt dann zeitlich zwisehen den Ausgangsimpulsen der Und-Nicht-Güeder 47 und 46 Der Ausgangsimpuls des Und-Nicht-Gliedcs 47 schaltet die bistabile Kippschaltung 49,50 um und das Ausgangspotential dieser Schaltung sperrt das Speicherglied 39, so daß es durch einen nachfolgenden Impuls auf der Leitung 37 nicht umgeschaltet werden kann. Durch den Ausgongsimpuls des Und-Nicht-Gliedes 46 wird die bistabile Kippschaltung 5t, 52 umgeschaltet. Vor dieser Umschal-One hundred oscillator pulses are used ^for one information pulse. After one hundred oscillator pulses, both frequency divider stages have reached their initial state again. The inputs of the And-Not Glicdcr 46 and 47 are switched so that the And-Not element 47 at each frequency divider, the z. B. and the AND-NOT circuit 46 at each frequency divider supernatant ζ example, corresponds to the 105th or 5. Oszülatorimpuls, proposed for the 95th pulse oscillator a pulse. If the frequency divider circulation and the information word are synchronous, an OL transition in the information word results in a pulse on line 37 when the frequency divider circulation is ended by the 100th oscillator pulse. This Impul3 is then temporally between the output pulses of the And-Not-Güeder 47 and 46 The output pulse of the And-Not element 47 switches the flip-flop circuit 49.50 and the output potential of this circuit blocks the memory element 39, so that it can be replaced by a subsequent Impulse on line 37 cannot be switched. The bistable flip-flop 5t, 52 is switched over by the gong pulse of the AND-not element 46. Before this toggle

tung war das Speicherglied 40 durch das Ausgangspotential der Kippschaltung 51, 52 gesperrt, nach der Umschaltung ist es freigegeben für Umschaltungen durch Impulse auf der Leitung 37. Der Ausgangsimpuls des Und-Nicht-Gliedes 48 schalte» beide Kippschaltungen 49, 50 bzw. 51, 52 wieder zurück. Dies erfolgt zweckmäßig bei jedem 50. Oszillatorimpuls. The storage element 40 was controlled by the output potential the toggle switch 51, 52 blocked, after the switchover it is enabled for switchovers by pulses on the line 37. The output pulse of the AND-NOT element 48 switches "both Flip-flops 49, 50 or 51, 52 back again. This is best done with every 50th oscillator pulse.

Tritt der O-L-Übergang im Informationswort vor dem 95. Oszillatorimpuls auf, so werden das Speicherglied 39 umgeschaltet und der Rückstelleingang des Flip-Flops 25 auf O-Potential gebracht. Dieses Flip-Flop befindet sich dann ebenso wie das Flip'Flop 26 im O-Zustand, aus dem es nicht herausgebracht werden kann. Somit besitzen bereits nach dem ersten folgenden Oszillatorimpuls alle Flip-Flops 22 bis 26 den O-Zustand. Beim nächsten Oszillatorimpuls geht das Flip-Flop 22 in den I.-Zustand über. Ein Schieberegisterumlauf erfolgt dadurch bereits mit vier Oszillatorimpulsen; die Frequenzteilerstufc _ao untersetzt also nur im Verhältnis 8:1. Die Zählschaltung 38 wird nach jedem Schieberegisterumlauf weitcrgeschaltet; nach fünf Umläufen gibt sie ein Signal auf das Und-Glied 42 und über ein NichtGlied 53 auf das Und-Nicht-GIied 41. Hierdurch werden diese gesperrt und der Ausgang des Und-Gliedes 42 erhält O-Potential und der des Und-Nicht-Gliedes 41 L-Potential. Dadurch wird die normale Frequenzteilung im Verhältnis 10:1 wiederhergestellt. Insgesamt wurden also bei fünf Umläufen jeweils zwei Oszillatorimpulse unterdrückt, wodurch in der Regel der Synchronismus zwischen den Informationsimpulsen und den an beliebigen Stellen der Frequenzteilerstufen abgenommenen Taktimpulsen wiederhergestellt ist.If the OL transition occurs in the information word before the 95th oscillator pulse, the memory element 39 is switched over and the reset input of the flip-flop 25 is brought to 0 potential. This flip-flop, like the flip-flop 26, is then in the O state, from which it cannot be brought out. Thus, after the first following oscillator pulse, all flip-flops 22 to 26 already have the 0 state. With the next oscillator pulse, the flip-flop 22 changes to the I. state. As a result, a shift register cycle already takes place with four oscillator pulses; the frequency divider stage _{ao is} reduced to a ratio of 8: 1. The counting circuit 38 is incremented after each shift register cycle; after five revolutions it gives a signal to the AND element 42 and via a non element 53 to the and not element 41. This blocks them and the output of the and element 42 receives 0 potential and that of the and not element Link 41 L potential. This restores the normal frequency division in a ratio of 10: 1. In total, two oscillator pulses were suppressed in each case for five revolutions, as a result of which the synchronism between the information pulses and the clock pulses taken at any point in the frequency divider stages is restored.

Tritt der O-L-Übergang im Informationswort nach dem 105. Oszillatorimpuls auf. so werden das Speicherglied 40 umgeschaltet und der Rückstelleingang des Flip-Flops 26 auf L-Potential gebracht. Dieses Flip-Flop wird dann über den Rückstelleingang nicht beeinflußt und kann somit in den Schieberegisterumlauf eingefügt werden, wodurch dieser jetzt sechs Oszillatorimpulse benötigt. Die Frequenzteilung erfolgt daher im Verhältnis 12:1, und zwar unter Berücksichtigung der Zählschaltung 38 ebenfalls für fünf Umläufe.If the O-L transition occurs in the information word the 105th oscillator pulse. the memory element 40 and the reset input are thus switched over of the flip-flop 26 brought to L potential. This flip-flop is then not activated via the reset input influenced and can thus be inserted into the shift register cycle, which now six Oscillator pulses required. The frequency division is therefore in a ratio of 12: 1, namely below Consideration of the counting circuit 38 also for five revolutions.

Für eine selbsttätige Korrektur von bestimmten Fehlern im Stand des aus den Flip-flops 28 bis 32 bestehenden Frequenzteilers dienen Und-Nicht-Glieder 54 und 55, die eine Zwangslaufsteuerung im Frequenzteilerumlauf bewirken.For an automatic correction of certain errors in the status of the flip-flops 28 to 32 existing frequency divider are used and-not elements 54 and 55, which have an override control in the Effect frequency divider circulation.

Claims

Patent claims:

1. Circuit arrangement for the transmission of information words formed from binary signals, provided with test bits, in which clock signals are synchronized with the incoming binary signals in a F.mpfangseinrichtung, characterized in that each information word contains two test bits, one of which is a test bit part of the Information word to an odd number of L bits and the other check bit to supplement the other part of the information word to an even number of L bits, so that with any code combination in the information word at least one of the two possible transitions 0 L and L 0 occurs.

2. Circuit arrangement according to claim 1, characterized in that for testing the Information words bistable, from the specific of the two binary values switched flip-flops, of which one (11) part of an information word and a second (12) the whole Information word for the presence of an odd number of bits with the particular Binary value checks are provided.

3. Circuit arrangement according to claim 1, characterized in that for synchronization of the clock signals with the incoming binary signals from these controlled frequency divider stages (22 to 32) for a pulse train with a frequency opposite the information signals high frequency are provided.

1 sheet of drawings