DE1815308A1

DE1815308A1 - Circuit arrangement for converting a digital signal in parallel form into a pulse train

Info

Publication number: DE1815308A1
Application number: DE19681815308
Authority: DE
Inventors: Eckert Dipl-Ing Harald
Original assignee: Messerschmitt Bolkow Blohm AG
Current assignee: Airbus Defence and Space GmbH
Priority date: 1968-12-18
Filing date: 1968-12-18
Publication date: 1970-06-25

Description

Schaltungsanordnung zur Umsetzung eines digitalen Signals paralleler Form in eine Impulsfolge Die Erfindung bezieht sich auf eine Schaltungsanordnung zur Umsetzung eines digitalen Signals paralleler Form in eine Impulsfolge mit einem binären Hilfszähler und einer diesen steuernden Taktfrequenz, wobei jedem Bit des digitalen Signals eine Zählstufe zugeordnet ist.Circuit arrangement for converting a digital signal in parallel Form in a pulse train The invention relates to a circuit arrangement to convert a digital signal of parallel form into a pulse train with a binary auxiliary counter and a clock frequency that controls it, with each bit of the a counting stage is assigned to the digital signal.

Derartige als Parallel-Serien-Umsetzer arbeitende Schaltungsanordnungen sind bekannt. Bei diesen wird z.B. ein in paralleler Form vorliegendes digitales Signal in einen als Schiebregister ausgebildeten Hilfszähler eingegeben, der dann mit Hilfe aon durch die Taktfrequenz gegebenen Schiebeimpulsen jeweils so weitergezählt wird, daA die letzte Stufe des fIilfszählers das parallel eingegebene digitale Signal als serielle Impuisfolge ausgibt.Such circuit arrangements operating as parallel-to-serial converters are known. For example, a digital Signal entered into an auxiliary counter designed as a shift register, which then with Help aon shift pulses given by the clock frequency counting continues so that the last stage of the auxiliary counter is the one entered in parallel outputs digital signal as a serial pulse sequence.

Aufgabe der Erfind:ing ist es dagegen, eine Schaltungsanordnung zu schaffen, die ein eingegebenes digitales Signal so in eine Impulsfolge umwandelt, da die Anzahl der ausgegeben nen Impulse dem numerischen Wert der eingegebenen Zahl genau entspricht und diese iiber einen vorwählbaren Zeitabschnitt annähernd gleichmäßig verteilt ausgegeben werden. Eine solche Schaltungsanordnung wird ilberali dort benötigt, wo ein auf eine bestimmte Zeiteinheit bezogenes paralleles Signal in ein der gleiche-rl Zeiteinheit entsprechendes serielles Signal umgewandelt werden muß. Wird z.B. mit dem parallelen digitalen Signal die Vorschubgeschwindigkeit einer numerisch gesteuerten Werkzeugmaschine angegeben, so wird eine diesem Signal entsprechende Impulsfolge benötigt, die ein Stellglied mit der gewiinschten Vorschubgeschwindigkeit steuert.The object of the invention, however, is to create a circuit arrangement create that converts an input digital signal into a pulse train, because the number of pulses output corresponds to the numerical value of the number entered corresponds exactly and this approximately evenly over a preselectable period of time distributed. Such a circuit arrangement is needed there where a parallel signal related to a certain time unit is converted into one of the same-rl Time unit corresponding serial signal must be converted. Is used e.g. with the parallel digital signal the feed speed of a numerically controlled Machine tool specified, a pulse train corresponding to this signal is generated required, which controls an actuator with the desired feed rate.

Ausgehend von einer Schaltlngsanordnung der vorstehend genannten Art ist diese Aufgabe gemäß der Erfindung dadurch gelöst, daß der Ausgang jeder Zählstufe des Hilfszählers auf je ein UND-Glied geschaltet ist, daß jedes UND-Glied zusätzlich einen Eingang für die Taktfrequenz und einen Eingang für ein Bit des digitalen Signals aufweist, wobei dem der Zählstufe mit der niedrigsten binären Wertigkeit zugeordneten UND-Glied das Bit mit der höchsten binären Wertigkeit des digitalen Signals, den folgenden UND-Gliedern jeweils das Bit mit der nächstniedrigen Wertigkeit und dem der Zählstufe mit der höchsten binären Wertigkeit zugeordneten UND-Glied schließlich das Bit mit der niedrigsten binären Wertigkeit des digitalen Signals zugeführt ist, daß die jeweils einer Zählstufe zugeordneten UND-Glieder jeweils mit den Ausgängen je einer der vorhergehenden Zählstufen niedrigerer binärer Wertigkeit verbundene iiivertierte weitere Eingänge aufweisen und daß die Ausgänge aller UND-Glieder auf einen das digitale Signal als Imp'ilsfolge abgebenden Ausgang geführt sind.Based on a circuit arrangement of the type mentioned above this object is achieved according to the invention in that the output of each counting stage of the auxiliary counter is switched to an AND element each, so that each AND element is additionally an input for the clock frequency and an input for a bit of the digital signal having, the one assigned to the counting stage with the lowest binary significance AND element the bit with the highest binary value of the digital signal, the The following AND gates each have the bit with the next lowest value and the the AND element assigned to the counting stage with the highest binary value the bit with the lowest binary value of the digital signal is supplied, that the AND gates assigned to each counting stage are each connected to the outputs one of the previous counting levels with a lower binary value connected iiivertierte further inputs and that the outputs of all AND gates on an output emitting the digital signal as an imp'il sequence.

Diese gemäß der Erfindung aisgebildete Schaltungsanordnung arbeitet also nach Art eines Frequenz mtersetzers, der die Taktfrequenz so untersetzt, daß von den zu einem vollen Durchlauf des Hilfszählers erforderlichen Taktimpulsen am Ausgang der Schaltungsanordnung nur soviel Taktimpulse erscheinen, wie der durch das parallele digitale Signal angegebenen Zahl entspricht. Diese am Ausgang a@s Impulsfolge erscheinenden Taktimpulse sind dabei annähernd gleichmäßig über das durch einen Umlauf des Hilfszählers sind die Größe der Taktfrequenz gegebene Zeitintervall verteilt.This circuit arrangement formed according to the invention works So in the manner of a frequency mtersetzers, which reduces the clock frequency so that of the clock pulses required for a full cycle of the auxiliary counter on Output of the circuit arrangement only appear as many clock pulses as the through the parallel digital signal corresponds to the specified number. This at the exit a @ s Pulse sequence appearing clock pulses are almost evenly over the the size of the clock frequency are given time intervals by one cycle of the auxiliary counter distributed.

Zwar sind z.B. aus der DAS 1 251, 500 Frequenzuntersetzer bekannt, bei dellen ebenfalls eine möglichst gleichmäßige Verteilung der untersetzten Impuls folge gegenüber der Taktfrequenz erreicht wird. Diese bekannten Frequenzuntersetzer arbeiten jedoch mit einer festen Voreinstellung des Hilfszählers, der bei Erreichen des durch d die Voreinstellung gegebenen Zählerstandes jeweils gelöscht wird. Ein durch die Größe der Taktfrequenz und die Kapazität des Zählers gegebenes Zeitintervall als Bezugsgröße ist daher bei diesen bekannten Frequenzuntersetzern nicht festlegbar.Although e.g. from DAS 1 251, 500 frequency dividers are known, in the case of dents, a distribution of the reduced impulse as evenly as possible result compared to the clock frequency is achieved. These known frequency dividers however, work with a fixed pre-setting of the auxiliary counter, which when of the counter reading given by d the presetting is deleted. A time interval given by the size of the clock frequency and the capacity of the counter therefore, it is not possible to set a reference variable for these known frequency scalers.

Gemäß einer bevorzugten Ausführungsform der Erfindung ist die den Hiliszähler steuernde Tak@frequenz änderba@, so da@ damit eine Vorwahl des as Bez @gsgröße dienenden Zeitinte@-valls möglich ist.According to a preferred embodiment of the invention is the Hilis counter controlling Tak @ frequenz änderba @, so that @ is a preselection of the as Bez @ gs size serving Zeitinte @ -valls is possible.

Gemäß einer bevorzugten Anwendung der Schaltungsanordnung ist der serielle Signala@sgang mit dem Steuereingang eines Schrittmotors verbunden. Dem @aralle en Signaleingang der Schaltungsanordnung wird dabei ein die @eweils gewüns hte Geschwindigkeit des Schrittmotors angebendes @igitales Si- gnal zugeführt. Die von der Schaltungsanordnung abgegebene Impulsfolge steuert unmittelbar den Schrittmotor, der sich um so schneller dreht, je kleiner die Abstände zwischen den einzelnen Impulsen, d.h. Je größer ihre Häufigkeit ist.According to a preferred application of the circuit arrangement is serial signal output connected to the control input of a stepper motor. To the @All the signal input of the circuit arrangement is always desired @ digital Si that indicates the highest speed of the stepper motor gnal fed. The pulse sequence emitted by the circuit arrangement controls directly the stepper motor, which rotates faster, the smaller the distances between the individual impulses, i.e. the greater their frequency.

Durch die gleichmäßige Verteilung der von der Schaltungsanordnung abgegebenen Impulsfolge über ein bestimmtes endliches Zeitintervall wird dabei eine gleichmäßige und der Jewells gewünschten Geschwindigkeit entsprechende Weiterdrehung des Schrittmotors erzielt.Due to the even distribution of the circuitry given pulse train over a certain finite time interval is thereby a Continuous rotation according to the speed required by the Jewells of the stepper motor achieved.

Derartige Schrittmotoren eignen sich z.B. zum Antrieb von Steuerflächen an Flugzeugen und Flugkörpern, deren Kurskorrektursignale von einem Bordrechner digital und in paralleler Form ausgegeben werden.Such stepper motors are suitable e.g. for driving control surfaces on aircraft and missiles, their course correction signals from an on-board computer digitally and in parallel form.

Gemäß einer speziellen Anwendung der Schaltungsanordnung ist der parallele Signaleingang mit dem parallelen Ausgang eines Rechners und der serielle Signalausgang mit dem Eingang eines Achsenstellmotors einer numerisch gesteuerten Werkzeugmaschine verbunden, wobei die Taktfrequenz auf die Schnittgeschwindigkeit der Werkzeugmaschine abgestimmt ist. Mit Hilfe der so angewendeten Schaltungsanordnung ist es möglich, die z.B. von einem Prozeßrechner aufgrund der Konstruktionsdaten eines Werkstückes errechneten Vorschubgeschwindigkeiten fUr die das Werkzeug bearbeitende Werkzeugmaschine unmittelbar zur Steuerung der die Vorschubgeschwindigkeiten bestimmenden Stellglieder zu verwenden.According to a special application of the circuit arrangement, the parallel Signal input with the parallel output of a computer and the serial signal output with the input of an axis servomotor of a numerically controlled machine tool connected, with the clock frequency on the cutting speed of the machine tool is matched. With the help of the circuit arrangement applied in this way, it is possible e.g. from a process computer based on the construction data of a workpiece calculated feed rates for the machine tool processing the tool directly to control the actuators that determine the feed rates to use.

Die erfindungsgemäße Schaltungsanordnung wird anhand eines in der Zeichnung dargestellten Ausführungsbeispiels näher eritätert.The circuit arrangement according to the invention is based on one in Drawing illustrated embodiment amused in more detail.

Ein Hi@fszähler Z, der in dem hier gewählten Beispiel sechs Zählstufen Z1,Z2,Z3,Z4,Z5 und Z6 aufweist, wird von einem Taktgeber G nes angesteuert. Jeder der Zählstufen Z1 bis Z ist ein UND-Glied U1,U2,U3,U4,Uf und U6 zugeordnet, wobei der den Zählerstand jeder einzelnen Zählstufe angebende Ausgang jeweils mit einem Eingang des zugeordneten UND-Glieds verbunden ist. Je ein weiterer Eingang jedes UND-Glieds ist mit dem die Taktfrequenz angebenden Ausgang des Taktgebers G verbunden. Je einem zusätzlichen Eingang jedes UND-Glieds wird ein Bit eines parallelen digitalen Signals derart zugeführt, daß dem Eingang E1 des UND-Glieds U6 die Binärstelle mit der niedrigsten Wertigkeit des digitalen Signals, den Eingängen E2,E3,E4 und E5 der nächstfolgenden UND-Glieder U5, U4,U) und die jeweils nächsthöhere Binärstelle des digitalen Signals und dem Eingang E des UND-Glieds U1 die höchste Binärstelle des digitalen Signals zugeführt werden, wobei das parallele digitale Signal bei dem hier gewählten Ausführungsbeispiel der Schaltungsanordnung maximal sechs Bits, also sechs Binärstellen aufweist.A Hi @ fszähler Z, which in the example chosen here has six counting levels Z1, Z2, Z3, Z4, Z5 and Z6 is controlled by a clock generator G nes. Everyone the counting levels Z1 to Z is an AND gate U1, U2, U3, U4, Uf and U6 assigned, whereby the output indicating the count of each individual counting stage is connected to an input of the associated AND element. One more each The input of each AND element is connected to the output of the clock that indicates the clock frequency G connected. For each additional input of each AND element, one bit becomes a parallel digital signal supplied in such a way that the input E1 of the AND gate U6 the binary digit with the lowest value of the digital signal, the inputs E2, E3, E4 and E5 of the next following AND elements U5, U4, U) and the next higher binary digit of the digital signal and the input E of the AND element U1 the highest binary digit of the digital signal, the parallel digital signal at the exemplary embodiment of the circuit arrangement selected here, a maximum of six bits, thus has six binary digits.

Das UND-Glied U2 weist einen invertierten zusätzlichen Eingang auf, der mit dem Ausgang der Zählstufe Z1> also der einzigen gegenüber der ihr zugeordneten Zählstufe Z2 niedrigeren Zählstufe des Hilfszählers Z verbunden ist. Das UND-Glied U ist über zwei invertierte zusätzliche Eingänge mit den beiden gegenüber-der ihr zugeordneten Zählstufe Z5 niedrigeren Zählstufen Z1 und Z2 verbunden. Die UND-Glieder U4, U5 und U6 sind entsprechend über invertierte weitere Eingänge jeweils mit allen gegeniiber den ihnen zugeordneten Zählstufen niedrigeren Zählstufen des Hilfszählers Z verbunden. Diese Ausgänge aller UND-Glieder U1 bis U6 sind parallel auf einen gemeinsamen Ausgang A der Schaltungsanordnung geführt.The AND element U2 has an inverted additional input, the one with the output of the counting stage Z1> that is, the only one compared to the one assigned to it Counting stage Z2 lower counting stage of the auxiliary counter Z is connected. The AND element U is via two inverted additional inputs with the two opposite-of her associated counting stage Z5 connected to lower counting stages Z1 and Z2. The AND terms U4, U5 and U6 are connected to all of them via other inverted inputs compared to the counting levels assigned to them, lower counting levels of the auxiliary counter Z connected. These outputs of all AND gates U1 to U6 are parallel to one common output A of the circuit arrangement.

Wird der Schaltungsanordnung z.B. ein paralleles digitales Signal der Form L 0 L 0 0 0 zugeführt, so ergeben sich für die einzelnen UND-Glieder U1 bis U6 folgende Schaltbedingungen, wobei der Hilfszähler Z vom Zählerstand Null beginnend mit Hilfe der Taktfrequenz vollgezählt wird.If the circuit arrangement is e.g. a parallel digital signal of the form L 0 L 0 0 0, this results in U1 for the individual AND elements to U6 the following switching conditions, with the auxiliary counter Z starting at zero starting with the clock frequency is counted in full.

Da an den Eingängen EX,E5 und ES, der UND-Glieder U,U2 und U1 jeweils binäres O-Signal ansteht, sind ihre UND-Bedingungen auch beim Umschalten der einzelnen Zählerstufen Z1,Z2 und Z) nicht erfüllt. Erst beim achten in den Hilfszähler Z vom Taktgeber G eingezählten Taktimpuls schaltet die Zählstufe Z4 um, um damit den Zählerstand "8" anzugeben. Da am Eingang E5 des UND-Glieds U4 aufgrund des eingegebenen parallelen digitalen Signals binäres Signal anliegt, die Zählstufen Z1,Z2 und Z5 beim Zählerstand "8" als Ausgangssigiiai binäres 0-Signal abgeben, ist die UND-Bedingung des UND-Glieds U4 erfüllt und am Ausgang A der Schaltungsanordnung erscheint ein erster Impuls.Since at the inputs EX, E5 and ES, the AND gates U, U2 and U1 respectively If a binary O signal is pending, their AND conditions are also valid when switching over the individual Counter levels Z1, Z2 and Z) not fulfilled. Only when the eighth in the auxiliary counter Z from Clock G counted clock pulse switches the counting stage Z4 to thereby the counter reading Enter "8". Since at the input E5 of the AND element U4 due to the entered parallel digital signal binary signal is present, the counting stages Z1, Z2 and Z5 at the counter reading Output "8" as the output signal binary 0 is the AND condition of the AND element U4 is fulfilled and a first pulse appears at output A of the circuit arrangement.

Beirn nächsten an den Hilfszähier Z gegebenen Taktimpuls erscheint zusätzlich am Ausgang der Zählstufe Z1 binäres 1-Signal, so daß damit die UND-Bedingung des UND-Glieds U4 nicht mehi erfüllt ist. Dies gilt auch für die folgenden sechs in den Hilfszähler Z eingezählten Taktimpulse, da über mindestens einen Ausgang der niedrigeren Zählstufen, die mit einem der invertierten zusätzlichen Eingänge des UND-Glieds U4verbunden sind, das UND-Glied U4 gesperrt ist, obwohl am Eingang E5 und am Ausgang der Zählstufe Z4 dauernd binares 1-Signal ansteht. Beim sechzehnten in den Hilfszähler Z eingezählten Taktimpuls wird die Zählstufe Z4 zurbtckgeschaltet und die Zählstufe Z5 umgeschaltet, wobei die UND-Bedingung des UND-Glieds U5 jedoch nicht erfüllt ist, da an ihrem Eingang E2 binäres 0-Signal anliegt.At the next clock pulse given to the auxiliary counter Z appears additional binary 1 signal at the output of the counter stage Z1, so that the AND condition of the AND element U4 is no longer fulfilled. This also applies to the following six in the auxiliary counter Z counted clock pulses, since at least one output the lower counting levels with one of the inverted additional inputs of the AND gate U4 are connected, the AND gate U4 is blocked, although at the input E5 and a binary 1 signal is constantly present at the output of the counting stage Z4. At the sixteenth The clock pulse counted into the auxiliary counter Z, the counter stage Z4 is switched back and the counting stage Z5 switched over, but the AND condition of the AND element U5 is not fulfilled because a binary 0 signal is present at its input E2.

Erst beim Zählerstand "24" schaltet die Zählstufe Z4 wieder um, so daß an ihrem Ausgang binäres l-Signal ansteht, wodurch die UND-Bedingung des UND-Glieds U4 abermals erfUllt ist. Am Ausgang A der Schaltungsanordnung erscheint also ein zweiter Impuls, Bei der Weiterzählung des Hilfszählers durch die Taktimpulse des Taktgebers G erscheint der nächste Impuls am Ausgang A beim Zählerstand "32", da dann die Zählstufe Z6 umge- schaltet, also an ihrem Ausgang binäres 1-Signal erscheint, und alle anderen Zählstufen zurückgeschaltet werden. Die UND-Bedingung des UND-Glieds U6 ist damit erfüllt, da auch an ihrem Einfang E1 binäres Signal ansteht. Der nächste am Ausgang A erscheinende Impuls tritt beim Zählerstand "40" aur,.da dann die UND-Bedingung des UND-Glieds U4 wieder erfüllt ist. Ein weiterer Impuls wird beim Zählerstand "5@" abgegeben, da auch dann die UND-Bedingung des UND-Glieds U4 erfüllt ist.Only when the counter reading is "24" does the counting stage Z4 switch over again, see above that there is a binary I-signal at its output, whereby the AND condition of the AND gate U4 is again fulfilled. A appears at output A of the circuit arrangement second pulse, when counting the auxiliary counter through the clock pulses of the Clock G, the next pulse appears at output A when the count is "32", there then the counting stage Z6 reversed switches, i.e. binary at its output A 1 signal appears and all other counting levels are switched back. The AND condition of the AND element U6 is thus fulfilled, since there is also a binary signal at its capture E1 pending. The next pulse appearing at output A occurs when the count is "40" aur, because then the AND condition of the AND element U4 is met again. Another The pulse is given when the counter reading is "5 @", since the AND condition of the AND gate U4 is fulfilled.

Während des durch die Zählkapazität des sechsstufigen Hilfszählers Z -<nd die Grö3e der Taktfrequenz gegebenen Zeitiritervalls, das vierundsechzig Taktimpuisen des Taktgebers G entspricht, treten also fünf Impulse am Ausgang A der Schaltungsanordnung auf. Diese fünf Impulse sind durch das parallele digitale signa gegeben, das einer Dezimalzahl von "5" entspricht. Diese fünf Impulse werden dabei annähernd gleichmå35g über das durch die vierundsechzig Taktimpulse gegebene Zeitintervall verteilt, da nur bei edlem sechzehnten TaKtimpuls auch ein Impuls am Ausgang A auftritt. Lediglich der mittlere Impuls innerhalb dieses Zeitintervalls tritt mit einem Abstand vor nur acht Taktimpulsen zu seinen jeweils benachbarten Impulsen auf, da durch das parallele digitale Signal eine ungerade Anzahl von Ausgangsimpulsen angegebeji wird.During the through the counting capacity of the six-stage auxiliary counter Z - <nd the size of the clock frequency given time interval, the sixty-four Clock pulses of the clock generator G corresponds, so five pulses occur at output A. the circuit arrangement. These five pulses are digital through the parallel signa, which corresponds to a decimal number of "5". These five impulses will be approximately equal to that given by the sixty-four clock pulses Distributed time interval, since only a noble sixteenth TaKtimpulse also has an impulse occurs at output A. Only the mean impulse within this time interval occurs at a distance of only eight clock pulses to its respective neighboring ones Pulses, because the parallel digital signal has an odd number of output pulses is indicated.

Diese anhand eines bestimmten Zahlenbeis@iels erläuterte Funktionsweise der Schaltungsanord@ung gilt analog auch für alle anderen der Schaltungsanordnung @arallel zugeführten digitalen Signale. wird z.B. der Schaltungsanordnung das größtmögliche sechsstellige digitale Signal zugeführt, so steht an allen Eingängen E1,E2,E3,E4,E5 und E@ der UND-Glieder U1,U2,U3,U4,U5 und U6 jeweils binäres 1-Signal, so daß bei @edem eintreffenden Taktimpuis die UND-Bedingung @eweils eines der UND-Glieder erfüllt ist, also genau so vie@e Impulse @m Ausgang A erscheinen, wie durch den Taktge@e@ G in den Hilfszähler Z eingqzählt werden. Die gleichen Bedingungen gelten selbstverständlich auch für Ausführungen der Schaltungsanordnung, die Hilfszähler mit mehr oder weniger vielen Zählstufen aufweisen.This mode of operation explained using a specific number example the circuit arrangement also applies analogously to all others of the circuit arrangement @ Parallel supplied digital signals. e.g. the circuit arrangement becomes the largest possible A six-digit digital signal is supplied, so is E1, E2, E3, E4, E5 at all inputs and E @ of the AND gates U1, U2, U3, U4, U5 and U6 each have a binary 1 signal, so that at @Each incoming clock pulse the AND condition @ each time one of the AND elements is met is, so exactly as many @ e impulses @ appear at output A, as by the clock @ e @ G in the auxiliary counter Z can be counted. The same conditions Of course, the auxiliary counters also apply to designs of the circuit arrangement with a greater or lesser number of counting levels.

Bedeutet das in die Schaltungsanordnung eingegebene parallele digitale Signal z.B. die Vorschubg'eschwindigkeit einer Werkzeugmaschine, so erscheint am Ausgang A eine durch die Größe des digitalen Signals gegebene Impulsfolge mit einer bestimmten Anzahl von Einzelimpulsen, die um so großer ißt, je größer das eingegebene digitale Signal ist. Da die Einzelimpulse annähernd gleichmäßig über die Taktimpulsfolge verteilt sind, erscheinen diese um so schneller aufeinander, je größer die das digitale Signal bedeutende Vorschubgeschwindigkeit ist. Ein durch die am Ausgang A erscheinende Impulstolge gesteuerXs Stellglied, also z.B. ein Schrittmotor, bewegt sich also um so schneller, Je schneller die Ein-.zelimpulse der Impulsfolge aufeinanderfolgen.Means the parallel digital input into the circuit arrangement Signal e.g. the feed rate of a machine tool, appears on Output A is a pulse train given by the size of the digital signal with a certain number of individual pulses, which eats the larger, the larger the entered digital signal is. Because the individual pulses are almost uniformly over the clock pulse train are distributed, the larger the digital, the faster they appear on top of one another Signal is significant feed rate. One through the one appearing at exit A. Pulse sequence steeuerXs actuator, e.g. a stepper motor, is moving the faster, the faster the individual pulses of the pulse train follow one another.

Wird durch eine geeignete, hier nicht gezeigte Rückmeldung dem das parallele digitale Signal ausgebenden Rechner jeweils das Ende eines vollständigen Zählerdurchlaufs mitgeteilt, so ist eine Vorschubsteuerung.der Werkzeugmaschine ohne Stellungsrückmeldung des Werkzeugschlittens möglich. Die jeweilige Stellung des Schlittens wird durch Aufsummieren aller bisher vom Rechner ausgegebenen Signale im Rechner selbst ermittelt, wobei pro Zählerdurchlauf, also vorgewähltem Zeitintervall, jeweils nur ein paralleles digitales Signal ausgegeben wird.Is the das parallel digital signal output computers each end of a complete The counter cycle is communicated, so is a feed control of the machine tool possible without position feedback from the tool slide. The respective position of the slide is made by adding up all the signals previously output by the computer determined in the computer itself, whereby per counter cycle, i.e. preselected time interval, only one parallel digital signal is output at a time.

Eine Änderung des parallelen digitalen Signals kann bei einer anderen Betriebsweise aber auch unabhängig von der Beendigung eines vollen Zählzyklus des Hilfszählers Z auftreten, da eine Vergrößerung oder Verkleinerung des digitalen Signals sich sofort auf die Häufigkeit derErfüllung der UND- Bedingungen der UND-Glieder U1 bis U6 auswirkt, d.h. sich die am Ausgang A erscheinende Anzahl aufeinanderfolgender Einzelimpulse vergrößert oder aber verringert. Die Größe des parallel in die Schaltungsanordnung eingegebenen digitalen Signals wird also nicht nur durch die Anzahl der während eines Zähierumlaufs abgegebenen Einzelimpulse der Impuls folge sondern unabhängig vom Zählerumlauf durch den Abstand zwischen den einzelnen Impulsen wiedergegeben.A change in the parallel digital signal can occur in another Operating mode but also independent of the completion of a full counting cycle of the Auxiliary counter Z occur because an enlargement or reduction of the digital Signal immediately to the frequency of the fulfillment of the AND conditions of AND gates U1 to U6, i.e. the number appearing at output A. successive single pulses increased or decreased. The size of the The digital signal input in parallel into the circuit arrangement is therefore not only by the number of individual pulses emitted during a counting cycle Pulse follow but independent of the counter circulation through the distance between the individual impulses.

Das jeweils durch die Größe des Hilfszählers und die Größe der Taktfrequenz gegebene Zeitintervall kann durch Änderung der Taktfrequenz vergrößert oder verkleinert werden. Das kleinste mögliche Zeitintervall ist bei vorgegebenem Hilfszähler durch die größte von dem Stellglied, z.B, einem Schrittmotor, gerade noch zu verarbeitende Taktfrequenz gegeben.This is due to the size of the auxiliary counter and the size of the clock frequency given time interval can be increased or decreased by changing the clock frequency will. The smallest possible time interval is through with a given auxiliary counter the largest of the actuator, e.g., a stepper motor, just yet to be processed Clock frequency given.

Patentansprüche:Patent claims:

Claims

P a t e n t a n s p r ü c h e: 1, circuit arrangement for implementation of a digital signal of parallel form into a pulse train with a binary auxiliary counter and a clock frequency controlling this, with each bit of the digital signal a counting stage is assigned, as a result of which the output each counting stage (Z1, Z2, Z3, Z4, Z5, Z6) is switched to an AND element (U1, U2, U3, U4, U5, U6) is that each AND element (U1, U2, U3, U4, U5, U) also has an input for the clock frequency and an input (E1, E2, E3, E4, E5, E6) for one bit of the digital signal, the one associated with the counting stage (Zl) with the lowest binary value AND element (U1) the bit with the highest binary value of the digital signal, the following AND gates (U2, U3, U4, U5) each have the bit with the next lowest Significance and that of the counting stage (Z6) with the highest binary significance AND element (U) finally the bit with the lowest binary value of the digital Signals that are each assigned to a counting stage (Z2, Z3, Z4, Z5, Z6) AND-Gliezler (U2> U3, U4, U5, U6) each with the outputs one of the preceding Counting levels (Z1, Z2, Z3, Z4, Z5) lower binary value connected inverted have further inputs and that the outputs of all AND gates (U1, U2, U3, U4, U5, U6) are routed to an output (A) which emits the digital signal in pulse form.

2. Circuit arrangement according to claim 1, characterized in that g e -k e n n z e i e @ e t that the clock frequency can be changed 3. Circuit arrangement according to claims 1 or 2, characterized in that the serial Signal output (A) is connected to the control input of a stepper motor and that the parallel signal input (E1, E2, E

3, E4, E5, E6) on the speed of the stepper motor indicating digital signal is supplied.

4. Circuit arrangement according to one of claims 1 to 3, characterized in that g e k e n n n z e i c h n e t b that the parallel signal input (E1, E2, E3, E4, E5, E6) with the parallel output of a computer and the serial signal output (A) with is connected to the input of a numerically controlled machine tool, the Clock frequency is matched to the cutting speed of the machine tool.

L e r s e i t e