DE1787015C3

DE1787015C3 - Device for code conversion of a self-clocking NRZ signal into a simple NRZ signal

Info

Publication number: DE1787015C3
Application number: DE19661787015
Authority: DE
Inventors: Geroge Victor Bala-Cynwyd Pa. Jacoby; John Amable Juno Beach Fla. Vallee
Original assignee: RCA Corp
Current assignee: RCA Corp
Priority date: 1965-06-29
Filing date: 1966-06-28
Publication date: 1976-01-08
Also published as: DE1787015A1; DE1787015B2

Description

Die Erfindung betrifft eine Einrichtung zur Coderückumwandlung eines sclbsttakticrcndcn NRZ-Signals, bei dem ein Pegelsprung innerhalb eines Bite'ernents den Binärwert »1« und ein Pegelsprung zwischen zwei Bitelementen aufeinanderfolgende Binärwerte »0« darstellt, in ein einfaches NRZ-Signal. The invention relates to a device for reverse code conversion of a sclbsttakticrcndcn NRZ signal in which a level jump within a bit element represents the binary value "1" and a level jump between two bit elements consecutive binary values "0" into a simple NRZ signal.

Aus der Zeitschrift »Electronics« vom 16. Oktober 1959, S. 72 bis 75 und aus dem Buch »Taschenbuch der Nachrichtenverarbeitung« von K.Steinbuch, Berlin 1962, S. 598 bis 602 ist die Verwendung selbsttaktierender N RZ-Signale bekannt.From the magazine "Electronics" of October 16, 1959, pp. 72 to 75 and from the book "Taschenbuch der Message processing "by K. Steinbuch, Berlin 1962, pp. 598 to 602 is the use of self-clocking N RZ signals known.

In einem elektronischen Rechner oder Datenverarbeitungsgerät werden normalerweise digitale Informationen in Registern gespeichert oder durch Register hindurchgeleitet. Wenn eine in einem Register enthaltene Information auf einem magnetischen Aufzeichnungsträger aufgezeichnet werden soli, wird diese Information mit Hilfe von Taktimpulsen aus dem Register herausgeholt. Das dabei erhaltene Serieninformationssignal ist ein einfaches NRZ-Signal, d. h. ein sogenanntes statisches Signal, das einen, die Größe »0« verkörpernden Pegel sowie einen anderen, die Größe »1« verkörpernden Pegel aufweist und zwischen zwei aufeinanderfolgenden »I« nicht auf den Pegel für »0« zurückgeht. Dieses Informationssignal kann auf einem magnetischen Aufzeichnungsträger aufgezeichnet und später wiedergegeben werden, vorausgesetzt, daß die dazugehörige Taktinformation ebenfalls, und zwar entweder in einer eigenen Spur oder in der gleichen Spur zusammen mit dem »0«- und »lw-Informationssignal, aufgezeichnet wird. Das Informationssignal und das Taktsignal wurden für die Aufzeichnung in einer einzigen Spur auf verschiedene Weise miteinander vereinigt. Für die Aufzeichnung derartiger selbstsynchrontsierender, d. h. selbsUaktgebender Signale war es bei dem ungünstigsten Fall entsprechender Informationsgruppierung erforderlich, pro Informationsbitzelle mindestens zwei Pegelsprünge oder Pegelübergänge aufzuzeichnen. Digital information is normally stored in an electronic computer or data processing device stored in registers or passed through registers. If a Information is to be recorded on a magnetic recording medium, this information becomes fetched from the register with the help of clock pulses. The serial information signal thus obtained is a simple NRZ signal, i. H. a so-called static signal, the one who embodies the quantity »0« Level as well as another level embodying the quantity "1" and between two successive ones "I" does not go back to the level for "0". This information signal can be on a magnetic recording media can be recorded and later reproduced, provided that the Associated clock information as well, either in a separate track or in the same track together with the »0« and »lw information signal, is recorded. The information signal and the clock signal were designed for recording in a single Track united in different ways. For the recording of such self-synchronizing, d. H. With self-timing signals it was in the worst case of corresponding information grouping required to record at least two level jumps or level transitions per information bit cell.

Bestimmte Vorteile ergeben sich, wenn man eine Aufzeichnungseinrichtung vorsieht, bei der ein selbstsynchronisierendes Signal verwendet wird, das im ungünstigsten Fall nur einen aufgezeichneten Pegelübergang pro Informationsbitzelle aufweist und für die Aufzeichnung auf einem magnetischen Aufzeichnungsträger mit hoher Informationsdichte eingerichtet ist und bei der die aufgezeichneten Signale abgelesen und in ihre ursprüngliche Form rückübersetzt werden können.There are certain advantages to providing a recording device that is self-synchronizing Signal is used, which in the worst case only a recorded level transition per information bit cell and for recording on a magnetic recording medium is set up with a high information density and in which the recorded signals are read and in their original form can be translated back.

D»e Aufgabe der Erfindung besteht in der Angabe einer einfachen Schaltungsanordnung zur Rückumwandlung eines selbsttaktierenden NRZ-Signals in ein einfaches NRZ-SignaL Sie wird bei einer Einrichtung zur Coderückumwandlung eines selbsttaktierenden NRZ-Signals. bei dem ein Pegelsprung innerhalb eines Bitelements den Binärwert »1« und ein Pegelsprung zwischen zwei Bitelementen aufeinanderfolgende Binärwerte »0« darstellt, in ein einfaches NRZ-Signal erfindungsgemäß gelöst durch eine Vergleichsschaltung welcher das NRZ-Signal zum Vergleich der Signalpegel aufeinanderfolgender Bithaibelemente zugefühn wird und an dessen Ausgang Übereinstimmungs- bzw. Nichtübereinstimmungssignale erscheinen, welche den Eingängen eines Multivibrators zugeführt werden, an dessen Ausgang das einfache NRZ-Signal entstehtThe object of the invention is to provide information a simple circuit arrangement for converting a self-clocking NRZ signal back into a simple NRZ signal It is used in a device for code conversion of a self-clocking NRZ signal. in which a level jump within a bit element has the binary value "1" and a level jump represents successive binary values "0" between two bit elements into a simple NRZ signal according to the invention solved by a comparison circuit which uses the NRZ signal to compare the signal level successive bit elements is fed and at its output match or Mismatch signals that are fed to the inputs of a multivibrator appear on the output of which is the simple NRZ signal

Die Erfindung ist im folgenden an I land der Darstellungen zweier Ausführungsbeispieie im einzelnen erläutert. Es zeigtThe invention is presented below in the land of the illustrations two Ausführungsbeispieie explained in detail. It shows

F i g. 1 das Blockschaltbild einer magnetischen Aufzeichnungs- und Wiedergabeeinrichtung, bei welcher d~r erfindungsgemäßc Codeumsetzer verwendet werden kann,F i g. 1 is a block diagram of a magnetic recording and reproducing device in which the code converter according to the invention can be used,

F i g. 2 das Schaltbild einer Ausführungsform des erfindur,gsgemäßen Codeumsetzers,F i g. 2 shows the circuit diagram of an embodiment of the inventive, gsgemäße Transcoder,

F i g. 3 einige Spannungsverläufe zur Veranschaulichung der Betriebsweise des Codeumsetzer gemäß F i g. 2.F i g. 3 some voltage curves to illustrate the mode of operation of the code converter according to FIG F i g. 2.

F i g. 4 einige Spannungsverläufe zur Erläuterung der Wirkungsweise einer in F i g. 5 dargestellten anderen Ausführungsform der Erfindung undF i g. FIG. 4 shows some voltage curves to explain the mode of operation of a device shown in FIG. 5 illustrated another Embodiment of the invention and

F i g. 5 das Schaltbild einer abgewandelten Ausführungsform des Codeumsetzers nach der Erfindung.F i g. 5 shows the circuit diagram of a modified embodiment of the code converter according to the invention.

An Hand der F i g. I und 2 soll jetzt der Umsetzer 26 nach Fig. 1, der das; vom magnetischen Aufzeichnungsträger abgelesene selbstsynchronisierende Signal in ein für die Eingabe in ein übliches Schieberegister geeignetes statisches Signal übersetzt, im einzelnen beschrieben werden. Das zur Eingangsklemme 25 gelangende selbstsynchronisierende Informationssignal hat die in Fig.3a gezeigte Form, wenn beispielsweise die Digitalinformation die Form 00001110101 hat. Das wiedergegebene Informationssignal gelangt zu einem Impulsgenerator 34, der an seinem Ausgang ein Impulssignal (F i g. 3b) mit je einem Impuls pro Pegelübergang im Eingangssignal (Fig.3a) erzeugt. Dieses Impulssignal (F i g. 3b) gelangt über ein Tor Gs und ein ODER-Tor Gi zum Synchronisiereingang S eines Oszillators 36. Das Impulssignal (Fig.3b) gelangt ferner über ein Tor Ge, ein Verzögerungsglied Di und das ODER-Tor Gi zum Synchronisiereingang S des Oszillators 36. Das Verzögerungsglied Di liefert eine Verzögerung um die Hälfte einer Bitzellenperiode. Das Ausgangssignal des Oszillators 36 (F i g. 3c) wird über die Leitung 40 zum Eingang des Tores G\ und über die Leitung 42 sowie ein Verzögerungsglied Da zum Eingang des Tores Ge ^rückgekoppelt. Das Verzögerungsglied Dt verzögert um eine halbe Bitzellenperiode. Am Ausgang des Verzögerungsgliedes Dt erscheint das in F i g. 3d wiedergegebene Signal.On the basis of FIG. I and 2 should now be the converter 26 according to FIG. 1, which the; The self-synchronizing signal read from the magnetic recording medium is translated into a static signal suitable for input into a conventional shift register. The self-synchronizing information signal reaching the input terminal 25 has the form shown in FIG. 3a if, for example, the digital information has the form 00001110101. The reproduced information signal arrives at a pulse generator 34 which, at its output, generates a pulse signal (FIG. 3b) with one pulse per level transition in the input signal (FIG. 3a). This pulse signal (FIG. 3b) arrives at the synchronization input S of an oscillator 36 via a gate Gs and an OR gate Gi . The pulse signal (FIG . 3b) also arrives at a gate Ge, a delay element Di and the OR gate Gi to the synchronization input S of the oscillator 36. The delay element Di supplies a delay of half a bit cell period. The output signal of the oscillator 36 (FIG. 3c) is fed back via the line 40 to the input of the gate G \ and via the line 42 and a delay element Da to the input of the gate Ge ^. The delay element Dt delays by half a bit cell period. At the output of the delay element Dt appears in FIG. 3d rendered signal.

Die Oszillatorrückkopplungsschleife mit der Leitung 40 und dem Tor Gs stellt sicher, daß in den Oszillator immer dann ein Synchronisierimpuls eingegeben wird, wenn an der Grenze ;:weier Bitzellen des Eingangssi-The oscillator feedback loop with the line 40 and the gate Gs ensures that a synchronization pulse is always input into the oscillator when at the limit;: white bit cells of the input

;nals ein Pegelübergang auftritt. Die zweite Rückkoppungsschleife mit Aer Leitung 42, dem Verzögerungsglied Lk, dem Tor Ge und dem Verzögerungsglied Di itellt sicher, daß ein Synchronisierimpuls in den Oszilla- or 36 immer dann eingegeben wird, wenn in der Mitte ;iner Bitzelle des Eingangssignals ein Pegelübergang juftritt. Auf diese Weise wird die erforderliche Syn- :hronisation des Oszillators 36 hergestellt und aufrechterhalten, ohne Rücksicht darauf, wie die Informalionsbits »1« und »0« im Eingangssignal auftreten und angeordnet sind. Die richtige Phase des Oszillators 36 wird anfänglich dadurch hergestellt, daß man jeder Inforn«ationsnachricht eine Einleitung oder einen Vorspann, bestehend aus einer Reihe von Werten »0«, vorausschickt. Sobald durch diesen Vorspann die Phase des Oszillators eingestellt ist, bleibt während des anschließenden Informationsteils der gesamten Nachricht die Synchronisation und Phase des Oszillators erhalten. Das Ausgangssignal des Oszillators 36 durchläuft ein Verzögerungsglied De, wodurch sich ein »zweites« *o Taktsignal (F i g. 3e) ergibt. Das ^verzögerungsglied DB verzögert um drei Viertel einer Bitzellenperiode. Die Impulse dieses »zweiten« Taktsignals liegen zeitlich jeweils in der zweiten Hälfte jeder Informationsbitzelle des Eingangssignals. Das Ausgangssignal des Oszilla- ²S tors wird ferner durch die Verzögerungsglieder Da und Ds verzögert, wodurch sich ein »erstes« Taktimpulssignal (F i g. 3f) ergibt. Das Verzögerungsglied Ds verzögert um drei Viertel einer Bitzellenperiode. Die Impulse dieses »ersten« Taktsignals liegen zeitlich jeweils in der ersten Hälfte jeder Informationsbitzelle des Eingangsinformationssignals. Der bisher beschriebene Teil des Umsetzers nach F i g. 2 bildet eine Taktsignalgewinnungsschaltung, mittels derer aus dem Eingangsinformationssignal ein »erstes« Taktsignal (F i g. 3f) und ein »zweites« Taktsignal (F i g. 3e) zur Verwendung im nunmehr zu beschreibenden Codeumsetzerteil des Umsetzers abgeleitet werden.; n when a level transition occurs. The second Rückkoppungsschleife Aer line 42, the delay element Lk, the gateway Ge and the delay element Di itellt ensures that a synchronizing pulse in the oscil- or 36 is always entered when in the middle; juftritt iner bit cell of the input signal level transition. In this way, the required synchronization of the oscillator 36 is established and maintained, regardless of how the information bits "1" and "0" occur and are arranged in the input signal. The correct phase of the oscillator 36 is initially established by sending each information message an introduction or a preamble consisting of a series of values "0". As soon as the phase of the oscillator is set by this preamble, the synchronization and phase of the oscillator is retained during the subsequent information part of the entire message. The output signal of the oscillator 36 passes through a delay element De, which results in a "second" * o clock signal (FIG. 3e). The ^v erzögerungsglied DB delayed by three quarters of a bit cell. The pulses of this "second" clock signal are temporally located in the second half of each information bit cell of the input signal. The output of the oscilla- tors ² S is delayed further by delay elements Da and Ds, whereby (. 3f F i g) gives a "first" clock pulse signal. The delay element Ds delays by three quarters of a bit cell period. The pulses of this "first" clock signal are temporally located in the first half of each information bit cell of the input information signal. The previously described part of the converter according to FIG. 2 forms a clock signal generation circuit by means of which a "first" clock signal (FIG. 3f) and a "second" clock signal (FIG. 3e) are derived from the input information signal for use in the code converter part of the converter to be described below.

Das Eingangsinformationssignal gelangt von der Eingangskiemme 25 zu einem Tor Ge sowie über einen Inverter /2 zu einem Tor G). Die zu den Toren Gs und Ge gelangenden Informationssignale haben die in F i g. 3a bzw. 33 gezeigte Form. Die Tore Gs und Gs werden durch das »erste« Taktsignal (F i g. 3f) aufgetastet, so daß sie die in F i g. 3h bzw. 3j gezeigten lnformationsanzeigeimpulssignale erzeugen. Diese Impulssignale werden durch Verzögerungsglieder Di bzw. De um jeweils eine halbe Bitzellenperiode verzögert und ergeben somit die in F i g. 3i bzw. 3k wiedergegebenen verzögerten Informationsanzeigeimpulssignale.The input information signal passes from the input terminal 25 to a gate Ge and via an inverter / 2 to a gate G). The information signals arriving at the gates Gs and Ge have the values shown in FIG. 3a and 33 respectively. The gates Gs and Gs are gated open by the "first" clock signal (FIG. 3f), so that they the in FIG. Generate information display pulse signals shown in FIGS. 3h and 3j, respectively. These pulse signals are delayed by half a bit cell period by delay elements Di and De, respectively, and thus result in the values shown in FIG. 3i and 3k reproduced delayed information display pulse signals, respectively.

Das Verzögerungsglied Di ist ausgangsseitig an Toren Gn und Gi 3 angeschaltet, und das Verzögerungsglied Ds ist ausgangsseitig an Toren G10 und Gn angeschaltet. Das Eingangssignal von der Klemme 25 gelangt zu den Toren G10 und Gi 1, während das umgekehrte Eingangssignal vom Inverter /2 zu den Toren G12 und Gm gelangt. Jedes der Tore Gw bis Gm empfängt außerdem vom Verzögerungsglied De Auftastimpulse des »zweiten« Taktsignal!. (F i g. 3e).The delay element Di is connected on the output side to gates Gn and Gi 3, and the delay element Ds is connected on the output side to gates G10 and Gn . The input from terminal 25 goes to gates G10 and Gi 1, while the reverse input from inverter / 2 goes to gates G12 and Gm . Each of the gates Gw to Gm also receives gating pulses of the "second" clock signal from the delay element De. (Fig. 3e).

Die Ausgänge der Tore Gi 0 und Gn sind an den Setzeingang 5 eines Flipflops Fi angeschaltet. Die Ausgänge der Tore Gu und Gi 2 sind an den Zurücksetzeingang R des Flipflops Fi angeschaltet. Am Ausgang 27 des Flipflops Fi erscheint das im F i g. 3m wiedergesehene statische Ausgangssignal. Die Ausgangsleitung 28 führt das Taktimpulssignal (F i g. 3e).The outputs of the gates Gi 0 and Gn are connected to the set input 5 of a flip-flop Fi. The outputs of the gates Gu and Gi 2 are connected to the reset input R of the flip-flop Fi. At the output 27 of the flip-flop Fi this appears in FIG. 3m re-viewed static output signal. The output line 28 carries the clock pulse signal (FIG. 3e).

Die von den Verzögerungsgliedern Di und De bereiteestellten Impulssignale (Fig. 3i und 3k) verkörpern die erste Hälfte jeder Informationsbitzelle des Eingangsinformationssignals. Diese Impulssignale werden durch die Tore du bis Gi 3 mit dem Eingangsinformationssignal in der zweiten Hälfte jeder Informationsbitzelle, wie durch das »zweite« Taktimpulssignal (F i g.3e) abgetastet, verglichen. Die Tore Gn und Gi 2 sind ausgangsseitig so zusammengeschaltet, daß sie am Punkt 38 ein das FHpflop Fi zurücksetzendes »Gleich«- Signal bereitstellen, wenn die erste und die zweite Hälfte der betreffenden Informationsbitzelle gleich sind. Die Tore Gio-und Gn sind ausgangsseitig so zusammengeschaltet, daß sie am Punkt 39 ein das Flipflop Fi setzendes »Verschieden«-Signal bereitstellen, wenn die erste und die zweite Hälfte der betreffenden Informationsbitzelle verschieden sind. Das Tor Gu liefert ein »Gleich«-Signal, wenn die erste und die zweite Hälfte einer Informationsbitzelle beide hochpegelig sind. Das Tor G12 liefert ein »Gleich«-Signal, wenn die erste und die zweite Hälfte einer Bitzelle beide niederpegelig sind. Das Tor Gto liefert ein »Verschieden«-Signal, wenn die erste Hälfte niederpegelig, die zweite Hälfte dagegen hochpegelig ist. Das Tor Gn liefert ein »Verschieden«-Signal, wenn die erste Hälfte hochpegelig, die zweite Hälfte dagegen niederpegelig ist. Das heißt, es wird, falls vorhanden, ein Pegelübergang in der Mitte der Bitzelle wahrgenommen und entsprechend das Flipflop Fi gesetzt, so daß bei 27 ein eine »1« anzeigender Ausgangspegel erscheint. Wird in der Mitte der betreffenden Bitzelle kein Pegelübergang wahrgenommen, so wird das Flipflop Fi zurückgesetzt, so daß sein Ausgang 27 einen eine »0« anzeigenden Pegel aufweist. Es erscheint somit am Ausgang 27 des Flipflops Fi ein einfaches statisches Informationssignal von der in F i g. 3m gezeigten Form.The pulse signals (FIGS. 3i and 3k) provided by the delay elements Di and De represent the first half of each information bit cell of the input information signal. These pulse signals are compared through gates du to Gi 3 with the input information signal in the second half of each information bit cell, as sampled by the "second" clock pulse signal (F i g.3e). The gates Gn and Gi 2 are connected together on the output side in such a way that they provide an "equal" signal at point 38 which resets the FHpflop Fi if the first and second halves of the relevant information bit cell are the same. The gates Gio and Gn are connected together on the output side in such a way that at point 39 they provide a "different" signal which sets the flip-flop Fi if the first and the second half of the relevant information bit cell are different. The gate Gu provides an "equal" signal when the first and second halves of an information bit cell are both high. Gate G12 delivers an "equal" signal when the first and second halves of a bit cell are both low. The gate Gto delivers a "different" signal when the first half is low and the second half is high. The gate Gn delivers a "different" signal when the first half is high, while the second half is low. This means that, if present, a level transition is detected in the middle of the bit cell and the flip-flop Fi is set accordingly, so that at 27 an output level indicating a "1" appears. If no level transition is perceived in the middle of the relevant bit cell, the flip-flop Fi is reset so that its output 27 has a level indicating a "0". A simple static information signal from the one in FIG. 1 thus appears at output 27 of flip-flop Fi. 3m shape shown.

Sodann ist eine Informationsausfallanzeigeschaltung vorgesehen. Diese Schaltung enthält einen Inverter /3, der eingangsseitig an den »GIeich«-Ausgang 38 der Tore Gn und Gi 2 und ausgangsseitig über ein Tor Gn an den Setzeingang S eines Flipflops F2 angeschaltet ist. Ferner ist ein Inverter /4 eingangsseitig an den »Verschiedenw-Ausgang 39 der Tore Gto und Gm und ausgangsseitig über das Tor Gm an den Setzeingang S des Flipflops F2 angeschaltet. Das Tor Gi 4 empfängt an einem dritten Eingang 40 Auftastimpulse des »zweiten« Taktsignals (F i g. 3e). Schließlich ist der Ausgang des Oszillators 36 über die Leitung 42 an den Zurücksetzeingang R des Flipflops F2 angeschaltet.An information failure indicator circuit is then provided. This circuit contains an inverter / 3, which is connected on the input side to the "Equal" output 38 of the gates Gn and Gi 2 and on the output side via a gate Gn to the set input S of a flip-flop F2. In addition, an inverter / 4 is connected on the input side to the different output 39 of the gates Gto and Gm and on the output side via the gate Gm to the set input S of the flip-flop F2. The gate Gi 4 receives at a third input 40 gating pulses of the "second" clock signal (FIG. 3e). Finally, the output of the oscillator 36 is connected via the line 42 to the reset input R of the flip-flop F2.

Im Betrieb der Schaltung wird das Flipflop F2 durch die Ausgangsimpulse des Oszillators 36 (F i g. 3c) jeweils zurückgesetzt. Das Tor Gn wird während der Dauer eines anschließenden Impulses des »zweiten« Taktsignals (F i g. 3e) durch ein Signal über die Inverter /3 und /4 aufgetastet, wenn das Flipflop Fi weder einen Setzimpuls noch einen Zurücksetzimpuls empfängt. Das heißt, das Flipflop F2 wird dann gesetzt und erzeugt an seinem Ausgang 44 ein einen Informationsausfall anzeigendes Fehlersignal, wenn weder das Tor Gn oder das Tor Gi2 ein »Gleich«-Signal noch das Tor G10 oder das Tor Gm ein »Verschiedenw-Signal liefern.When the circuit is in operation, the flip-flop F2 is reset by the output pulses of the oscillator 36 (FIG. 3c). The gate Gn is gated open during the duration of a subsequent pulse of the "second" clock signal (Fig. 3e) by a signal via the inverters / 3 and / 4 when the flip-flop Fi receives neither a set pulse nor a reset pulse. That is, the flip-flop F2 is then set and generates an error signal indicating an information failure at its output 44 if neither the gate Gn or the gate Gi2 deliver an "equal" signal, nor the gate G10 or the gate Gm a "different signal .

Der Zustand, daß keines der Tore G10 bis Gm ein Ausgangssignal liefert, tritt aber dann ein, wenn die erste Hälfte oder die zweite Hälfte oder beide Hälften der betreffenden Informationsbitzelle einen Zwischenpegel oder Zwischenweit zwischen den Werten »hoch« und »niedrig« annimmt bzw. annehmen. Ein Signal des Wertes »niedrig« erscheint am Eingang eines Tores al; positives Signal, das durch Umkehrung im Inverter /; erhalten worden ist. Die gewünschte Ansprechcha-The state that none of the gates G10 to Gm delivers an output signal occurs when the first half or the second half or both halves of the information bit cell in question assumes an intermediate level or range between the values "high" and "low". accept. A signal of the value »low« appears at the entrance of a gate al; positive signal generated by inversion in the inverter /; has been received. The desired contact

akteristik kann dadurch erhalten werden, daß man für Ge bis Gi 3 solche Tore verwendet, die auf einen gege-Denen Schwellenwert übersteigende Signale anspre- :hen, dagegen auf Signale, die einen »Zwischenwert« unterhalb dieses Schwellenwertes aufweisen, nicht ansprechen. Wenn dann ein vom magnetischen Aufzeichnungsträger abgelesenes Signal infolge eines Fehlers oder Defekts im Aufzeichnungsträger einen Teil mil einem Zwischenwert zwischen »hoch« und »niedrig« aufweist, so wirkt sich dies als Abwesenheit sowohl eines »Gleich«-Signals als auch eines »Verschieden«- Signals am Ausgang der Tore Gio bis Gi 3 aus, und es wird am Ausgang 44 des Flipflops Fi ein »Ausfall«-Fehlersignal erzeugt. Die Einrichtung ist somit in der Lage, eine Warnung zu geben, wenn ein Fehler sich daraus ergibt, daß eine Informationsbitzelle teilweise oder gänzlich, beispielsweise infoige eines Defekts im Aufzeichnungsträger, ausfällt.Akteristik can be obtained by using gates for Ge to Gi 3 that respond to signals that exceed a given threshold value, but do not respond to signals that have an "intermediate value" below this threshold value. If a signal read from the magnetic recording medium has a part with an intermediate value between "high" and "low" as a result of an error or defect in the recording medium, this has the effect of an absence of both an "equal" signal and a "different" - Signal at the output of the gates Gio to Gi 3, and a "failure" error signal is generated at the output 44 of the flip-flop Fi. The device is thus able to give a warning if an error results from the fact that an information bit cell fails partially or completely, for example information about a defect in the recording medium.

F i g. 5 zeigt das Schaltschema einer abgewandelten Ausführungsform des Codeumsetzers 26 nach F i g. I und 2. Der Umsetzer nach F i g. 5 übersetzt ebenfalls ein selbstsynchronisierendes Eingangsinformationssignal in ein einfaches statisches Ausgangssignal mit dem gleichen digitalen !nformationsinhaltF i g. 5 shows the circuit diagram of a modified embodiment of the code converter 26 according to FIG. I. and 2. The converter according to FIG. 5 also translates a self-synchronizing input information signal into a simple static output signal with the same digital information content

F i g. 4a zeigt den Verlauf eines selbstsynchronisierenden Eingangsinformationssignals hoher Informationsdichte, in dem ein Pegelübergang jeweils in der Mitte einer den Wert »1« verkörpernden Bitzelle und ein Pegelübergang jeweils zwischen zwei aufeinanderfolgende Werte »0« verkörpernden Bitzellen auftreten. Das Eingangsinformationssignal nach F i g. 4a beinhaltet in diesem beispielsweisen Fall die Binärinformation 000010111. Die ersten vier »O«-Bits sollen hier einen gänzlich aus »O«-Bits zusammengesetzten Vorspann für eine mit der Information 10111 beginnende Nachricht repräsentieren. Ein solcher Vorspann dient zur Sicherstellung der richtigen Phasenlage der aus dem Eingangssignal abgeleiteten Taktimpulssignale. F i g. 4v zeigt das Ausgangssignal im einfachen NRZ-Code, das für die Eingabe in ein normales Schieberegister geeignet ist F ι g. 4q zeigt ein Taktsignal, das als Schiebesignal für das Schieberegister geeignet ist.F i g. 4a shows the course of a self-synchronizing input information signal of high information density, in which there is a level transition in the middle of a bit cell embodying the value "1" and a level transition occurs between two successive bit cells embodying values "0". The input information signal of FIG. 4a contains the binary information in this exemplary case 000010111. The first four "O" bits should be one here Prefix composed entirely of "O" bits for a message beginning with information 10111 represent. Such a preamble is used to ensure the correct phase position from the input signal derived clock pulse signals. F i g. 4v shows the output signal in simple NRZ code, the Fig. g is suitable for input into a normal shift register. 4q shows a clock signal as a shift signal is suitable for the shift register.

Der obere Teil der F i g. 5 zeigt denjenigen Teil des Umsetzers, der aus dem Eingangssignal Taktimpulssignale ableitet. Der Signaleingang 10 erhält das Eingangssignal (F i g. 4a). Der Inverter /ι kehrt dieses Signal um (F i g. 4b). Das nachgeschaltete Verzögerungsglied Di liefert eine umgekehrte und verzögerte Version des Eingangssignals (F i g. 4c). Das Tor Gi erhält das Eingangssignal (F i g.4a) und das umgekehrte und verzögerte Eingangssignal (Fig.4c) und erzeugt an seinem Ausgang ein Signal von der in F i g. 4d gezeigten Form. Das Tor Gt sowie sämtliche anderen mit dem gleichen Symbol versehenen Gatter sind übliche UND-Schaltungen.The upper part of FIG. 5 shows that part of the converter that generates clock pulse signals from the input signal derives. The signal input 10 receives the input signal (FIG. 4a). The inverter / ι reverses this signal at (Fig. 4b). The downstream delay element Di supplies a reversed and delayed version of the input signal (Fig. 4c). The gate Gi receives the input signal (F i g.4a) and the reverse and delayed input signal (Fig.4c) and generates at its output a signal of the in F i g. 4d shown Shape. The gate Gt and all other gates with the same symbol are common AND circuits.

Der Inverter h liefert an seinem Ausgang ebenfalls die umgekehrte Version (Fig.4b) des Eingangssignals (F i g. 4a). Der Inverter h kehrt dieses Signal abermals um, und am Ausgang des nachgeschalteten Verzögerungsgliedes Di erscheint eine verzögerte Version (Fig.4e) des Eingangssignals. Die Signale nach F i g. 4e und 4b gelangen zum Tor Gx, das an seinem Ausgang ein Signal nach Fig.4f bereitstellt Durch Vereinigung der Signale nach Fig.4d und 4f erhält man das Signal nach F i g. 4g.The inverter h also supplies the reverse version (FIG. 4b) of the input signal (FIG. 4a) at its output. Returns the inverter h this signal once again to, and at the output of the downstream delay element Di a delayed version appears (FIG.4E) of the input signal. The signals according to FIG. 4e and 4b go to gate Gx, which provides a signal according to FIG. 4f at its output. By combining the signals according to FIGS. 4d and 4f, the signal according to FIG. 4 is obtained. 4g.

Aus dem Signal nach Fig.4g wird im Inverter A eine umgekehrte Version (Fig.4h) und im Verzögerungsglied Di eine verzögerte Version (Fig.4i) erzeugt. Diese beiden Signalversionen werden in das Tor G3 eingegeben und erzeugen an dessen Ausgang ein Signal nach Fig.4j, das anschließend an jeden Pegt:lübergang des Eingangssignals (Fig.4a) einen Impuls enthält. Das Signal nach F i g. 4j gelangt zum Synchronisiereingang des Oszillators OSC mit dem ODER-Tor G«, dem Verzögerungsglied Z> und dem Verstärker A. Der Ausgang des Verstärkers A ist auf einen Eingang des ODER-Tores G* rückgekoppelt.An inverted version (Fig.4h) and the delay element Di is generated a delayed version (Fig.4i) in the inverter A of the signal after Fig.4g. These two signal versions are input into gate G3 and generate a signal according to FIG. 4j at its output, which then contains a pulse at each transition of the input signal (FIG. 4a). The signal according to FIG. 4j arrives at the synchronization input of the oscillator OSC with the OR gate G «, the delay element Z> and the amplifier A. The output of the amplifier A is fed back to an input of the OR gate G *.

Ό Jeder Impuls des zum ODER-Tor Gi gelangenden Signals nach Fig.4j erscheint in der Ausgangsleitung 12 des Oszillators. Außerdem wird jeder am Ausgang 12 erscheinende Impuls im Verzögerungsglied Dt verzögert, im Verstärker A verstärkt und durch dasΌ Each pulse of the into-OR gate Gi Fig.4j signal after the oscillator appears in the output line 12th In addition, each pulse appearing at output 12 is delayed in delay element Dt , amplified in amplifier A and through the

'5 ODER-Tor G* geschickt, so daß es abermals in der Ausgangsleitung 12 erscheint. Einmal in Gang gesetzt, erzeugt der Oszillator fortlaufend eine Ausgangsimpulsfolge (F i g. 4k) mit einer Periode gleich der halben Dauer einer Bitzelle des Eingangssignals. Durch die'5 OR gate G * sent so that it appears again in the output line 12. Once started, the oscillator continuously generates an output pulse train (Fig. 4k) with a period equal to half the duration of a bit cell of the input signal. Through the

ϊο verdoppelte Frequenz des Oszillatorausgangssignals wird sichergestellt, daß jeder vom Gatter G3 zum Oszillator gelangende Impuls als Synchronisierimpuls für die Frequenzsteuerung des Oszillators wirkt.ϊο doubled frequency of the oscillator output signal ensures everyone from gate G3 to the oscillator The incoming pulse acts as a synchronization pulse for the frequency control of the oscillator.

Der Ausgang 12 des Oszillators ist einerseits an denThe output 12 of the oscillator is on the one hand to the

*5 Tasteingang T des tastbaren Flipflops TF und andererseits an den Eingang des Tores Gs angeschaltet. Der Zurücksetzeingang R des Flipflops TF erhält vor Beginn der Einleitung oder des Vorspanns einer Nachricht einen Zurücksetzimpuls, der sicherstellt, daß das Flipflop TF mit der richtigen Phase auf die auf seinen Tasteingang T gelangenden Oszillatorimpulse anspricht. Das Ausgangsimpulssignal des Flipflops TF (F i g. 4m) hat eine Folgefrequenz, die gleich der halben Folgefrequenz des Oszillatorausgangssignals ist. Das frequenzhalbierte Ausgangssignal des Flipflops TF gelangt zum Tor Gs und bewirkt, daß dieses Tor jeden zweiten der Oszillatorausgangsimpulse durchläßt, wodurch am Torausgang das Signal nach F i g. 4n erhalten wird. Aus diesem Ausgangssignal des Tores Gs wird durch Verzögern im Verzögerungsglied D% ein »zweites« Taktimpulssignal (F i g. 4p) und durch nochmalige Verzögerung im Verzögerungsglied De ein »erstes« Taktimpulssignal (F i g. 4q) erhalten.* 5 key input T of the tactile flip-flop TF and, on the other hand, connected to the input of gate Gs. The reset input R of the flip-flop TF receives a reset pulse before the beginning or the preamble of a message, which ensures that the flip-flop TF responds with the correct phase to the oscillator pulses arriving at its key input T. The output pulse signal of the flip-flop TF (FIG. 4m) has a repetition frequency which is equal to half the repetition frequency of the oscillator output signal. The frequency-halved output signal of the flip-flop TF reaches the gate Gs and causes this gate to let through every second of the oscillator output pulses, whereby the signal according to F i g at the gate output. 4n is obtained. A "second" clock pulse signal (FIG. 4p) is obtained from this output signal of gate Gs by delaying in delay element D% and a "first" clock pulse signal (FIG. 4q) is obtained by delaying again in delay element De.

Der untere Teil von F i g. 5 umfaßt diejenige Schaltungsanordnung, die das Eingangsinformationssignal in ein Ausgangsinformationssignal umsetzt. Die Signaleingangsklemme 10 ist einerseits an einen Eingang des Tores Gt und andererseits über den Inverter /5 an einen Eingang des Tores Gi angeschaltet. Es liegen daher an diesen Eingängen der Tore Gt und Gi das Eingangssignal (Fig.4a) bzw. das umgekehrte Eingangssignal (F i g. 4b). Diese Signale sind im Anschluß an F i g. 4q noch einmal gezeigt, um ihren Einfluß auf die Tore Ge und Gi besser zu verdeutlichen. Die Tore G* und Gi empfangen ferner das erste Taktsignal (Fig.4q).The lower part of FIG. 5 comprises that circuit arrangement which converts the input information signal into an output information signal. The signal input terminal 10 is connected on the one hand to an input of the gate Gt and on the other hand via the inverter / 5 to an input of the gate Gi . The input signal (FIG. 4a) and the reverse input signal (FIG. 4b) are therefore present at these inputs of the gates Gt and Gi. These signals are shown in connection with FIG. 4q shown again in order to better illustrate their influence on the gates Ge and Gi. The gates G * and Gi also receive the first clock signal (FIG. 4q).

Der Ausgang des Tores Ge ist an den Setzeingang S des Flipflops F\ angeschlossen, während der Ausgang des Tores Gi mit dem Zurücksetzeingang R des Flipflops Fi verbunden ist Die entsprechenden Ausgangssignale t und u des Flipflops Fi sind in F i g. 4 t und 4t gezeigt Diese Ausgangssignale stellen verzögerte Ver sionen des Eingangssignals (F i g. 4a) bzw. des umge kehrten Eingangssignals (Fig.4b) dar. Die Verzöge rung beträgt ungefähr die halbe Dauer einer Bitzell« des Eingangssignals. Der Zustand des Eingangssignal nach F i g. 4a zum Zeitpunkt 20 des Auftretens eine Impulses des ersten Taktsignals (F i g.4q) wird im ZuThe output of gate Ge is connected to the set input S of flip-flop F \ , while the output of gate Gi is connected to the reset input R of flip-flop Fi. The corresponding output signals t and u of flip-flop Fi are shown in F i g. 4t and 4t shown. These output signals represent delayed versions of the input signal (FIG. 4a) or the reverse input signal (FIG. 4b). The delay is approximately half the duration of a bit cell of the input signal. The state of the input signal according to FIG. 4a at time 20 of the occurrence a pulse of the first clock signal (F i g.4q) is in to

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stand des verzögerten Eingangssignals nach F i g. 4t zum Zeitpunkt 22 des Auftretens des nächstfolgenden Impulses des zweiten Taktsignals (F i g. 4p) reflektiert oder erinnert.status of the delayed input signal according to FIG. 4t at time 22 of the occurrence of the next one Pulse of the second clock signal (Fig. 4p) reflected or remembered.

Die Tore Ge, G), Gio und Gn werden sämtlich durch Impulse des zweiten Taktsignals (Fi g. 4p) aufgetastet. Das Tor Ge erhält ferner als Aktivierungssignale das verzögerte umgekehrte Eingangssignal u vom Flipflop Fi und das Eingangssignal a von der Eingangsklemme 10. Das Tor G) erhält als Aktivierungssignale das Eingangssignal a und das verzögerte Eingangssignal f vom Flipflop Fi. Das Tor Gio erhält als weitere Aktivierungssignale das umgekehrte verzögerte Eingangssignal u vom Flipflop Fi und das umgekehrte Eingangssignal b vom Inverter /5. Das Tor Gn erhält als weitere Aktivierungssignale das umgekehrte Eingangssignal b und das verzögerte Eingangssignal t vom Flipflop Fi.The gates Ge, G), Gio and Gn are all gated open by pulses of the second clock signal (Fig. 4p). The gate Ge also receives the delayed inverted input signal u from the flip-flop Fi and the input signal a from the input terminal 10 as activation signals. The gate G) receives the input signal a and the delayed input signal f from the flip-flop Fi as activation signals. The gate Gio receives the reversed delayed input signal u from the flip-flop Fi and the reversed input signal b from the inverter / 5 as further activation signals. The gate Gn receives the inverted input signal b and the delayed input signal t from the flip-flop Fi as further activation signals.

Die Ausgänge der Tore Ge und Gu sind an den Setzeingang S des zweiten Flipflops Fi angeschaltet. Die Ausgänge der Tore G) und Gio sind an den Zurücksetzeingang R des Flipflops F2 angeschaltet. Am Ausgang 30 des Flipflops Fi erscheint ein einfaches statisches Signal (F i g. 4v) mit dem Informationsinhalt des Eingangsinformationssignals nach F i g. 4a.The outputs of the gates Ge and Gu are connected to the set input S of the second flip-flop Fi . The outputs of the gates G) and Gio are connected to the reset input R of the flip-flop F2. At the output 30 of the flip-flop Fi a simple static signal (FIG. 4v) appears with the information content of the input information signal according to FIG. 4a.

Das zweite Flipflop Fi wird durch ein Ausgangssignal des Tores G) oder des Tores Gio zum Zeitpunkt des Auftretens eines Impulses des zweiten Taktsignals (F i g. 4p) dann zurückgesetzt, wenn zu diesem Zeitpunkt das Eingangssignal (F i g. 4a und 4b) das gleiche ist wie das verzögerte Eingangssignal (F i g. 4t und 4u). Wenn das Flipflop F2 zuvor zurückgesetzt worden ist, hat ein zusätzliches Zurücksetzeingangssignal natürlich keinen Einfluß auf den Ausgangszustand dieses Flipflops. Das Flipflop Fi wird vom Tor Ge oder vom Tor Gu zum Zeitpunkt des Auftretens eines Impulses des zweiten Taktsignals (F i g. 4q) dann gesetzt, wenn das Eingangssignal (F i g. 4a und 4b) zu diesem Zeitpunkt einen vom verzögerten Eingangssignal (F i g. 4t und 4u) abweichenden Pegel hat. Durch den Vergleich des Eingangssignals mit dem verzögerten Eingangssignal wird ermittelt, ob das Eingangssignal jeweils zwischen den beiden Hälften einer Bilzelle einen Pegelübergang aufweist. Wenn zwischen dem Eingangssignal und dem verzögerten Eingangssignal kein Unterschied besteht, so enthält die betreffende Bit,*elle eine »0«, die durch einen niedrigen Pegel ν am Ausgang 30 des Flipflops F2 repräsentiert wird. Wenn zwischen dem Eingangssignal und dem verzögerten Eingangssignal ein Unterschied besteht, so befindet sich zwischen den beiden Hälften der betreffenden Bitzelle ein Pegeliibergang im Eingangssignal. Ein solcher Pegelübergang zeigt eine »1« an, die durch einen hohen Pegel ν am Ausgang 30 des Flipflops Fi repräsentiert.The second flip-flop Fi is reset by an output signal of the gate G) or the gate Gio at the time of the occurrence of a pulse of the second clock signal (F i g. 4p), if at this time the input signal (F i g. 4a and 4b) is the same as the delayed input signal (Figs. 4t and 4u). If the flip-flop F2 has previously been reset, an additional reset input signal naturally has no influence on the output state of this flip-flop. The flip-flop Fi is set by the gate Ge or the gate Gu at the time of the occurrence of a pulse of the second clock signal (F i g. 4q) if the input signal (F i g. 4a and 4b) at this time is one of the delayed input signal ( Fig. 4t and 4u) has different levels. By comparing the input signal with the delayed input signal, it is determined whether the input signal has a level transition between the two halves of a picture cell. If there is no difference between the input signal and the delayed input signal, the relevant bit, * elle, contains a “0”, which is represented by a low level ν at the output 30 of the flip-flop F2. If there is a difference between the input signal and the delayed input signal, there is a level transition in the input signal between the two halves of the relevant bit cell. Such a level transition indicates a “1”, which is represented by a high level ν at the output 30 of the flip-flop Fi .

Am Ausgang 30 des Flipflops F2 erscheint ein einfaches statisches Signal, das auf den Signaleingang eines üblichen Schieberegisters gegeben werden kann. Das am Ausgang des Verzögerungsgliedes De erzeugte »erste« Taktsignal (F i g. 4g) wird dem Taktausgang 32 zur Weiterleitung an den Schiebeeingang des Schieberegisters zugeleitet.A simple static signal appears at the output 30 of the flip-flop F2, which can be sent to the signal input of a conventional shift register. The "generated at the output of the delay element De first" clock signal (F i g. 4g) is the clock output 32 fed for transmission to the shift input of the shift register.

Die Schaltungsanordnungen nach F i g. 2 und 5 erzeugen aus dem verzögerungsmodulierten Eingangssignal ein einfaches statisches Ausgangssignal mit sämtlichen erforderlichen Informationen. Dabei wird das selbstsynchronisierende Signal in der Weise decodiert, daß die positiven und negativen Hälften des Eingangssignals voneinander getrennt werden und die Schaltung getrennt durchlaufen. Man erhält auf diese Weise aus jedem Binärbit Ausgangsgruppierungen in zwei Kombinationen. Die entsprechenden Kombinationen werden durch die Decodiermatrix decodiert, wobei die Gesamtenergie jeder Zeitzelle durch zweimaliges Abfragen innerhalb jeder Zelle erfaßt wird. Ein durch einen Fehler bedingter Ausfall liefert daher keine Energie, was eindeutig von entweder einer »0« oder einer »1« unterdrückt oder als Fehler identifiziert, da ein solcher Impuls nicht eine derjenigen Ausgangsgruppierungen erzeugen kann, die von der Matrix als Binärbit erkannt werden.The circuit arrangements according to FIG. 2 and 5 generate from the delay-modulated input signal a simple static output signal with all the necessary information. This will be self-synchronizing signal decoded in such a way that the positive and negative halves of the input signal are separated from each other and the circuit run through separately. In this way, output groupings in two combinations are obtained from each binary bit. The corresponding combinations are decoded by the decoding matrix, with the total energy each time cell is captured by polling twice within each cell. One by one Failure-related failure therefore does not provide any energy, which is clearly indicated by either a "0" or a "1" suppressed or identified as an error, since such a pulse is not one of those output groupings which are recognized by the matrix as binary bits.

Hierzu 4 Blatt Zeichnungen 509682/105For this purpose 4 sheets of drawings 509682/105

Claims

Claim:

Device for code conversion of a self-clocking NRZ signal, in which a level jump within a bit element represents the binary value "1" and a level jump between two bit elements represents successive binary values "0", into a simple NRZ signal with a clock signal generator, characterized by a comparison circuit (/ 2 , Ga, Gs, Di, Du, G10, Cn, Gn, G11 in Fig. 2 and Is, Gt, Gi, Fi, Gt, G% Gto, Gu in Fig. 5Jl which the NRZ signal for Comparison of the signal levels of successive bit half-elements is supplied and at the output of which coincidence or disagreement signals (ai, äk in F 5 g. 2 and au, bl in F i g. 5) appear, which the inputs of a multivibrator (Fi or F2) at the output of which the simple signal (F i g. 3m or F i g. 4v) arises.