DE1424723C

DE1424723C - Number converter for converting binary encrypted decimal numbers into natural binary numbers and vice versa

Info

Publication number: DE1424723C
Application number: DE19601424723
Authority: DE
Inventors: Peter Dipl.-Ing. 6078 Neu-Isenburg; Götz Elmar Dipl. Ing. 6000 Frankfurt Boese
Original assignee: Licentia Patent Verwaltungs GmbH
Current assignee: Licentia Patent Verwaltungs GmbH
Priority date: 1960-07-21
Filing date: 1960-07-21
Publication date: 1973-05-03

Description

Tore und Speicher als statische, gleichstromgekoppelte Schaltungen ausgebildet sind.Gates and memories are designed as static, DC-coupled circuits.

ziffern und ist von Multiplikation mit 2 auf Division mit 2 umschaltbar und umgekehrt.digits and is from multiplication by 2 to division switchable with 2 and vice versa.

In einer vorteilhaften Weiterbildung ist vorgesehen, daß die Schieberegister, Tore und Speicher als statische, gleichstromgekoppelte Schaltungen ausgebildet sind.In an advantageous development it is provided that the shift registers, gates and memories as static, DC-coupled circuits are formed.

Ein Ausführungsbeispiel der Erfindung wird im folgenden an Hand einer Zeichnung näher erläutert. Gleiche Elemente sind in den verschiedenen Figuren mit gleichen Bezugszeichen versehen. Es zeigtAn embodiment of the invention is explained in more detail below with reference to a drawing. The same elements are provided with the same reference symbols in the various figures. It shows

Fig. 1 a den Dezimalteil eines Zahlenumsetzers mit Schaltungen für die Ein- und Ausgabe von Dezimalzahlen sowie Schaltungen für die Multiplikation und Division mit 2,Fig. 1a shows the decimal part of a number converter with circuits for the input and output of decimal numbers as well as circuits for multiplication and division by 2,

Fig. Ib den Dualteil eines Zahlenumsetzers mit Schaltungen für die Ein- und Ausgabe von Dualzahlen und Schaltungen zur Vorgabe der gleichzeitig anliegenden Stellen einer Dualzahl in zeitlicher Verschiebung an den Dezimalteil,Fig. Ib with the dual part of a number converter Circuits for the input and output of binary numbers and circuits for specifying the simultaneous adjacent digits of a binary number with a time shift to the decimal part,

Fig.2a ein Steuerwerk für die Dezimal-Dual- bzw. Dual-Dezimal-Umsetzung und die Umschaltung der Art der Umsetzung,Fig.2a a control unit for the decimal-dual or dual-decimal conversion and switching the type of conversion,

F i g. 2 b eine Schaltung zur Erzeugung eines Hilfstaktes, mit dem am Ende jeder Dezimal-Dual-Umsetzung die Ausgabe der Zahlen gesteuert wird,F i g. 2 b a circuit for generating an auxiliary clock, with which the output of the numbers is controlled at the end of each decimal-dual conversion,

Fig. 2c eine Schaltung zur Erzeugung eines Hilfstaktes, mit dem am Ende jeder Dual-Dezimal-Umsetzung die Ausgabe der Zahlen gesteuert wird,2c shows a circuit for generating an auxiliary clock, with which the output of the numbers is controlled at the end of each dual-decimal conversion,

F i g. 2 d eine Schaltung zur Erzeugung eines Hilfstaktes, mit dem die vorgegebenen Dualzahlen in Speicher eingegeben werden,F i g. 2 d a circuit for generating an auxiliary clock, with which the given binary numbers are entered into memory,

Fig. 2e eine Schaltung zur Erzeugung eines Hilfstaktes, mit dem die Dezimalzahlen in die Schaltung für die Multiplikation mit 2 übertragen werden,2e shows a circuit for generating an auxiliary clock, with which the decimal numbers are transferred to the circuit for multiplication by 2,

F.ig. 3 ein Diagramm des zeitlichen Verlaufs von in den Fig. la bis 2e eingetragenen Signalen,F.ig. 3 shows a diagram of the time course of signals entered in FIGS. La to 2e,

Fig. 4a eine Schaltungsanordnung für die in Fig. la schematisch dargestellten Additions-Subtraktions-Matrizen, FIG. 4a shows a circuit arrangement for the addition-subtraction matrices shown schematically in FIG.

F i g. 4b die Wahrheitstabelle für die in F i g. 4 a gezeigte Schaltung,F i g. 4b shows the truth table for the in FIG. 4 a circuit shown,

Fig. 4c ein vereinfachtes Schema der in Fig. 4a gezeigten Schaltung mit den Ein- und Ausgangssignalen. FIG. 4c shows a simplified diagram of that in FIG. 4a shown circuit with the input and output signals.

Dezimal-Dual-UmsetzungDecimal-dual conversion

In der F i g. 1 a ist die Eingabe des Dezimalteils des Umsetzers dargestellt. Die Eingänge sind mit D 1.0 bis £> 5.0... D 1.5 bis D 5.5 bezeichnet. Jeder Stelle der Dezimalzahl ist ein Eingang zugeordnet, an welcher diese binär verschlüsselt mit 4-Bit-Breite auftritt. Im vorliegenden Beispiel sind für jede Stelle der Dezimalzahl fünf Eingänge vorgesehen. In den Umsetzer können also gleichzeitig fünf binärverschlüsselte Dezimalzahlen eingegeben werden. Von links nach rechts treten an den Eingängen D 1.0 bis D5.0 ... D 1.5 bis D5.3 die folgenden Dezimalstellen auf: Hunderttausender HT, Zehntausender ZT, Tausender T, Hunderter H, Zehner Z, Einer E. Die am jeweiligen Eingang D anstehende Dezimalstelle im 8-4-2-1-Code wird über Und- und Oder-Nicht-Elemente auf nachgeschaltete Schieberegister gegeben, die mit SO ... 55 bezeichnet sind. Die Schieberegister bestehen aus Speichern DSO . ..DSS und Zwischenspeichern ZSQ ... ZSS. Liegen zwei- und mehrstellige Dezimalzahlen vor, so wird der Rest der jeweils höheren Dezimalstelle durch den Schieberegistern nachgeschaltete Matrizen MO. ..MS berücksichtigt.In FIG. 1 a shows the input of the decimal part of the converter. The inputs are labeled D 1.0 to £> 5.0 ... D 1.5 to D 5.5. Each position of the decimal number is assigned an input at which it occurs in binary code with a 4-bit width. In this example five inputs are provided for each digit of the decimal number. So five binary-coded decimal numbers can be entered into the converter at the same time. From left to right, the following decimal places appear at inputs D 1.0 to D5.0 ... D 1.5 to D5.3: Hundreds of thousands HT, tens of thousands ZT, thousands T, hundreds H, tens Z, ones E. The ones at the respective input D the decimal place in the 8-4-2-1 code is transferred to downstream shift registers via AND and OR elements, which are labeled SO ... 55. The shift registers consist of memories DSO. ..DSS and temporary storage ZSQ ... ZSS. If there are two- or more-digit decimal numbers, the remainder of the higher decimal place becomes MO through the matrices connected downstream of the shift registers. ..MS considered.

Bei der Dezimal-Dual-Umsetzung bewirken diese Matrizen, daß zur jeweils nächstliegenden Dezimalzahl der Wert 5 (OLOL) addiert wird, wenn die jeweils nächsthöhere Dezimalzahl an letzter Stelle den Wert L hat, also einen Rest 1. Hat die Dezimalzahl an letzter Stelle einen Rest 0, so wird durch die Matrizen zur nächstniedrigeren Dezimalzahl der Wert 0 addiert. . ■In the case of decimal-dual conversion, these matrices have the effect that the value 5 (OLOL) is added to the next decimal number if the The next higher decimal number in the last position has the value L, i.e. a remainder 1. Has the decimal number If there is a remainder 0 in the last position, then the value 0 becomes the next lower decimal number through the matrices added up. . ■

Die Speicher- und Zwischenspeicherelemente ίο D50...D55, ZSO.. .ZSS der Schieberegister 50 ... 55 sind gleich ausgebildet. Gesteuert werden diese Speicher durch die .Taktimpulse ti, ti. Die Taktimpulse ti, ti können die Werte L und 0 haben. Die Taktimpulse ti, ti treten in der Folge: ti, ti, ti, ti usw. auf, wobei zwischen den Taktimpulsen ti, ti = L ein Abstand (ti, /2 = 0) vorhanden ist. Beim erstmaligen Auftreten eines Taktimpulses ti = L-übernehmen sämtliche Speicher D50 ... D55 über die Oder-Nicht-Stufen DO ... DIl die an ihren Eingangen g anstehenden Signale und speichern diese nach Verschwinden des Taktimpulses 11 so lange, bis wieder ein neuer Taktimpuls ti auftritt. Die Zwischenspeicherelemente Z50...Z55 aller Schieberegister übernehmen beim Auftreten des Taktimpulses ti = L die in die Speicherelemente D50 .. . D55 vorher eingespeicherten Signale und speichern diese nach Verschwinden des Taktimpulses ti. Die Ausgangswerte der Zwischenspeicherelemente Z50 :. . Z55 werden über die Matrizen MO..: MS auf die Eingänge k der Speicherelemente D50 ... DS5 zurückgeführt und von diesen bei erneutem Auftreten des Taktimpulses 11 = L übernommen. Beim Auftreten des zweiten Taktimpulses il = L werden die Eingänge D durch die Oder-Nicht-Elemente D 6 .. .The storage and intermediate storage elements ίο D50 ... D55, ZSO .. .ZSS of the shift registers 50 ... 55 are designed the same. These memories are controlled by the clock pulses ti, ti. The clock pulses ti, ti can have the values L and 0. The clock pulses ti, ti occur in the following sequence: ti, ti, ti, ti etc., with a distance (ti, / 2 = 0) between the clock pulses ti, ti = L. When a clock pulse ti = L- occurs for the first time, all memories D50 ... D55 take over the or-not stages DO ... DIl the signals pending at their inputs g and store them after the clock pulse 11 disappears until they are stored again new clock pulse ti occurs. The intermediate storage elements Z50 ... Z55 of all shift registers take over when the clock pulse ti = L occurs in the storage elements D50 ... D55 previously stored signals and store them after the clock pulse ti has disappeared. The output values of the buffer elements Z50:. . Z55 are the matrices MO ..: MS to the inputs k of the storage elements D50 ... DS5 fed back and taken over by these when the clock pulse 1 1 = L occurs again. When the second clock pulse il = L occurs, the inputs D are replaced by the or-not elements D 6 ...

DIl von den Schieberegistern 50...55 abgeschaltet, da der Hilfstakt J nur beim ersten Auftreten des Taktimpulses ti= L vorhanden ist. Durch die Umspeicherung der Signale von den Speichern D50... D55 in die Zwischenspeicher Z50 ... Z55 und von diesen Zwischenspeichern Z50 . .. Z55 wieder in die Speicher D50 ... D55 ist die eingegebene Dezimalzahl durch 2 dividiert worden. Ist jede eingegebene Dezimalziffer durch 2 dividiert worden, so steht am Ausgang i der Zwischenspeicherelemente Z50...DIl switched off by the shift registers 50 ... 55, since the auxiliary clock J is only present when the clock pulse ti = L occurs for the first time. By transferring the signals from the memories D50 ... D55 to the intermediate memories Z50 ... Z55 and from these intermediate memories Z50. .. Z55 again in memory D50 ... D55 the entered decimal number has been divided by 2. Each decimal digit is entered been divided by 2, so at the output i of the latch elements Z50 ...

Z55 ein Rest 0 oder 1 an. Dieser Übertrag aus derZ55 shows a remainder of 0 or 1. This carryover from the

" nächsthöheren Dezimalziffer muß berücksichtigt werden. Hierfür sind die Matrizen MO ... MS vorgesehen, die bei der Dezimal-Dual-Umsetzung die Funktion von Additionsmatrizen haben. Die Ausgangssignale der Additionsmatrizen MO ...MS stellen die durch 2 dividierte und je nach Übertrag aus der nächsthöheren Dezimalziffer um 0 bzw. 5 erhöhte Deziirialziffer dar, die auf die Eingänge der nächstniederen Matrix und des zugeordneten Schieberegisters gegeben wird. Bei der höchsten vorhandenen Dezimalziffer (Hunderttausender) wird nur durch 2 dividiert, da diese Dezimale von keiner höheren mehr abhängig ist und somit kein Übertrag einer nächsthöheren Dezimale auftreten kann. " , Der bisher beschriebene Teil des Zahlenumsetzers sei nochmals kurz zusammengefaßt: . ,, >.'■"The next higher decimal digit must be taken into account. For this purpose, the matrices MO ... MS are provided, which have the function of addition matrices in the decimal-dual conversion. The output signals of the addition matrices MO ... MS represent the one divided by 2 and depending on the carry from the next higher decimal digit, increased by 0 or 5, which is given to the inputs of the next lower matrix and the assigned shift register. The highest available decimal digit (hundreds of thousands) is only divided by 2, since this decimal is no longer dependent on any higher decimal and therefore no carryover of the next higher decimal can occur. ", The part of the number converter described so far is briefly summarized again:. ,,>. '■

Es sei eine sechsstellige Dezimalzahl vorgegeben, die beispielsweise an den Eingängen D 1.0 .....D 1.5 binärverschlüsselt ansteht. Jede Stelle der Dezimalzahl HT. .. E entspricht 4 Bit. Da für jede Dekade fünf Eingänge vorgesehen sind, so ergeben sich'insgesamt pro Dekade 20 Bit, was 120 Eingängen D für die sechs Dekaden entspricht.A six-digit decimal number is specified, which is available, for example, at the inputs D 1.0 ..... D 1.5 in binary code. Each digit of the decimal number HT. .. E corresponds to 4 bits. Since five inputs are provided for each decade, this results in a total of 20 bits per decade, which corresponds to 120 inputs D for the six decades.

Die Signale der Eingänge D 1.0 ... D 1.5 werden bei Auftreten eines Signals R'l über die Und-Stufcn 10 ... 15 auf die Oder-Nicht-Stufen DO ... D 5 gegeben. Von deren Ausgängen werden die Signale weiteren Oder-Nicht-Stufen D 6... D11 zugeführt. Die Oder-Nicht-Stufen D 6 .. .DIl werden durch das Signal J gesteuert, so daß sich eine schlagartige Eingabe der Eingangssignale D 1.0... D 1.5 in die Schieberegister SO... 55 ergibt. Durch die Oder-Nicht-Stufen D 6 ... DIl werden die Schieberegister SO ... SS den Eingängen D 1.0 . .. D 1.5 abgeschaltet, und es wird in den Schieberegistern SO... 55 in Verbindung mit den Matrizen MO ... M5 gerechnet.The signals of the inputs D 1.0 ... D 1.5 are given to the or-not stages DO ... D 5 via the AND stages 10 ... 15 when a signal R'1 occurs. The signals are fed to further or-not stages D 6 ... D11 from their outputs. The or-not stages D 6 ... DIl are controlled by the signal J , so that the input signals D 1.0 ... D 1.5 are suddenly entered into the shift registers SO ... 55. Through the or-not stages D 6 ... DIl, the shift registers SO ... SS are the inputs D 1.0. .. D 1.5 is switched off, and calculations are carried out in the shift registers SO ... 55 in conjunction with the matrices MO ... M 5.

Ausgabe der Dezimal-Dual-UmsetzungOutput of the decimal-dual conversion

Am Ausgang C der Matrix JV/0 ergibt sich nacheinander in zeitlicher Seriendarstellung die natürliche Dualzahl, und zwar von der niedrigsten E zur höchsten Dekade HT folgend. Wie aus der F i g. 1 b ersichtlich, wird diese Dualzahl auf Binärspeicher BS 0 ... BS19 gegeben. Die Speicher BS 0 ... BS19 nehmen dabei die einzelnen Stellen der Dualzahl der Leitung C nacheinander auf, und zwar wird die niedrigste Binärstellc der Dekade E von dem Speicher BSO aufgenommen usf. Die Übernahme der einzelnen Binärstellen durch die Speicher BSO ... BS19 erfolgt durch Anstcuerschaltungen, die aus den Und-Elementen 0'... 19' und den Oder-Elementen 0'... 19' bestehen. Durch diese Ansteuerschaltungen werden die Binärspeichcr BSO... BS19 nacheinander getaktet. Sämtliche Und-Elemente 0'... 19' sind durch das Signal d — L vorbereitet. An den Und-Elementen 0'... 19' treten dann nacheinander die Signale rO...rl9 mit dem Wert L auf. Die den Und-Stufen 0'... 19' zugeordneten Oder-Elemente 0'... 19' öffnen die jeweiligen Binärspeicher BSO .. .BS19, die dadurch die jeweilige Stelle der über Leitung C und Oder-Nicht-Element 20 am Eingang S anstehenden Binärzahl übernimmt. An den Ausgängen D0...D19 der Binärspeicher BS0...BS19 tritt dann die Binärzahl auf und wird auf die Ausgabespeicher SB gegeben. Bei Auftreten des Impulstaktes 13 = 1 und des Signals FI = L übernehmen die Ausgabespeicher SB 1.0 ... SB 1.19 die Werte und geben sie an den Ausgängen B 1.0 ... B 1.19 aus.At the output C of the matrix JV / 0, the natural binary number results one after the other in a chronological series representation, from the lowest E to the highest decade HT . As shown in FIG. 1 b, this binary number is given to binary memory BS 0 ... BS19. The memories BS 0 ... BS19 take on the individual digits of the binary number of the line C one after the other, namely the lowest binary digit of the decade E is received by the memory BSO and so on. The takeover of the individual binary digits by the memories BSO ... BS 19 is carried out by triggering circuits, which consist of the AND elements 0 '... 19' and the OR elements 0 '... 19'. The binary memories BSO ... BS 19 are clocked one after the other by these control circuits. All AND elements 0 '... 19' are prepared by the signal d - L. The signals r0 ... r19 with the value L then appear one after the other at the AND elements 0 '... 19'. The And the levels 0 '... 19' associated or elements 0 '... 19' open the respective binary memory BSO .. .BS 19, thereby the respective location of the through line and C or non-member 20 Binary number pending at input S takes over. The binary number then appears at the outputs D0 ... D19 of the binary memories BS0 ... BS19 and is sent to the output memory SB . When the pulse rate 1 3 = 1 and the signal FI = L occur , the output memories SB 1.0 ... SB 1.19 take over the values and output them to the outputs B 1.0 ... B 1.19 .

Dual-Dezimal-UmsetzungDual-decimal conversion

Die Eingabe des Dualteils des Umsetzers ist in der Fig. Ib dargestellt, und sie ist im vorliegenden Falle 20stellig ausgebildet.The input of the binary part of the converter is shown in Fig. Ib, and it is in the present case 20 digits.

Die Dualzahl wird in die Eingänge B 6.0 bis B 10.0 ...B6.19 bis B 10.19 eingegeben. Auf jeden Eingang B kann 1 Bit gegeben werden. Die Dualzahl gelangt über Und-Elemente und Oder-Nicht-Elemente 21 ... 40 in zeitlich paralleler Folge an die Eingänge SO ... 519 der bereits für die Dezimal-Dual-Umsetzung benutzten Binärspeicher BSO ... BS19. Nach der Eingabe der anstehenden Dualzahl werden diese Speicher BSO ... BS19 mit einem Schlage geöffnet, so daß die Zahl an den Ausgängen ZJü ... D~I9 ansteht. Die diesen Speichern nachgcschalteten Oder-Nicht-Stufen BO... B19 werden nacheinander aufgemacht, und zwar jeweils bei Auftreten eines Taktimpulses rö ΓΪ9" = L. Die genannten Oder-Nicht-The binary number is entered in inputs B 6.0 to B 10.0 ... B 6.19 to B 10.19 . 1 bit can be given to each input B. The binary number reaches the inputs SO ... 519 of the binary memories BSO ... BS 19 already used for the decimal-dual conversion via AND elements and OR-not elements 21 ... 40 in a chronologically parallel sequence Entering the pending binary number, these memories BSO ... BS19 are opened with one blow, so that the number is available at the outputs ZJü ... D ~ I9 . The or-not stages BO ... B19 downstream of these memories are opened one after the other, and z was in each case when a clock pulse occurred rö ΓΪ9 " = L. The mentioned or-not-

Stufen können auch Und-Stufen sein. Die Inhalte der Binärspeicher BSO...BS19 werden also nacheinander abgefragt und auf eine Leitung A über ein Odcr-EIemeht 0/19 gegeben. Es ist immer nur eines der Oder-Nicht-Elemente BO.. .B19 aufgemacht bzw. vorbereitet. Am Ausgang A des Oder-Elementes 0/19 ergibt sich in zeitlicher Seriendarstellung die Binärzahl. Diese wird in die Matrizen MO... MS (Fig. la) eingegeben. Diese Matrizen MO... M 5 wurden auch bereits für die Dezimal-Dual-Umsetzung benutzt und werden nunmehr zur Dual-Dezimal-Umsetzung herangezogen. Die an A anstehende Binärzahl wird durch das wechselseitige TaktenLevels can also be AND levels. The contents of the binary memories BSO ... BS 19 are therefore interrogated one after the other and given to a line A via an Odcr-EIemeht 0/19 . Only one of the or-not elements BO .. .B19 is ever opened or prepared. At output A of the OR element 0/19 , the binary number results in a chronological series representation. This is entered in the matrices MO ... MS (Fig. La). These matrices MO ... M 5 have also already been used for the decimal-dual conversion and are now used for the dual-decimal conversion. The binary number pending at A is generated by the reciprocal clocking

ίο (Taktimpulse rl,i2) der Speicher DSO...DS5 und Zwischenspeicher ZSO ... ZS5 der Schieberegister SO. . .55 mit zwei multipliziert, wobei die Matrizen M 0 ... M 5 entsprechend so geschaltet sind, daß multipliziert wird.ίο (clock pulses rl, i2) the memory DSO ... DS5 and intermediate memory ZSO ... ZS5 of the shift register SO. . .55 multiplied by two, the matrices M 0 ... M 5 being switched accordingly so that it is multiplied.

is Auf beiden Leitungen A und C ergibt sich für beide Umsetzungsarten die Binärzahl in Seriendarstellung. Auf der Leitung A erscheint sie von der höchsten Stelle, also im vorliegenden Beispiel von der 20. Stelle (Eingänge B 6.19 bis B 10.19 werden zuerstis On both lines A and C , the binary number is shown in series for both types of conversion. It appears on line A from the highest point, i.e. in the present example from the 20th position (inputs B 6.19 to B 10.19 are first

ao auf Leitung A gegeben) bis zur niedrigsten, und auf der Leitung C erscheint die Binärzahl in zeitlicher Reihenfolge von der niedrigsten Binärstelle der niedrigsten Dekade E zur höchsten Binärstelle der höchsten Dekade HT. Die höchste Stelle der Dualzahl ao given on line A ) to the lowest, and on line C the binary number appears in chronological order from the lowest binary digit of the lowest decade E to the highest binary digit of the highest decade HT. The highest digit of the binary number

as wird dabei an einen der Eingänge B 6.19 bis B 10.19 gegeben. Bei der Dual-Dezimal-Umsetzung wird diese höchste Stelle zuerst durch die Oder-Nicht-Stufe BO abgefragt und an den Ausgang A der Oder-Stufe 0/19 gegeben. Die niedrigste Stelle der Dualzahl wird einem der Eingänge B 6.0 bis B 10.0 zugeführt und wird zuletzt durch die Oder-Nicht-Stufe B19 abgefragt und erscheint somit auch zuletzt am Ausgang A der Oder-Stufe 0/19. Die höchste Stelle der eingegebenen Dualzahl wird also als zeitlich erste abgefragt, und danach folgen die nächstniedrigen Stellen.as is given to one of the inputs B 6.19 to B 10.19. In the case of dual-decimal conversion, this highest digit is first queried by the or-not stage BO and given to output A of the or-stage 0/19 . The lowest digit of the binary number is fed to one of the inputs B 6.0 to B 10.0 and is last queried by the or-not stage B19 and thus appears last at output A of the or-stage 0/19. The highest digit of the binary number entered is therefore queried as the first in time, followed by the next lowest digits.

Ausgabe der Dual-Dezimal-UmsetzungOutput of the dual-decimal conversion

Ist in den Schieberegistern 50... S5 die an den Eingängen B6.0 bis B10.0 ... B6.19 bis B10.19 eingegebene Dualzahl als binär verschlüsselte Dezimalzahl voll enthalten, so wird diese mit einem Schlage ausgegeben. Wie aus der F i g. 1 a ersichtlich, erfolgt die Datenausgabe über Speicherelemente DSO ... DS 29. Die Werte der Zwischenspeicherelemente ZSO... ZS 5 der Schieberegister SO... 55 werden nach Abfragung sämtlicher Stellen der eingegebenen Dualzahl von den Speichern 5D0 .. .SD 29 über Oder-Nicht-Stufen D12 ... D17 übernommen. Eine 20stellige, beispielweise an die Eingänge B6.0...If the binary number entered at the inputs B6.0 to B10.0 ... B6.19 to B10.19 is fully contained in the shift registers 50 ... S5 as a binary encrypted decimal number, this is output at one stroke. As shown in FIG. 1 a, the data is output via memory elements DSO ... DS 29. The values of the buffer elements ZSO ... ZS 5 of the shift registers SO ... 55 are read by the memories 5D0 ... .SD 29 after all digits of the binary number entered have been queried accepted via or-not levels D12 ... D17. A 20-digit, for example to inputs B6.0 ...

B 6.19 geschaltete Dualzahl tritt nach der Umrechnung als 6stellige binär verschlüsselte Dezimalzahl an • den Ausgängen D 6.0... D 6.5 der Ausgabespeicher SDO... SD 5 auf. Der 4-Bit-Wert jedes Speichers SDO ... SD 5 kann einer Entschlüsselungsmatrix zugeführt werden, die mit einer Ziffernanzeigeröhre zusammenarbeitet, welche eine dekadische Anzeige ergibt. B 6.19 switched binary number appears after the conversion as a 6-digit binary encrypted decimal number • at the outputs D 6.0 ... D 6.5 of the output memory SDO ... SD 5. The 4-bit value of each memory SDO ... SD 5 can be fed to a decryption matrix which works together with a number display tube which gives a decade display.

Offensichtlich wird bei dem erfindungsgemäßen Umsetzer die Umsetzung von einer Dualzahl in eine Dezimalzahl und umgekehrt mit ein und denselben Schieberegistern und Matrizen durchgeführt.Obviously, in the converter according to the invention, the conversion from a binary number into a Decimal number and vice versa carried out with one and the same shift registers and matrices.

Eingang und Ausgänge des UmsetzersInput and outputs of the converter

Bei der Dezimal-Dual-Umsetzung werden die Emgänge B6.0 bis BlOO.. .B6.19 bis B 10.19 abgeschaltet, und bei der Dual-Dezimal-Umsetzung werden die Eingänge D 1.0 bis D 5.0 ... D 1.5 bis D 5.5 abgeschaltet.With the decimal-dual conversion, the inputs B6.0 to BlOO .. .B 6.19 to B 10.19 are switched off, and with the dual-decimal conversion, the inputs D 1.0 to D 5.0 ... D 1.5 to D 5.5 are switched off .

7 87 8

Wie bereits oben bemerkt, kann mit dem erfin- kanal durch die Verteilerschaltung R' in den Umsetdungsgemäßen Umsetzer eine Umsetzung von meh- zer eingegeben. Am Ende des Umlaufes von R wird reren Zahlen durchgeführt werden. Im Dezimalteil auf einem dem Eingabekanal zugeordneten Aüsgabesind für die Einer-Dekade die Eingänge D 1.0 bis kanal die umgesetzte Zahl ausgegeben. Dies erfolgt D 5.0 vorgesehen, für die Zehner-Dekade die Ein- 5 mittels Signalen /5, PI bis /⁷S, die über fünf Odergänge D 1.1 bis D5.1, für die Hunderter-Dekade die Nicht-Stufen 27 (Fig. Ib) auf die Ausgabespeicher Eingänge D 1.3 bis D 5.3, für die Zehntausender-De- SB einwirken. Beim nächsten Umlauf der Verteilerkade die Eingänge D 1.4 bis D 5.4 und für die Hun- schaltung R wird eine neue Dezimalzahl über einen derttausender-Dekade die Eingänge D 1.5 bis D 5.5. anderen Dezimaleingangskanal eingegeben. Am Ende Den dezimalen Eingängen der Dekaden D 1.0 bis io dieses Umlaufes wird die dann umgesetzte Zahl über D 1.5 (Fig. la) sind im Dualteil (Fig. Ib) die einen anderen Dualkanal ausgegeben usw. Wie bedualen Ausgänge B 1.0 bis B 1.19 zugeordnet. An den reits oben bemerkt, wird nach einem Umlauf der Ausgängen S 1.0 bis B 1.19 tritt dabei je eine Dual- Verteilerschaltung R die Verteilerschaltung R' um ziffer in 1-Bit-Breite auf. Entsprechend sind den dezi- eine Stufe weitergeschaltet, und von dessen Ausgang malen Eingängen D 2.0 bis D 2.5 die dualen Aus- 15 wird dann ein neuer Eingangskanal und auch ein diegänge B2.0 bis B 2.19 zugeordnet usw. sem zugeordneter neuer Ausgangskanal auf den Um-As already noted above, a conversion of more than one can be entered into the converter according to the implementation with the inventive channel through the distribution circuit R '. At the end of R's cycle, more numbers will be performed. In the decimal part of an output assigned to the input channel, the inputs D 1.0 to channel are output for the units decade, the converted number. This is done in D 5.0, for the decade of ten the inputs 5 by means of signals / 5, PI to / ⁷ S, which are transmitted via five ors D 1.1 to D5.1, for the decade of hundreds the non-stages 27 (Fig. Ib) act on the output memory inputs D 1.3 to D 5.3, for the tens of thousands De- SB . The next time the distribution circuit is circulated, inputs D 1.4 to D 5.4 and for setting R a new decimal number over one thousand decade will be inputs D 1.5 to D 5.5. entered another decimal input channel. At the end the decimal inputs of the decades D 1.0 to io of this cycle are then converted into the number via D 1.5 (Fig. La) are output in the dual part (Fig. Ib), another dual channel, etc. As required outputs B 1.0 to B 1.19 are assigned . On the already noted above, after one cycle of the outputs S 1.0 to B 1.19, a dual distributor circuit R occurs in each case, the distributor circuit R ' by digits in 1-bit width. Correspondingly, the deci- one step is switched on, and from the output of which inputs D 2.0 to D 2.5 the dual output 15 is then assigned a new input channel and also an output channel B2.0 to B 2.19, etc. sem assigned new output channel to the Um -

Der Umsetzer hat im Dualteil für jede Stelle der setzer zu- und von dem Umsetzer abgeschaltet. Die einzugebenden Dualzahl fünf Eingangskanäle, die mit Verteilerschaltung R' wird von der schnelleren Ver- B 6. ..BlQ bezeichnet sind (Fig. Ib). Die Zahlen teilerschaltung R gesteuert. Die Stufen R'6 und R'l nach dem Punkt bezeichnen die Stelle der Dualzahl. 20 sind Ruhepausen od. dgl. Nimmt die Verteilerschal-Der Umsetzer kann also auf zehn Kanälen (D 1... tung R' nacheinander die Stufen JR'8 bis R'12 ein, so D 5 und B 6... B10) Eingabezahlen übernehmen, erfolgt dann die Dual-Dezimal-Umsetzung. Die und zwar auf fünf Kanälen (1... 5) 6stellige Dezi- Schaltsignale dieser Stufen wirken dann nacheinander malzahlen und auf fünf Kanälen (B 6... B10) auf die Eingangskanäle B 6... B10 des Dualteiles 20stellige Binärzahlen. Die Eingabezahlen werden 25 ein, wie es in der Fig. Ib mit den Bezeichnungen entsprechend auf fünf 20stellige Binärausgangskanäle R'8 bis i?'12 angedeutet ist. Zwischen jedem Stufen-B 1.0 bis B5.0...B1.19 bis B5.19 bzw. auf fünf schritt der Verteilerschaltung R' läuft die Verteiler-6stellige Dezimalausgangskanäle 5DO... SD 29 als schaltung R einmal um, so daß die Rechnung für die Zahlen ausgegeben. Für die Dezimal-Dual-Umset- Dual-Dezimal-Umsetzung durchgeführt wird. Am zung sind somit fünf Eingangskanäle mal 4 Bit mal 30 Ende dieses Umlaufes gibt die Verteilerschaltung R' 6 Dekaden= 120 Dezimalbiteingänge mit 100 Dual- weitere Schaltsignale 78 ... FTZ, die, wie aus der bitausgängen vorgesehen. Für die Dual-Dezimal-Um- Fig. la ersichtlich ist, über Oder-Nicht-Elemente setzung sind fünf Eingangskanäle mal 1 Bit mal D18 ... D 22 auf die Ausgabespeicher SD wirken.
20 Stellen = 100 Dualbiteingänge und 120 Dezimal- Innerhalb 'der 14 Schaltstufen der Verteilerschalbitausgänge vorgesehen. 35 tung R' wird in den ersten fünf Schaltstufen R'l. .. In the dual part, the converter has switched the converter on and off for each position. The binary number to be entered, five input channels, which are denoted by the distribution circuit R ' from the faster connection B 6 ... BIQ (Fig. Ib). The number divider circuit R controlled. The stages R'6 and R'l after the point denote the position of the binary number. 20 are rest pauses or the like. If the distribution switch takes place , the converter can therefore use ten channels (D 1 ... device R ' one after the other in steps JR'8 to R'12, so D 5 and B 6 ... B10) If you accept input numbers, the dual-decimal conversion takes place. The 6-digit deci switching signals of these levels on five channels (1 ... 5) then act consecutively times and on five channels (B 6 ... B 10) on the input channels B 6 ... B10 of the dual part 20-digit binary numbers. The input numbers become 25, as indicated in FIG. 1b with the names corresponding to five 20-digit binary output channels R'8 to i? '12. Between each stage B 1.0 to B5.0 ... B1.19 to B5.19 or on five steps of the distributor circuit R ' , the distributor 6-digit decimal output channels 5DO ... SD 29 as a circuit R once to so that the Bill for the numbers issued. For the decimal-dual-conversion-dual-decimal conversion is carried out. On wetting are thus five input channels times 4 bits are 30 times the end of this round t he V erteilerschaltung R '6 decades = 120 Dezimalbiteingänge 100 with dual further switching signals 78 ... FTZ, which, as provided from the bit outputs. For the dual-decimal conversion Fig. 1a it can be seen that five input channels times 1 bit times D18 ... D 22 act on the output memory SD via OR-non-elements.
20 digits = 100 dual-bit inputs and 120 decimal within the 14 switching stages of the distributor switching bit outputs. 35 device R ' is in the first five switching stages R'l. ..

R'5 eine Dezimal-Dual-Umsetzung über die fünf R'5 a decimal-dual conversion over the five

Automatische Umschaltung des Umsetzungssinnes Kanäle vorgenommen, und in den Schaltstufen R'8 Automatic switching of the conversion sense channels made, and in the switching stages R'8

... R'12 erfolgt die Dual-Dezimal-Umsetzung gleich- ... R'12 the dual-decimal conversion takes place equal-

Die automatische Umschaltung des Umsetzungs- falls wieder über fünf Kanäle. Die restlichen Stufen sinnes, also beispielsweise von der Dezimal-Dual- 40 der Verteilerschaltung R' dienen als Taktpausen, Umsetzung in die Dual-Dezimal-Umsetzung, erfolgt Lücken usw. Für die Kanalschaltung werden zehn durch ein Steuerwerk Z, das aus zwei elektronischen Stufen ausgenutzt. Die Verteilerschaltung R' könnte Impulsverteilerschaltungen R und R' besteht, wie es also auch eine lOstufige sein. In den ersten fünf Stuin der F i g. 2 a näher dargestellt ist. Die als Ring- fen der Verteilerschaltung R' werden die Dezimalzähler ausgebildete Impulsverteilerschaltung R' schal- 45 Eingangskanäle und die Dual-Ausgangskanäle nachtet stets um einen Schritt weiter, wenn die gleichfalls einander geschaltet, dann folgen zwei Pausentakte, als Ringzähler ausgebildete Impulsverteilerschal- und während der folgenden fünf Stufen von R' wertung R einmal sämtliche Stufen durchlaufen hat. Ein den fünf Dual-Eingangskanäle und fünf Dezimal-Umlauf der Impulsverteilerschaltung R ist dabei ein Ausgangskanäle nacheinander geschaltet.
Rechenzyklus. Die Verteilerschaltung R kann somit 50 Das Taktsignal d bestimmt den Umsetzungssinn, auch als Rechentakte-Geber bezeichnet werden. Die d = L bedeutet Dezimal-Dual-Umsetzung, und d = 0 Impulsverteilerschaltung R' steuert die Dezimal- und ist Dual-Dezimal-Umsetzung. Im Beispiel nach Dualeingänge des Umsetzers und gibt die Programm- F i g. 1 a werden bei den Taktimpulsen R'l... R'S takte (Dezimal/Dual bzw. Dual/Dezimal). In den die fünf eingegebenen Zahlen dezimal-dual umge-Schaltstufen R'l bis R'S werden dabei nacheinander 55 setzt, d ist also = L. Tritt R'8... R'12 auf, so verdie fünf Eingangskanäle Dl... D 5 des Dezimaltei- schwindet d=L, und es wird dual-dezimal umgesetzt, les freigegeben. Innerhalb jeder dieser Schaltstufen . _ . _ ... ,The automatic switchover of the implementation case again via five channels. The remaining levels of sense, for example, from the decimal-dual 40 of the distribution circuit R ' are used as clock pauses, conversion to the dual-decimal conversion, there are gaps, etc. For the channel circuit, ten are provided by a control unit Z, which consists of two electronic levels exploited. The distribution circuit R ' could consist of pulse distribution circuits R and R' , as it is also a 10-stage. In the first five Stuin of F i g. 2 a is shown in more detail. The pulse distribution circuit R 'in the form of rings in the distribution circuit R' become the decimal counters of the following five levels of R ' evaluation R has gone through all levels once. One output channel is connected one after the other to one of the five dual input channels and five decimal circulation of the pulse distribution circuit R.
Computing cycle. The distribution circuit R can thus 50 The clock signal d determines the sense of conversion, also referred to as a computing clock generator. The d = L means decimal-dual conversion, and d = 0 pulse distribution circuit R ' controls the decimal and is dual-decimal conversion. In the example after dual inputs of the converter and gives the program F i g. 1 a, the clock pulses R'l ... R'S are clocked (decimal / dual or dual / decimal). In the five entered numbers decimal-dual reversed switching steps R'l to R'S are set one after the other, so d = L. If R'8 ... R'12 occurs, then the five input channels Dl ... D 5 of the decimal part disappears, d = L, and it is converted to dual-decimal, les released. Within each of these switching levels. _. _ ...,

der Verteilerschaltung R' läuft einmal die Verteiler- HUistakte ti, f4, t5 una ; the distribution circuit R ' runs once the distribution HUistakts ti, f4, t5 una;

schaltung R über ihre sämtlichen Stufen, wodurch Der Hilfstakt i3 (Fig. Ib) gibt am Ende jedercircuit R over all its stages, whereby the auxiliary clock i3 (Fig. Ib) gives at the end of each

die jeweilige Rechenoperation für den jeweils ange-. 60 Dezimal-Dual-Umsetzung (d = L) den Ausgabebeschalteten Dezimalkanal durchgeführt ist. Die Schalt- fehl. Der letzte Rechentakt rl9 der Verteilerschalstufen R'l . .. R'S entsprechen der Dezimal-Dual- tung R ist vorbei. Alle Binärspeicher BSO ... BS19 Umsetzung. Die Verteilerschaltung R wird durch den haben nacheinander die auf der Leitung S in Serien-Taktimpuls ti angesteuert und die Verteilerschal- form anstehende Binärzahl stellenweise übernommen, tung/?' durch den Impuls/, der von der Verteiler- 65 Der Hilfstakt /3 kommt, wenn d = L ist, der auf r 19 schaltung R kommt. folgende Takt r_k — L ist (F i g. 2 a, Verteilerschal-the respective arithmetic operation for the respectively indicated. 60 decimal-dual conversion (d = L) the output-switched decimal channel is carried out. The switching fail. The last computing cycle rl9 of the distributor switching stages R'l. .. R'S correspond to the decimal binary R is over. All binary memories BSO ... BS19 implementation. The distribution circuit R is controlled by the successively the binary number pending on the line S in series clock pulse ti and the distribution circuit form taken over in places, direction /? ' by the pulse /, which comes from the distributor 65 The auxiliary clock / 3, if d = L , which comes to r 19 circuit R. following cycle r _k - L is (F i g. 2 a, distribution switch

Nach jedem Umlauf der Verteilerschaltung R wird tung 7?) und wenn der Taktimpuls t2 = L ist. Je eine neue Dezimalzahl über einen anderen Eingabe- nachdem, welche der eingegebenen Zahl gerade dezi-After each revolution of the distribution circuit R , device 7?) And when the clock pulse t2 = L is. A new decimal number via a different input - depending on which of the entered number is currently deci-

mal-dual umgesetzt wird, d. h. ob R'l oder R'2 oder R'3 oder R'4 oder R'S gerade L ist, muß der Hilfstakt /3 (Fig. Ib) auf die entsprechend zugeordnete 20 Bit breite Ausgabc-Binärspeichergruppe SB gegeben werden, die dann die in den Speicher BS anstehende Dualzahl übernimmt und einspeichert.is converted times-dual, ie whether R'l or R'2 or R'3 or R'4 or R'S is even L , the auxiliary clock / 3 (Fig. Ib) must be transferred to the correspondingly assigned 20-bit wide output binary memory group SB are given, which then takes over the pending binary number in the memory BS and stores it.

Der Hilfstakt 74 (Pig. la) gibt entsprechend wie /3 am Ende jeder Dual-Dezimal-Umsetzung (d = 0, <7-= L) den Ausgabcbcfehl. Diese Ausgabe muß beim letzten Rechentakt /19 der Verteilerschaltung R (Fig. 2a) erfolgen, weil die Zwischenspeicher ZSO . . . ZS 5'(F ig. la) nur zu diesem Zeitpunkt die volle Dezimal/ah! gespeichert haben und diese nicht, wie die Binärspeicher BSi)'. .. BS19, noch eine Weile festhalten. Die richtige »Weichenstellung« für den Hilfslakt 74 auf die jeweils zur gerechneten Zahl gehörige dezimale Speichergruppe SD0 . . . SD29 (Fig. 1 a) erfolgt in Verbindung mit dem Auftreten der Programmtakte FB . . . r'l2.The auxiliary clock 74 (Pig. La), like / 3, outputs the output error at the end of each binary-decimal conversion (d = 0, <7- = L) . This output must take place at the last computing cycle / 19 of the distribution circuit R (Fig. 2a) because the buffer ZSO . . . ZS 5 '( Fig. La) only at this point the full decimal / ah! and not like the binary memory BSi) '. .. BS19, hold on for a while. The correct "switch position" for the auxiliary file 74 to the decimal storage group SD 0 belonging to the calculated number. . . SD 29 (Fig. 1 a) takes place in connection with the occurrence of the program clocks FB. . . r'l2.

Der Hilfstakt (5 (Fig. Ib) gibt den Eingabezeitpunkt für die jns Dezimale umzusetzende Dualzahl an. Bei Auftreten von /5 werden die 20 Binärspeicher BSO . . . BS19 getaktet. Sobald d --= 0 an den Oder-Nicht-Stiifen F21 ... V26 anliegt, sind diese für von den vorgeschalteten Und-Stufen kommende Information durchlässig. Der Hilfstakt (5 liegt vor dem Beginn des Rechenzyklus mittels der VertcilerschaltungÄ (Fig. 2 a) z.B. bei rl. Der Hilfstakt/5 geht gleichzeitig auf alle 20 Binärspeicher BS 0 ... BS19, während die Schieberegister .90....55 durch den Taktimpuls/ gelöscht werden. Der Hilfstakt kommt einmal bei jeder in eine Dezimalzahl umzusetzenden Dualzahl. Der Hilfstakt / (F ig. la) ist der Takt, der bei der Dezimal-Dual-Umsetzung (d — L) die Eingabe der umzusetzenden Zahl in den Rechner zum richtigen Zeitpunkt bewiikt. Nachdem beim Rechentakt rl durch den Takt/ alle Schieberegister SQ...SS gelöscht sind, müssen beim Rechentakt r₀ die Dezimalspeicher DSO ... DS5 die umzusetzende Dezimalzahl übernehmen. Die Übernahme erfolgt beim Takt ti- L. Der Hilfstakt/ kommt jedesmal, wenn eine neue Dezimalzahl eingegeben werden muß. Die Eingabe erfolgt dabei über die Oder-Nicht-Stufen Z) 6 ...DIl, die als zweiten Eingang neben F die verneinte Dezimalzahl bekommen, entsprechend Und-Stufen, die neben / die bejahte Dezimalzahl erhalten. Wegen der zweimaligen Umkehr im Beispiel nach der F i g.. la (zwei in Reihe geschaltete Oder-Nicht-Stufen D0/D6, DXIDl usw. für die Dezimalzahl) tritt am Hingang, g der Dezimalspeicher OSO . . . DSS die bejahte Dezimalzahl auf. In den Fig. 2b bis 2e ist die Erzeugung der Takte schematisch dargestellt. Es können-"hierfür z. B. Und-Stufen verwendet werden.The auxiliary clock (5 (Fig. Ib) indicates the input time for the binary number to be converted into decimal. When / 5 occurs, the 20 binary memories BSO ... BS 19. As soon as d - = 0 at the or-not pins F21 ... V26 is present, these are permeable to information coming from the upstream AND stages. The auxiliary clock (5 is before the start of the computing cycle by means of the distributor circuitÄ (Fig. 2a), for example at rl. The auxiliary clock / 5 opens at the same time all 20 binary memories BS 0 ... BS 19, while the shift registers .90 .... 55 are cleared by the clock pulse / The auxiliary clock comes once for every binary number to be converted into a decimal number of the clock, the dual conversion decimal wherein (D - L). bewiikt entering the reacted number into the computer at the right time after when the computing cycle rl by the clock / all shift register SQ ... SS are deleted must present the computing cycle r ₀ the decimal memory DSO ... DS5 the decima to be converted take over number. The transfer takes place at the ti-L cycle. The auxiliary cycle / comes every time a new decimal number has to be entered. The input is made via the or-not levels Z) 6 ... DIl, which receive the negative decimal number as a second input next to F, corresponding to AND levels, which receive the affirmed decimal number in addition to /. Because of the two-fold reversal in the example according to FIG. 1 a (two series-connected or-not stages D0 / D6, DXID1 etc. for the decimal number), the decimal memory OSO occurs at the entrance, g. . . DSS the affirmative decimal number. The generation of the clocks is shown schematically in FIGS. 2b to 2e. For example, AND stages can be used for this purpose.

In der Fig: 3 ist das Taktdiagranim für den Zahlenunisetzer dargestellt, das die Haupttakte ti, ti, die Rechentakte r_k, r._h r0, rl, rl. . . r 17, r 18, H9, die Programmtakte r'l, r'2, r'i, r'4 . . . r'10, r'l 1. r'l2, Arbeitssignal d und die Hilfstakte ti, *4, /5, / in ihrem zeitlichen Auftreten zeigt. Dargestellt ist ein kompletter Unisetzsinn bei K) eingegebenen umzusetzenden Zahlen. Die Takte /0 sind Steucitaktc für die die Takte/1, ti erzeugende; Einrichtung.In Fig: 3 the clock diagram for the number setter is shown, which the main clocks ti, ti, the computing clocks r _k , r. _h r0, rl, rl . . . r 17, r 18, H9, the program measures r'l, r'2, r'i, r'4. . . r'10, r'l 1. r'l2, working signal d and the auxiliary clocks ti, * 4, / 5, / shows in their temporal occurrence. A complete unisetzsense is shown for K) entered numbers to be converted. The clocks / 0 are control clocks for the clocks / 1, ti generating; Furnishings.

. Additions-Siibtraklipns-Matrix. Addition Siibtraklipns matrix

Τη den Fig.'4a bis 4c ist die Additions-Subtraktions-Malrrx in ihrer Schaltung (a), die Wahiheitslabtlle (/>) tür diese und 'nochmals eine si nematische Ausbildung (t) nach der Fig. la dargestellt.In FIGS. 4a to 4c, the addition-subtraction malrrx is shown in its circuit (a), the truth table (/>) for this and again a si nematic design (t) according to FIG. La.

Die Matrix nach Fig. 4a nimmt die 40 in der Wahrheitstabelle b aufgeführten Verknüpfungen vor: 20 jeweils für die Dual-Dezimal-Umsetzung (d = 0) und für die Dezimal-Dual-Umsetzung (d = L), und hieraus je 10 Verknüpfungen für die Umsetzung mit oder ohne Übertrag. Bei der Dual-Dezimal-Umsetzung wird dabei der Übertrag der nächstniederen Dezimale (/'<,. ) berücksichtigt, während bei der Dezimal-Dual-Umsetzung nur eier Übertrag der iiächsthöheren («,.,) beiücksichtigt wird. Im ersten Fall ist die Umsetzung also unabhängig von U₁₁₁, im zweiten von t/,, . Der auf der Matrix gebildete Übertrag H₁₁ geht als U₁... auf die nächsthöhere, als «,,,.. auf die nächstniedere Matrix (F i g. 1 a), wird aber nur in einer Form berücksichtigt (abhängig von d-= 0 oder d --- L). Er bedeutet also einmal den Wert 10 (bei der Dual-Dezimal-Umsetzung, als /) bei Za eingetragen), das andere Mal »Rest 1« (als R bei Za eingetragen). Za selbst ist der dezimale Wert der 4 Bit breiten Ausgangszahl a._ia.,a_la₀. Entsprechendes gilt für.Z₆ mit D und R als Einsiangsiibertrag H₁, für R bzw. «„·, für D. The matrix according to FIG. 4a carries out the 40 links listed in truth table b : 20 each for the dual-decimal conversion (d = 0) and for the decimal-dual conversion (d = L), and from this 10 connections each for implementation with or without carry-over. With the dual-decimal conversion, the carryover of the next lower decimal (/ '<,.) Is taken into account, while with the decimal-dual conversion only one carry-over of the next higher decimal («,.,) Is taken into account. In the first case the conversion is independent of U ₁₁₁ , in the second of t / ,,. The carry H ₁₁ formed on the matrix goes as U ₁ ... to the next higher, as «,,, .. to the next lower matrix (Fig. 1 a), but is only taken into account in one form (depending on d - = 0 or d --- L). So once it means the value 10 (with the dual-decimal conversion, entered as /) in Za ), the other time "Remainder 1" (entered as R in Za ). Za itself is the decimal value of the 4-bit output number a. _i a., a _l a ₀ . The same applies to Z ₆ with D and R as the unity yield H ₁ , for R or «„ ·, for D.

Aus der Wahrheitstabelle /; ist die Funktion der Matrix nach Fig. 4a ersichtlich.From the truth table /; the function of the matrix according to FIG. 4a can be seen.

Die Matrix besieht aus einer Vielzahl von Dioden, und es werden mehrere Eingangssignale zu Ausgangssignalcn kombiniert, wobei die Eingangssignale auch in antivalenter Form vorliegen (negierte Eingangssignale e?ö usw.). Sämtliche Signale werden in der Ma- trix miteinander verknüpft. Die Dioden sind zu IJnel· Stufen und Oder-Stufen zusammengefaßt. Die Und-Stufen werden: durch die oberhalb der Stiichelung liegenden Dioden und Widerstände gebildet, die Oder-Stufen durch die unterhalb der Strichelung lie* genden Dioden und Widerstände. Der Übertrag wird in bistabiler Form gebildet, und es wird hierfür die Flip-Flop-Schaltung F herangezogen. Die gebildeten Weile werden in die Eingaiu'.skombination mit cinbezogen. . . . .The matrix consists of a plurality of diodes and several input signals become output signals combined, whereby the input signals are also present in complementary form (negated input signals e? ö etc.). All signals are trix linked together. The diodes are to IJnel Levels and or levels combined. The AND-stages are: by the one above the stitches lying diodes and resistors are formed, the or stages by the lines below the dashed lines diodes and resistors. The carry is formed in a bistable form, and it is for this purpose the Flip-flop circuit F used. The periods formed are included in the input combination with cin. . . . .

Die Wirkungsweise soll an einigen Zahlen kurz erläutert werden. Es stehe bei der Dual-Dezimal-Uinsetzüng der'Wert 4 — 0/,OO an den Eingängen c.j. .. c_(l; Wegen der Dual-Dezimal-Umsetzung ist d == 0. Ferner soll kein Eingangsübertrag U₁..' der nächstniedrigen Dezimale vorliegen, d. li. ü_t, ---0.In der WaTiIheitstabelle nach F i g. 4b ist dies unter der Eingabe der Dual-Dezimal-Unisetzung zusammengestellt. Die gleichen Werte liegen an den entsprechend bezeichneten Eingangskiemmen der Matrix nach Fig. 4a. An den Klemmen d, H₁,., e_v c.„ C₁ und C₀ liegen der Reihenfolge nach die Werte 00 ()/.()(). An den Klemmen 71, Tf₁..., T_v T₁, T₁, T₀ liegen die negierten Werte, also LLLOLL. Betrachtet man die Und-' Stufen 1 . .'. 23 (Und-Stufe 1 besteht aus dem Wider-' stand 1 und den'Gleichrichtern an den Punkten Ϊ7, C₂, f7„; Und-StuTe 2 besteht aus dem Widerstand 2 und den Gleichrichtern an den Punkten ,17, C₁, C₀ usw.), so-ist ersichtlich, daß nur am Ausgang'der' Und-Stufe 1 der Wert L entstehen kann,, «Ja d ¹^ L und C₁-L ist, so daß sich an der entspredieiVdeir Oder-Stufe 3' der Weit/, ergibt, der ah den Ausgang λ., gelangt. Die Und-Stufen 20... 2i ergeben, alle den Weit 0 an ihren Ausgängen, so daß auch die Oder-Stufe //' am Ausgang (//„) den_Wert 0 aufweist,.The mode of action should be briefly explained using a few numbers. With the dual-decimal Uinsetzüng the value 4 - 0 /, OO is at the inputs cj . .. c _(l ; Because of the dual-decimal conversion, d == 0. Furthermore, there should be no input carry U ₁ .. 'of the next lower decimal, i.e. left u _t , ---0. In the truth table according to F i g. 4b this is compiled by entering the dual-decimal conversion. The same values are at the correspondingly labeled input terminals of the matrix according to FIG. 4a. At the terminals d, H ₁ ,., e _v c. "C ₁ and C ₀ are in the sequence 00 () /. () (). The negated values are at terminals 71, Tf ₁ ..., T _v T ₁ , T ₁ , T ₀ , i.e. LLLOLL the And- 'stages 1 ...'. 23 (And-stage 1 consists of the resistance 1 and the 'rectifiers at points Ϊ7, C ₂ , f7 "; And-stage 2 consists of the resistance 2 and the Rectifiers at points 17, C ₁ , C ₀ etc.), it can be seen that the value L can only arise at the output of 'the' AND stage 1 ,, «Yes d ¹ ^ L and C ₁ -L is, so that at the corresponding or level 3 'the far /, results, which ah the output λ., got. The AND stages 20 ... 2i all result in the far 0 at their outputs, so that the OR stage // 'at the output (// “) also has the value 0.

der über die Flip-Flop Stule /·' als H₁₁' --■- L ei scheint. Am Ausgang. </,, </,, a_x, <»,,. »„, H₁₁ der Matrix slil.ht also der Reilienfoliie 11ui.l1 an: /(K)IJ (8), entspricht., , der Multiplikation mit 2, Ul.. lnl-prcthendes ist .'inchwhich appears via the flip-flop Stule / · 'as H ₁₁ ' - ■ - L ei. At the exit. </ ,, </ ,, a _x , <»,,. »„, H _{11 of} the matrix slil.ht that is the Reilienfoliie 11ui.l1 an: / (K) IJ (8), corresponds to. ,, The multiplication by 2, Ul .. lnl-prcthendes is .'inch

der Wahrheitstabelle Fig. 4b unter Ausgabe bei der · Dual-Dezimal-Umsetzung zu entnehmen.the truth table Fig. 4b with output at the Dual-decimal conversion can be found.

Liegt dieselbe Zahl OLOO (4) mit einem Übertrag li_e=L aus der nächstniederen Dezimale vor, so ändert sich an den Eingangsklemmen e, i der Matrix nichts gegenüber vorher. Der Wert an der Klemme ü_c _ wird nunmehr jedoch = L. Damit erscheint am Ausgang der Und-Stufe 17 der Wert L, da am Gleichrichter des Punktes 3 und am Gleichrichter des Punktes ii_e_ der Wert L auftritt. Am Ausgang der Oder-Stufe 0' ergibt sich gleichfalls der Wert L, so daß nunmehr am Ausgang a₃... a₀ der Matrix der Wert LOOL (9) mit Übertrag i7„ = 0 ansteht. Das entspricht wieder der Multiplikation mit 2 plus 1. Entsprechendes ist auch der Wahrheitstabelle unter Ausgäbe bei der Dual-Dezimal-Umsetzung mit Übertrag u_e_ =L zu entnehmen.If the same number OLOO (4) is present with a carry li _e = L from the next lower decimal, nothing changes compared to before at the input terminals e, i of the matrix. The value at the terminal ü _c _ is now = L. This means that the value L appears at the output of the AND stage 17, since the value L occurs at the rectifier at point 3 and at the rectifier at point ii _e _. At the output of the OR stage 0 'there is also the value L, so that the value LOOL (9) with carry i7 "= 0 is now at the output a ₃ ... a _{0 of the matrix.} This again corresponds to the multiplication by 2 plus 1. The same can be found in the truth table under Outputs for the dual-decimal conversion with carry u _e _ = L.

Bei der Dezimal-Dual-Umsetzung liege wieder die Eingangszahl OLOO (4) ohne Übertrag ü_e+=0 vor. Das Signal d ist dabei stets = L. An den Eingangsklemmen e, ~e der Matrix α hat sich nichts geändert. An der Klemme d liegt jetzt jedoch das Signal L. In the case of the decimal-to-dual conversion, the input number OLOO (4) is present again without carryover ü _{e +} = 0 . The signal d is always = L. Nothing has changed at the input terminals e, ~ e of the matrix α. However, the signal L is now at terminal d.

Allein der Ausgang der Und-Stufe 14 wird dadurch zu L, so daß am Ausgang der Oder-Stufe 1' der Wert L auftritt. Damit liegt am Ausgang a₃ ... a₀ der Matrix der Wert 00LO (2) mit dem Übertrag ü_a = 0. Liegt dieselbe Zahl OLOO (4) am Eingang der Matrix bei einem Übertrag ü_e ₊ = L vor, was also der Zahl 14 entspricht^ so ändert sich wieder nichts an den Klemmen e, ~e und an der Klemme d. Es liegt jetzt aber an der Klemme w₍,₊ der Wert L. Dadurch wird der Ausgang der Und-Stufe 11 und der der Und-Stufen 16, 19 = L. Entsprechend entsteht auch am Ausgang der Oder-Stufen 0', 1', 2' der Wert L. Damit ist der Ausgang a₃... a₀ der Matrix nunmehr OLLL (7) mit dem Übertrag ü_a = 0. Dies entspricht auch wieder der Ausgabe der Wahrheitstabelle b. Only the output of the AND stage 14 thereby becomes L, so that the value L appears at the output of the OR stage 1 '. This means that at the output a ₃ ... a _{0 of} the matrix the value 00LO (2) with the carry _a = 0. If the same number OLOO (4) is at the input of the matrix with a carry _e ₊ = L, so what corresponds to the number 14 ^ so nothing changes at terminals e, ~ e and at terminal d. However, it is now at the terminal w ₍ , ₊ the value L. This means that the output of the AND stage 11 and that of the AND stages 16, 19 = L. Correspondingly, the output of the OR stages 0 ', 1' also arises , 2 'the value L. The output a ₃ ... a _{0 of} the matrix is now OLLL (7) with the carry ü _a = 0. This again corresponds to the output of the truth table b.

Die angeführten Beispiele dürften die Wirkungsweise der Matrix ausreichend verdeutlicht haben. Offensichtlich wird allein durch das Vorhandensein oder NichtVorhandensein des Signals d eine Division bzw. Multiplikation durch 2 erreicht unter gleichzeitiger Berücksichtigung der Überträge ü_e_ bzw.The examples given should have sufficiently illustrated the mode of operation of the matrix. Obviously, a division or multiplication by 2 is achieved solely through the presence or absence of the signal d , while at the same time taking into account the carries ü _e _ or

Hierzu 4 Blatt ZeichnungenFor this purpose 4 sheets of drawings

Claims

Claims: Place the binary number is built up or in which the binary number is entered to generate the decimal number as a carry over of the lowest decimal place and from this the decimal number is built up by multiplying by 2, with a tetradic shift register that has one for each decimal Contains correction matrix, and with memories for pure binary numbers, whereby each multiplication or division step with 2 of two against each other in time

1. Number converter for converting binary encrypted decimal numbers into natural binary numbers and vice versa, whereby to generate the
Binary number divides the decimal number by 2
and from the carry over of the lowest decimal
Digit the binary number is built up or in which the binary shifted pulses can be controlled to generate the decimal number, the two different numbers as a carry of the lowest decimal digit to which clock signal sequences are assigned,
is entered and from this by multiplication It is already an arrangement for the implementation of

with 2 the decimal number is built up, with a decimal number in binary numbers or, conversely, shift register operating in a beta-tetradic manner, which has become known for (German patent specification 1 035 943). each decimal contains a correction matrix, and 15 The arrangement contains a shift register, its with memories for pure binary numbers, each one part for receiving the binary encoded multiplication or division step with 2 of decimal number and the other part for receiving two mutually shifted impulses - serves the natural binary number. For number conversion it is controllable that the two different clocking are assigned to the number signal sequences in one register part, characterized by stepwise multiplication or division that the first shifts these with 2 into the other register part, with clock signal sequences one per In each stage, a memory - a correction network between each two displacement elements - the first impulse distribution circuit can be controlled by one place the decimal part on the unsteading (R) , through the positive storage of pseudo-digits and transmission, checks and outputs the corresponding corrections together performs. The output (C) of the correction matrix (MO) for shifting the register content by one place is controlled by the tetrad with the lowest place value in the known arrangement of two pulse closed inputs of the memory (BSO to source).

BS 19) for the pure binary numbers in decimal The invention is based on the object of a

Dual conversion can be released one after the other. 30 Arrangements of the type mentioned at the beginning can be further developed and developed through their negated memory output so that automatically a series of simultaneous signals signals the connection of the outputs of these given decimal places one after the other in dual memories (BSO to Z? 519 ) for pure binary numbers are converted, after the conversion one to an input (A) of the same correction series of simultaneously specified binary numbers of the matrix (MO) with dual-decimal conversion control 35 series are converted into decimal numbers, and bar is that control circuits are used by the first pulse distribution circuit for this purpose, of which device (R) after a completed pulse cycle
a second pulse distribution circuit (R '), each having one storage element per stage, can be incremented so that a part of these storage elements with 40
Gate circuits are connected to which the binary
encrypted decimal numbers can be specified and
each of which is connected to a stage (50 to SS) of the tetradic shift register, and that

gate circuits can be controlled by another part of these memory elements 45 sam to an output (C) of the correction matrix (MO), to which the dual numbers for the tetrad with the lowest value can be specified and which each with the closed inputs of the memory (BSO to BS 19) Memory (BSO ... BS19) for pure binary numbers for which pure binary numbers are connected for decimal-dual conversion. can be released one after the other and through their

2. Number converter according to claim 1, characterized by 5 ° negated memory output signals, the connection of the characterized in that the correction matrix (MO to outputs of this memory (BSO to ΖΪ5Ί9) for pure MS) prevents binary numbers from occurring at an input (A) of the same corundum can be switched from multiplication by 2 to division by 2 correction matrix (MO) with dual-decimal conversion or vice versa. is controllable that through the first pulse distributor

3. Number converter according to claim 1 or 2, 55 circuit (R) after a completed pulse cycle, characterized in that the shift register, a second pulse distribution circuit (R '), each having one storage element per stage, can be incremented, that some of these storage elements are connected to gate circuits are to which the binary encrypted decimal numbers can be specified and each

are connected to a stage (SO to 55) of the tetradic shift register, and that gate circuits through another part of these memory elements

The invention relates to a number reversible to which the binary numbers can be specified

Setter for converting binary-coded decimal ⁶ 5 and each with the memory (B50 to B519) for numbers into natural binary numbers and vice versa, where pure binary numbers are connected.

divided by 2 to generate the binary number.

^ .wjrd. and from the transfer of the lowest decimal, the correction matrix changes the occurrence of pseudo

the majority of the number can be used for both decimal-dual and dual-decimal conversion. ; '! The object is achieved according to the invention in that the first of these clock signal sequences can be used to control a first pulse distribution circuit (R) which has one storage element per stage and whose positive storage output signals