DE1297951B - Verfahren zum AEtzen von Halbleiterkoerpern - Google Patents
Verfahren zum AEtzen von HalbleiterkoerpernInfo
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- 239000004065 semiconductor Substances 0.000 title claims description 68
- 238000005530 etching Methods 0.000 title claims description 28
- 238000000034 method Methods 0.000 title claims description 21
- 230000000873 masking effect Effects 0.000 claims description 11
- 229910052751 metal Inorganic materials 0.000 claims description 7
- 239000002184 metal Substances 0.000 claims description 7
- 239000010970 precious metal Substances 0.000 claims 1
- 239000010410 layer Substances 0.000 description 55
- 235000012431 wafers Nutrition 0.000 description 8
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 5
- 239000013078 crystal Substances 0.000 description 5
- 229910052710 silicon Inorganic materials 0.000 description 5
- 239000010703 silicon Substances 0.000 description 5
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 4
- 239000000463 material Substances 0.000 description 4
- KWYUFKZDYYNOTN-UHFFFAOYSA-M Potassium hydroxide Chemical compound [OH-].[K+] KWYUFKZDYYNOTN-UHFFFAOYSA-M 0.000 description 3
- 230000002349 favourable effect Effects 0.000 description 3
- GRYLNZFGIOXLOG-UHFFFAOYSA-N Nitric acid Chemical compound O[N+]([O-])=O GRYLNZFGIOXLOG-UHFFFAOYSA-N 0.000 description 2
- 238000005452 bending Methods 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 2
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 2
- 239000010931 gold Substances 0.000 description 2
- 229910052737 gold Inorganic materials 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 229910017604 nitric acid Inorganic materials 0.000 description 2
- 239000010409 thin film Substances 0.000 description 2
- 238000007740 vapor deposition Methods 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- XSTXAVWGXDQKEL-UHFFFAOYSA-N Trichloroethylene Chemical group ClC=C(Cl)Cl XSTXAVWGXDQKEL-UHFFFAOYSA-N 0.000 description 1
- 238000003491 array Methods 0.000 description 1
- 239000010953 base metal Substances 0.000 description 1
- 230000000903 blocking effect Effects 0.000 description 1
- 238000004140 cleaning Methods 0.000 description 1
- 238000010276 construction Methods 0.000 description 1
- 239000003599 detergent Substances 0.000 description 1
- 239000002019 doping agent Substances 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 229910052732 germanium Inorganic materials 0.000 description 1
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 1
- 229910000510 noble metal Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000002904 solvent Substances 0.000 description 1
- 239000002344 surface layer Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
- H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
- H01L21/308—Chemical or electrical treatment, e.g. electrolytic etching using masks
-
- C—CHEMISTRY; METALLURGY
- C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
- C23F—NON-MECHANICAL REMOVAL OF METALLIC MATERIAL FROM SURFACE; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL; MULTI-STEP PROCESSES FOR SURFACE TREATMENT OF METALLIC MATERIAL INVOLVING AT LEAST ONE PROCESS PROVIDED FOR IN CLASS C23 AND AT LEAST ONE PROCESS COVERED BY SUBCLASS C21D OR C22F OR CLASS C25
- C23F1/00—Etching metallic material by chemical means
- C23F1/02—Local etching
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- Chemical & Material Sciences (AREA)
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Chemical Kinetics & Catalysis (AREA)
- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
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- General Physics & Mathematics (AREA)
- General Chemical & Material Sciences (AREA)
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Description
- Die Erfindung bezieht sich auf ein Verfahren zum Ätzen von Halbleiterkörpern, bei dem die vor dem Ätzangriff zu schützenden Teile auf der Halbleiteroberfläche mit einer maskierenden Schicht bedeckt werden.
- Da die in der Halbleitertechnik verwendeten Atzmittel nicht nur senkrecht zur maskierten Halbleiteroberfläche, sondern auch parallel zu=dieser angreifen, erfolgt bei den bekannten Ätzverfahren, bei denen Teile der Halbleiteroberfläche mittels einer Maske abgedeckt sind, immer, eine Unterätzung der Maskierungsschicht.
- Dies ist besonders dann von Nachteil, wenn die Maskierungsschicht. nachdem Atzvorgang nicht von der Halbleiteroberfläche entfernt wird, sondern als Flächenkontakt auf der Halbleiteroberfläche verbleiben soll.
- Zur Erläuterung einiger besonders schwerwiegender Nachteile, die sich durch die Unterätzung der Maske ergeben, dienen die F i g. 1 und 2.
- In der F i g. 1 ist ein Halbleiterkörper 1 dargestellt, in dem durch Diffussion eine Schicht 2 entgegengesetzten Leitungstyps erzeugt ist, die zusammen mit dem Halbleiterkörper 1 einen pn-übergang 6 bildet. Die eine Oberfläche 24 des Halbleiterkörpers ist vollständig mit einer Maske 5 bedeckt, so daß an dieser Seite des Halbleiterkörpers kein Ätzangri$ erfolgen kann. Auf der gegenüberliegenden Seite 23 sind Atzmasken 3 und 4 angebracht, die nur Teile der Halbleiteroberfläche 23 bedecken und z. B. die Form eines Vierecks, insbesondere eines Rechtecks, einer Kreisscheibe, eines Dreiecks od. dgl. aufweisen. Eine derartige Form der Abdeckung wird im allgemeinen dazu benutzt, um bei einem Halbleiterkörper zur Erzielung geringer Kapazitäten überflüssiges Halbleitermaterial abzutragen. Die Form des nach Ablösung der Abdeckschicht stehengebliebenen Halbleitermaterials wird allgemein als Mesastruktur bezeichnet (von dem spanischen Wort »mesa«, bedeutet »Tafelberg«, abgeleitet).
- In der F i g. 2 ist eine Halbleiterscheibe nach dem Ätzvorgang dargeßte,llt, Bei der Ätzung. haben sich. die beiden Mesa 7 und. 8 gebildet, die durch den Atzangriff senkrecht zur Halbleiteroberfläche entstanden sind. Da aber, wie bereits ausgeführt, gleichzeitig auch parallel zur Halbleiteroberfläche ein Atzangriff erfolgt, der zwar im allgemeinen geringer als der in senkrechter Richtung ist, ist auch eine Unterätzung der Schichten 3 und 4 erfolgt. Durch die Masken 3 und 4 ist also nicht, der ganze-unter diesen Masken. liegende Halbleiterkörper von dem Ätzangriff geschützt worden, sondern am äußeren Rand ist ebenfalls eine Ätzung erfolgt. Dies hat zur Folge, daß die Masken an ihrem äußeren Rand über den Halbleiterkristall hinausrage: Es . entstehen dann Ecken _zwi- , schen der Maske und dem Halbleiterkörper, von denen eine in der F i g. 2 mit 9 bezeichnet ist, in denen das Ätzbad besonders stark haftet und die beim nachfolgenden Spülen durch das Spülmittel nur schwer erreicht werden können. Dies ist vor allem deshalb von Nachteil, weil der pn-übergang 6 im allgemeinen sehr dicht unter der Halbleiteroberfläche liegt und so eine Säuberung der Stellen des Mesa, an denen der pn-übergang an die Oberfläche tritt, kaum möglich ist. Außerdem ist wegen der sehr kleinen Abmessungen der einzelnen Systeme bei den auf das Ätzen folgenden Arbeitsgängen, z. B. beim Zerteilen in die einzelnen Halbleiteranordnungen, auch ein Verbiegen des überstehenden Randes der Maske möglich, wie dies' bei -der Maske 3 in der F i g. 2 am rechten Rand dargestellt ist. Da aber, wie bereits ausgeführt, der pn-übergang 6 dicht unter der maskierten Oberfläche liegt, hat dieses Umbiegen der Maske eine Veränderung der Oberfläche in der Nähe des pn-Übergangs und falls die Maske 3 als Anschlußkontakt dienen soll und daher aus einem Metall besteht, auch einen Kurzschluß des pn-übergangs zur Folge.
- Um diese Nachteile zu vermeiden, wird gemäß der . Erfindung ein Verfahren vorgeschlagen, bei dem eine die erste maskierende Schicht überdeckende zweite maskierende Schicht auf die Halbleiteroberfläche aufgebracht wird, deren Flächenausdehnung um "so viel größer als die der ersten Schicht gewählt wird, daß nur die zweite Schicht wenigstens teilweise unterätzt wird und daß die zweite Schicht dann wieder entfernt wird. Beim Verfahren gemäß der Erfindung wird also eine zweite Schicht auf die erste Schicht aufgebracht, die diese erste Schicht bedeckt, und außerdem größer ist als diese, so daß sie die die erste Schicht unmittelbar umschließenden Teile der Halbleiteroberfläche ebenfalls bedeckt. Bestimmt man durch einen Versuch die zu einer gewünschten senkrechten Ätztiefe gehörende, parallel zur Halbleiteroberfläche erfolgende Unterätzung, so kann man den von der zweiten Schicht zusätzlich bedeckten Teil der Halbleiteroberfläche so groß wählen, daß@während des Atzvorgangs die Unterätzung nur in diesem zweiten Bereich erfolgt. Je nach Größe der von der zweiten Schicht zusätzlich bedeckten Halbleiteroberfläche wird der über die erste Schicht hinausragende Rand der zweiten Schicht ganz oder teilweise- unterätzt.
- Gemäß einer besonders günstigen Ausführungsform der Erfindung wird die zweite Schicht so viel größer gewählt, daß die erste Schicht gerade nicht mehr unterätzt wird. Dabei wird die zweite- Schicht konzentrisch zur ersten Schicht auf die Halbleiteroberfläche aufgebracht. Soll die erste Schicht, wie dies gemäß einer besonders günstigen Ausführungsform- der Erfindung weiter vorgeschlagen wird, aus einem Metall bestehen und als Flächenkontakt für die Halbleiteranordnung verwendet werden, so kann, falls durch die Größe der zweiten Schicht dafür gesorgt wird, daß die erste Schicht gerade nicht mehr unterätzt wird, als Metall für den Flächenkontakt auch ein unedles Metall verwendet werden, da dieses beim Verfahren gemäß der Erfindung durch die zweite Schicht vor dein Angriff durch das Ätzmittel geschützt ist. Wird für die erste Schicht ein Edelmetall verwendet, so ist eine Unterätzung der ersten Schicht bis zu 1 Q/o des Durchmessers der größten Flächenausdehnung der ersten Schicht noch zulässig. Bei einer derartig geringfügigen Unterätzung treten die oben beschriebenen Nachteile noch nicht auf.
- Als zweite Schicht wird zweckmäßig Wachs auf die Halbleiteroberfläche aufgebracht, da dieses leicht durch Aufdampfen aufzubringen ist und außerdem auch gut, d. h. weitgehend rückstandslos, wieder entfernt werden kann.
- Gemäß einer Weiterbildung der Erfindung wird das Verfahren so durchgeführt, daß die beiden sich überdeckenden Schichten, insbesondere mehrere im Abstand voneinander angeordnete derartige Schichtenfolgen, nur auf einer der beiden ausgedehnten Oberflächen eines scheibenförmigen Halbleiterkörpers aufgebracht werden, während die gegenüberliegende Halbleiteroberfläche mittels einer Maske vollständig vor dem Atzangriff geschützt wird. Auf diese Weise entsteht eine Strukturierung in Form eines Mesa bzw. mehrerer Mesa auf einer Halbleiterscheibe, die durch entsprechendes Zerteilen der Halbleiterscheibe zwischen den einzelnen Mesa in eine Vielzahl von Halbleiteranordnungen aufgeteilt wird.
- Gemäß einer anderen Weiterbildung wird das Verfahren so durchgeführt, daß auf den zwei einander gegenüberliegenden ausgedehnten Oberflächen eines scheibenförmigen Halbleiterkörpers die beiden sich überdeckenden Schichten, insbesondere mehrere im Abstand voneinander angeordnete derartige Schichtenfolgen so aufgebracht werden, daß die maskierten und die nichtmaskierten Teile der Halbleiteroberfläche einander gegenüberliegen und daß der Halbleiterkörper in den nichtmaskierten Bereichen durchgeätzt wird. Auf diese Weise kann eine Scheibe in mehrere Halbleiteranordnungen aufgeteilt werden.
- Eine nähere Erläuterung der Erfindung wird im folgenden an Hand der F i g. 3 bis 5 gegeben.
- In der F i g. 3 ist ein Halbleiterkörper dargestellt, der aus den Zonen 1 und 2 gebildet ist, die den entgegengesetzten Leitungstyp aufweisen und einen pnübergang 6 bilden. Dabei kann der Halbleiterkörper 1 z. B. aus p-leitendem Silicium bestehen, in dem durch Diffusion von einem n-dotierenden Dotierungsstoff, wie z. B. Phosphor, eine Zone 2 des entgegengesetzten Leitungstyps erzeugt ist. Der pn-Übergang 6 liegt relativ dicht unter einer der beiden ausgedehnten Oberflächen der Halbleiterscheibe. Diese Oberfläche ist in der F i g. 3 mit 23 bezeichnet. Sie wird mit einer maskierenden Schicht 10 versehen, die z. B. aus einem Metall wie Gold besteht und gemäß einer besonders günstigen Ausführungsform der Erfindung als Anschlußkontakt für die Halbleiteranordnung dient, also die Schicht 2 sperrfrei kontaktiert. Diese erste maskierende Schicht 10 wird zweckmäßig durch Aufdampfen aufgebracht. Auf diese erste Schicht 10 wird eine zweite Schicht 11 aus Wachs aufgebracht, die zweckmäßigerweise ebenfalls aufgedampft wird. Die Wachsschicht 11 überdeckt die Schicht 10 und ist konzentrisch zu dieser auf die Halbleiteroberfläche 23 aufgebracht. Die der Halbleiteroberfläche 23 gegenüberliegende Halbleiteroberfläche 24 wird mittels einer Maske 5 vollständig vor dem Ätzangriff geschützt. Diese maskierende Schicht 5 kann z. B. ebenfalls aus einem Metall bestehen und als Anschlußkontakt für die Halbleiteranordnung dienen. Im allgemeinen sind auf der Oberfläche 23 mehrere derartige Schichtenfolgen 10, 11 im Abstand voneinander angeordnet, so daß gleichzeitig mehrere Halbleiteranordnungen hergestellt werden können. Ein derartig vorbehandeltes System wird nun in ein Ätzbad gebracht. Für Silicium wird dabei als Ätzmittel zweckmäßig Flußsäure und Salpetersäure verwendet. Wird z. B. eine Ätzlösung, die 6 °/o Flußsäure und den Rest Salpetersäure enthält und Silicium mit 111-Oberfläche verwendet, so beträgt für eine der Mesahöhe entsprechende Atztiefe von 40 u die Unterätzung, also der Ätzangriff parallel zur Halbleiteroberfläche, 30 #t. Um mindestens diesen Betrag muß die Ätzmaske 11 allseitig über die erste Schicht 10 überstehen, um zu gewährleisten, daß die Schicht 10 nicht unterätzt wird.
- In der F i g. 4 ist eine Anordnung gemäß F i g. 3 nach dem Atzen dargestellt. Bei diesem Ausführungsbeispiel war die Größe der zweiten Schicht 11 gerade so gewählt worden, daß der überstehende Bereich der zweiten Schicht 11 gerade dem unterätzten Bereich genau entspricht, so daß die erste Schicht 10 gerade nicht unterätzt wird. Nun wird die Wachsschicht 11 mit bekannten Lösungsmitteln, wie z. B. Trichloräthylen, entfernt und gegebenenfalls die Zerteilung der Halbleiterscheibe zwischen den einzelnen Mesa vorgenommen.
- Eine auf diese Weise hergestellte Halbleiterdiode ist in der F i g. 5 dargestellt. Die erste Schicht 10 der Abdeckmasken dient als elektrischer Kontakt für die n-leitende Zone 2. Auf der gegenüberliegenden Halbleiteroberfläche ist ebenfalls ein Kontakt 27 zur Kontaktierung der p-leitenden Siliciumschicht 1 vorgesehen, der z. B. aus Gold besteht. Er kann auch durch einen Teil der Abdeckmaske gebildet werden, falls die ganze Abdeckmaske aus diesem Metall besteht. Bei dieser in der F i g. 5 dargestellten Mesadiode ist erfindungsgemäß die Kristalloberfläche 29 des durch die Atzung entstandenen Mesa 28 vollständig von einem metallischen Anschlußkontakt 10 bedeckt.
- Das Verfahren gemäß der Erfindung eignet sich auch besonders gut für die Fertigung von Dünnschichtdioden in Koaxialbauweise, bei denen von sehr dünnen, beispielsweise 40 [ dicken Halbleiterscheiben ausgegangen wird, in welchen ein pn-Übergang verläuft. Das Aufbringen der beiden maskierten Schichten erfolgt dann auf beiden Seiten der Kristallscheibe. Die nichtmaskierten Teile der Halbleiterkristallscheibe werden durchgeätzt, so daß aus einer Kristallscheibe eine Vielzahl von Dünnschichtdioden entsteht.
- Die vorliegenden Ausführungsbeispiele wurden für Silicium beschrieben. Es ist jedoch selbstverständlich, daß auch anderes Halbleitermaterial mit dem Verfahren gemäß der Erfindung behandelt werden kann. Das Ätzmittel muß dann entsprechend dem verwendeten Halbleitermaterial geändert werden. So wird z. B. für Germanium zweckmäßig 30o/oiges Kaliumhydroxyd verwendet.
- Das Verfahren gemäß der Erfindung wurde an Hand von zweischichtigen Bauelementen beschrieben. Es kann selbstverständlich auch bei der Herstellung von mehrschichtigen Bauelementen, wie z. B. von Transistoren, mit Vorteil Anwendung finden.
Claims (7)
- Patentansprüche: 1. Verfahren zum Atzen von Halbleiterkörpern, bei welchen die vor dem Ätzangriff zu schützenden Teile auf der Halbleiteroberfläche mit einer maskierenden Schicht bedeckt werden, d a d u r c h gekennzeichnet, daß ein diese erste Schicht überdeckende zweite maskierende Schicht auf die Halbleiteroberfläche aufgebracht wird, deren Flächenausdehnung um so viel größer als die der ersten Schicht gewählt wird, daß nur die zweite Schicht wenigstens teilweise unterätzt wird und daß die zweite Schicht dann wieder entfernt wird.
- 2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß die zweite Schicht konzentrisch zur ersten Schicht auf die Halbleiteroberfläche aufgebracht wird.
- 3. Verfahren nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß als zweite Schicht eine Wachsschicht aufgebracht wird.
- 4. Verfahren nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß die Flächenausdehnung der zweiten Schicht so viel größer gewählt wird, daß die erste Schicht gerade nicht mehr unterätzt wird.
- 5. Verfahren nach Einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, daß als erste Schicht eine Metallschicht, insbesondere eine Edehnetallschicht; aufgebracht wird, die als Flächenkontakt für die Halbleiteranordnung verwendet wird.
- 6. Verfahren nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, daß die beiden sich überdeckenden Schichten, insbesondere mehrere im Abstand voneinander angeordnete derartige Schichtenfolgen, nur auf einer der beiden ausgedehnten Oberflächen eines scheibenförmigen Halbleiterkörpers aufgebracht werden, während die gegenüberliegende Halbleiteroberfläche mittels einer Maske vollständig vor dem Ätzangriff geschützt wird.
- 7. Verfahren nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, daß auf den zwei einander gegenüberliegenden ausgedehnten Oberflächen eines scheibenförmigen Halbleiterkörpers die beiden sich überdeckenden Schichten, insbesondere mehrere im Abstand voneinander angeordnete derartige Schichtenfolgen, so aufgebracht werden, daß die maskierten und die nichtmaskierten Teile der Halbleiteroberfläche einander gegenüberliegen und daß der Halbleiterkörper in den nichtmaskierten Bereichen durchgeätzt wird.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE1965S0095736 DE1297951B (de) | 1965-03-02 | 1965-03-02 | Verfahren zum AEtzen von Halbleiterkoerpern |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE1965S0095736 DE1297951B (de) | 1965-03-02 | 1965-03-02 | Verfahren zum AEtzen von Halbleiterkoerpern |
Publications (1)
Publication Number | Publication Date |
---|---|
DE1297951B true DE1297951B (de) | 1969-06-19 |
Family
ID=7519584
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE1965S0095736 Pending DE1297951B (de) | 1965-03-02 | 1965-03-02 | Verfahren zum AEtzen von Halbleiterkoerpern |
Country Status (1)
Country | Link |
---|---|
DE (1) | DE1297951B (de) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP0542647A1 (de) * | 1991-11-14 | 1993-05-19 | STMicroelectronics S.A. | Verfahren zur Ätzung eines tiefen Grabens |
-
1965
- 1965-03-02 DE DE1965S0095736 patent/DE1297951B/de active Pending
Non-Patent Citations (1)
Title |
---|
None * |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP0542647A1 (de) * | 1991-11-14 | 1993-05-19 | STMicroelectronics S.A. | Verfahren zur Ätzung eines tiefen Grabens |
FR2683944A1 (fr) * | 1991-11-14 | 1993-05-21 | Sgs Thomson Microelectronics | Procede de gravure d'un sillon profond. |
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