DE1295593B

DE1295593B - Method and circuit arrangement for digital message transmission with synchronization by level, frequency or phase changes and additional synchronous pulses

Info

Publication number: DE1295593B
Application number: DE1967J0034583
Authority: DE
Inventors: Irro; Dipl-Ing Fritz; Backer Philipe De
Original assignee: IBM Deutschland GmbH
Current assignee: IBM Deutschland GmbH
Priority date: 1967-09-15
Filing date: 1967-09-15
Publication date: 1969-05-22
Also published as: FR1577788A; NL6812935A; NL159252B; SE345055B; JPS4815361B1; CH476429A; BE720004A; GB1213569A

Description

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Die Erfindung betrifft ein Verfahren und eine vor, über größere Zeiträume, z. B. über mehrere Bit-Schaltungsanordnung zur digitalen Nachrichtenüber- Perioden oder ganze Zeichen-Perioden hinweg festtragung mit Synchronisierung durch Pegel-, Frequenz- zustellen, ob Monotonie und damit Gefahr für die oder Phasen-Wechsel und zusätzliche Gleichlauf- Synchronisierung vorliegt. In beiden Fällen werden impulse, welche sendeseitig eingefügt werden, wenn 5 aufeinanderfolgende Bits oder Bit-Gruppen ohne bei monotonen Folgen von übertragenen gleichwer- Wechsel der Bit-Wertigkeit gezählt und bei Erreichen tigen Bits der Gleichlauf des Empfängers nicht mit eines kritischen Zählwertes die Einfügung von zuSicherheit aufrechterhalten werden kann. sätzlichen Gleichlaufimpulsen mit wechselnder Bit-The invention relates to a method and a before, over longer periods of time, for. B. over several bit circuitry for digital message transmission over periods or entire character periods with synchronization by level and frequency feed, whether monotony and thus danger for the or there is a phase change and additional synchronization. In both cases will be impulses which are inserted at the sending end if 5 consecutive bits or bit groups do not have in the case of monotonous sequences of transmitted equivalents, changes in bit value are counted and when they are reached In terms of bits, the receiver's synchronization with a critical count value does not lead to the insertion of security can be sustained. additional synchronous pulses with changing bit

Bei der Synchronisierung durch Pegel-, Frequenz- Wertigkeit eingeleitet.Initiated during synchronization by level and frequency values.

oder Phasen-Wechsel wird der Gleichlauf zwischen io Es hat sich bei Nachrichtenübertragungssystemen, Sender und Empfänger durch die Pegel-, Frequenz- die mit der betrachteten Synchronisierung durch Bitoder Phasen-Wechsel bewirkt, welche jeweils peri- Wechsel arbeiten, ergeben, daß die Gefahr für den odisch zu bestimmten Zeitpunkten im Zuge der zu Gleichlauf zwischen Sender und Empfänger bei übertragenden Nachrichten erfolgen. Der Zeitgeber fehlenden Bit-Wechseln kontinuierlich zunimmt. Tritt des Empfängers läuft im wesentlichen unabhängig 15 dann wieder eine Periode mit häufigen Wechseln auf, vom Zeitgeber des Senders, wird jedoch bei jedem so wird die Sicherheit des Gleichlaufs proportional empfangenen Pegel-, Frequenz- oder Phasen-Wechsel der Häufigkeit von auftretenden Wechseln wieder immer wieder mit dem Zeitpunkt eines solchen verbessert. Es ist daher der besseren Ausnutzung des Wechsels verglichen und auf diesen ausgerichtet. Bei verwendeten Nachrichtenkanals dienlich, ein Vereiner Übertragung, bei der die Verwendung sämtlicher 20 fahren anzuwenden, bei dem nicht Bits oder abge-Code-Kombinationen in beliebiger Zeichenfolge zu- grenzte Bit-Gruppen ohne Wechsel gezählt und als lässig ist, kann sich ergeben, daß bei langen mono- Kriterium benutzt werden, sondern laufend das Vertonen Folgen von nur Null- oder Eins-Bits der hältnis der Zahl der übertragenen Zeichen zur Zahl Gleichlauf zwischen Sender und Empfänger nicht der dabei synchronisierenden Bit-Wechsel zu übermehr sicher gewährleistet ist. Es ist daher nahe- 35 wachen und als Kriterium für das Einfügen von zuliegend, überlange monotone Folgen zu vermeiden, sätzlichen Gleichlaufimpulsen zu verwenden,
ohne die Freizügigkeit der Codierung zu schmälern. Diese Aufgabe wird erfindungsgemäß dadurch ge-or phase change, the synchronism between io It has emerged in communication systems, transmitters and receivers through the level, frequency and the synchronization under consideration through bit or phase changes, which each work peri change, that the danger for which take place odically at certain times in the course of synchronous operation between sender and receiver in the case of transmitted messages. The timer for missing bit changes increases continuously. If the receiver occurs, a period with frequent changes then occurs again, essentially independently, from the transmitter's timer, but is always proportional to the level, frequency or phase change of the frequency of changes that occur with each received level, frequency or phase change again improved with the time of such. It is therefore compared to the better utilization of the change and geared towards this. In the case of message channels used, it may be useful to use an association transmission in which the use of all 20 drives, in which bits or coded combinations in any character sequence are not limited to bit groups without a change and are counted as permissible, it can result that be used for long mono criterion, but continuous dubbing sequences of only zero or one bits of the ratio of the number of characters transmitted to the number of synchronism between transmitter and receiver not the synchronizing bit change is guaranteed to be more secure. It is therefore advisable to avoid excessively long monotonous sequences and to use additional synchronous pulses as a criterion for inserting
without diminishing the freedom of coding. This object is achieved according to the invention

Nach dem bekannten Stand der Technik werden löst, daß mindestens ein zusätzlicher Gleichlaufimpuls solche Gleichlaufschwierigkeiten durch zwangsweise sendeseitig eingefügt wird, wenn das Verhältnis der periodische Einfügung von Synchronisierzeichen 30 Zahl der übertragenen Zeichen zur Zahl der Pegel-, behoben. Dies ist beispielsweise bekannt durch die Frequenz- oder Phasen-Wechsel einen vorbestimmten deutschen Patentschriften 1199314, 1202310, die kritischen Wert überschreitet.According to the known prior art, at least one additional synchronous pulse is solved Such synchronization difficulties will be inserted by forcibly on the transmit side when the ratio of the Periodic insertion of synchronization characters 30 Number of characters transmitted to the number of level, Fixed. This is known, for example, from a predetermined frequency or phase change German patents 1199314, 1202310, which exceeds the critical value.

britische Patentschrift 738 587 sowie die deutschen Die mit der Erfindung erzielten Vorteile bestehenBritish patent specification 738 587 as well as the German The advantages achieved with the invention exist

Auslegeschriften 1193 086, 1212146, 1214 727. insbesondere darin, daß an Stelle einer periodischen Ihnen allen ist gemeinsam, daß mit zwangsweise 35 Einblendung von Gleichlaufimpulsen oder einer Einperiodisch eingefügten Synchfonisierzeichen ein be- Wendung nach einer vorbestimmten Zahl von Bits trächtlicher Zeitbedarf innerhalb der gesamten Nach- oder Zeichen ohne Pegel-, Frequenz- oder Phasenrichtenübertragung belegt, somit also der Ubertra- Wechsel die Gleichlaufimpulseinblendung nur dann gungswirkungsgrad herabgemindert wird. erfolgt, wenn das Verhältnis der Zahl der übertrage-Auslegeschriften 1193 086, 1212146, 1214 727. in particular that instead of a periodic What they all have in common is that with a compulsory fade-in of synchronous pulses or a single-period inserted sync characters a phrase after a predetermined number of bits Considerable time requirement within the entire trailing or character without level, frequency or phase direction transmission occupied, so the Ubertra- change the synchronization impulse insertion only then efficiency is reduced. occurs when the ratio of the number of transmitted

Gemäß der deutschen Patentschrift 1190504 wer- 4° nen Zeichen zur Zahl der Wechsel einen vorbestimmden im Ruheintervall zwischen zwei Nachrichten ten, kritischen Wert überschreitet. Dies bedeutet, Taktsignale übertragen. Entsprechend der deutschen reziprok ausgedrückt, wenn das Verhältnis der Patentschrift 1192 239 werden ständig Füllzeichen Wechsel pro Summe der Zeichen einen kritischen übertragen, welche während der eigentlichen Nach- Wert unterschreitet.According to the German patent specification 1190504, 4 ° NEN characters for the number of changes are a predetermined one exceeds the critical value in the idle interval between two messages. This means, Transmit clock signals. According to the German expressed reciprocally, if the ratio of the In patent specification 1192 239, filler characters are constantly changing per sum of the characters a critical one transmitted which falls below the actual post-value.

richtenübertragung jeweils durch Informations- oder 45 Somit erlaubt das erfindungsgemäße Verfahren Prüfbits zu ersetzen sind. Diesen beiden Verfahren einen höheren Durchsatz von Nachrichten beinhaltenist gemeinsam, daß bei langen, monotonen Signal- den Bits und Zeichen in der Zeiteinheit, d. h., der folgen innerhalb ein und derselben Nachricht wie- Übertragungswirkungsgrad wird gegenüber den nach derum Gleichlaufschwierigkeiten auftreten können. dem Stand der Technik bekannten anderen Einblen-Durch die deutsche Auslegeschrift 1173 932 ist es 50 dungsverfahren gesteigert.Directional transmission in each case by information or 45 Thus, the method according to the invention allows Check bits are to be replaced. Both of these methods involve a higher throughput of messages in common that with long, monotonous signal the bits and characters in the time unit, i. h., the follow within one and the same message as- transmission efficiency is compared to the after Therefore synchronization difficulties can occur. other fade-in through-holes known in the prior art the German Auslegeschrift 1173 932 it is 50 training procedures increased.

bekannt, gleichzeitig mit der phasenmodulierten Eine Schaltungsanordnung zur Erkennung vonknown, simultaneously with the phase-modulated circuit arrangement for the detection of

Nachrichtensignalfolge durch zusätzliche Amplituden- gleichlauffördernden Bit-Wechsel-Signalen sowie modulation Taktsignale zu übertragen. Für hohe deren Verwendung in einer dem erfindungsgemäßen Übertragungsgeschwindigkeiten ist die Amplituden- Verfahren entsprechenden Schaltungsanordnung zur modulation jedoch kaum anwendbar. Ein anderes 55 laufenden Überwachung des Verhältnisses der Zahl Verfahren ist der österreichischen Patentschrift der übertragenen Zeichen zur Zahl der Pegel-, Fre-250 444 zu entnehmen. In dieser wird bei monotonen quenz- oder Phasen-Wechsel mit einigen weiteren Aufeinanderfolgen von Null- oder Eins-Zeichen eine Ausbildungen wird in den Unteransprüchen angegeben. Umcodierung in wechselnde Zeichen vorgeschlagen, Ein Ausführungsbeispiel der Erfindung ist in derMessage signal sequence through additional amplitude synchronization promoting bit change signals as well modulation to transmit clock signals. For high their use in one of the invention Transmission speeds is the circuit arrangement corresponding to the amplitude method modulation, however, is hardly applicable. Another 55 ongoing monitoring of the ratio of the number Procedure is the Austrian patent specification of the characters transferred to the number of level, Fre-250 444 can be found. In the case of monotonous frequency or phase changes, this is followed by a few more Sequences of zero or one characters in an embodiment are specified in the subclaims. Recoding in alternating characters proposed, An embodiment of the invention is in the

welche im Empfänger durch eine entsprechende 60 Zeichnung dargestellt und wird im folgenden näher Recodierung rückgängig gemacht wird. Hierbei dürfte beschrieben.which is represented in the receiver by a corresponding drawing and is explained in more detail below Recoding is reversed. This should be described.

ein erheblicher technischer Aufwand erforderlich sein Die zu übertragenden Nachrichtensignale werdenA considerable technical effort may be required. The message signals to be transmitted will be

und außerdem, wie angegeben, in Grenzfällen eine einer Verzögerungsschaltung DEL zugeführt. Am Textverfälschung auftreten. Ausgang N der Verzögerungsschaltung DEL stehenand also, as indicated, in borderline cases one is fed to a delay circuit DEL. Occur on text falsification. Output N of the delay circuit DEL are available

Gegenstand einer älteren Erfindung ist es, die 65 die Nachrichtensignale um etwa eine Bit-Periode Länge von kritischen, monotonen Zeichenfolgen aus verzögert zur Verfügung. Ein Signal TO wird dabei der Anzahl aufeinanderfolgender Bits gleicher Wertig- als Zeittakt benutzt, die Verzögerungsfunktion zu keit zu bestimmen. Eine andere Erfindung schlägt steuern. Die unverzögerten Nachrichtensignale vomThe object of an older invention is to reduce the 65 message signals by approximately one bit period Length of critical, monotonous strings available from delayed. A signal TO is thereby the number of successive bits of the same value - used as a clock pulse, the delay function ability to be determined. Another invention suggests steering. The instant message signals from

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Eingang JV + 1 der Verzögerungsschaltung DEL so- Dieses gelangt auf einen Eingang einer ODER-Schalwie die verzögerten Nachrichtensignale vom Aus- tung OO, welche ihrerseits über ihre Ausgangsleitung gang JV werden je einem Eingang einer Antivalenz- WZO ein Signal abgibt, das anzeigt, daß der Stand schaltung EXO zugeführt. Diese gibt im Takt eines des ersten Zählwerkes WZ ungleich Null ist. Dieser bit-periodischen Taktsignals Tl bei jedem Wechsel 5 Zustand hängt von der Anzahl der Bit-Wechsel wähder Bit-Wertigkeit von Null nach Eins oder von Eins rend der zurückliegenden Zeichenfolge ab. Dabei nach Null an ihrem Ausgang W ein Wechselsignal entlasten Zeichen mit mehreren Wechseln solche, in ab. Diese Wechselsignale werden über eine Tor- deren Verlauf kein Wechsel auftritt.
Schaltung AA und eine ODER-Schaltung OW auf Der Ausgang der ODER-Schaltung OO ist mit den Eingang eines ersten binären Zählwerkes WZ io einem Eingang einer Tor-Schaltung AB verbunden, gegeben. Die einzelnen Zählstufen Wl, W 2 und W 4 deren anderem Eingang zu Beginn jedes 8-Bit-Zeichens dieses ersten Zählwerkes WZ sind vermittels der über eine Leitung TBZ ein Impuls zugeführt wird. UND-Schaltungen +Al und +Al durch ein Zeit- Mit dem Ausgang der Tor-Schaltung AB ist der Einsignal Bitl... Bit 8ITl während der Taktzeiten des Eingang einer Verriegelungsschaltung FL verbunden. Taktsignals Tl addierend gesteuert und Übertrags- 15 Diese Verriegelungsschaltung FL wird somit für alle mäßig miteinander verbunden. Somit addiert dieses die Zeichen eingeschaltet, 2ü deren Beginn das erste erste Zählwerk WZ alle von der Antivalenzschaltung Zählwerk WZ ungleich Null enthält. Der Ausgang EXO erkannten Wechsel auf. Diese Addition wird der Verriegelungsschaltung FL ist dem ersten Einjedoch vermittels einer logischen Schaltung Ll be- gang einer Tor-Schaltung Λ16 zugeführt. Auf den grenzt. Ausgänge der Zählstufen Wl und W 4, sind 20 zweiten Eingang dieser Torschaltung A16 werden über Leitungen 2 und 4 den Eingängen der UND- über eine ODER-Schaltung Ol während jedes einschaltung A 6 der logischen Schaltung Ll zugeführt. zelnen Bits je zwei Impulse zugeführt, ein erster Die UND-Schaltung A 6 ist direkt mit einem Inverter Impuls zur Bit-Taktzeit Γ 3 über die Leitung Bitl... /6 verbunden. Somit gibt die logische Schaltung Ll Bit8/T3 und ein zweiter zur Bit-Taktzeit TA über immer so lange ein Ausgangssignal ab, wie das erste 35 die Leitung Bitl... BitSJT4. Die Tor-Schaltung A16 Zählwerk WZ noch nicht auf 6 steht. Über eine gibt also M= 16 Impulse durch, wenn zu Beginn des Leitung 5 wird dieses Ausgangssignal einem Eingang betreffenden Zeichens der Stand des ersten Zählder bereits genannten Tor-Schaltung AA zugeführt. werkes WZ ungleich Null ist. Zu bemerken ist noch Die Tor-Schaltung AA läßt somit Wechselsignale die Rückstell-Leitung TEZ der Verriegelungsschalvom Ausgang der Antivalenzschaltung EXO nur so 30 tung FL, über welche bei jedem einzelnen Zeichen lange zur Aufaddition in das erste Zählwerk WZ nach Ende des 16. Impulses im letzten, achten Bit hindurch, wie dieses noch nicht den Zählerstand die Verriegelungsschaltung FL wieder gelöscht wird, »sechs« erreicht hat. Damit ist der Vorteil gegeben, Die M= 16 Impulse werden über den ersten Eingang daß das erste Zählwerk WZ eine begrenzte Länge der ODER-Schaltung OV auf den Eingang des zweiten haben kann, ohne daß ein Überlauf und damit zu- 35 Zählwerkes VZ gegeben. Dieses ist dabei vom einsammenhängende Schwierigkeiten zu erwarten sind. geschalteten Ausgang der Verriegelungsschaltung FL Input JV + 1 of the delay circuit DEL so this arrives at an input of an OR switch such as the delayed message signals from the output OO, which in turn emits a signal via its output line output JV to an input of an antivalence WZO indicating that the booth circuit EXO supplied. This gives in the cycle of one of the first counter WZ is not equal to zero. This bit-periodic clock signal T1 at each change of state depends on the number of bit changes during the bit value from zero to one or from one from the previous character string. Thereby after zero at their output W an alternating signal relieve characters with several alternations such in from. These alternating signals are transmitted over a gate whose course no change occurs.
Circuit AA and an OR circuit OW open . The output of the OR circuit OO is connected to the input of a first binary counter WZ io, an input of a gate circuit AB . The individual counting stages W1, W 2 and W 4, whose other input at the beginning of each 8-bit character of this first counter WZ, are by means of which a pulse is supplied via a line TBZ. AND circuits + Al and + Al by a time The on- signal Bitl ... Bit 8ITl is connected to the output of the gate circuit AB during the cycle times of the input of an interlocking circuit FL. Clock signal Tl is controlled adding and carry 15 This latch circuit FL is thus moderately connected to each other for all. Thus, this adds the characters switched on, 2ü the beginning of which the first first counter WZ contains all of the non-equivalence circuit counter WZ not equal to zero. The EXO output recognized change on. This addition is fed to the latch circuit FL , however, by means of a logic circuit L1, through a gate circuit Λ16. On the borders. Outputs of the counting stages Wl and W 4, 20 are the second input of this gate circuit A 16 are fed via lines 2 and 4 to the inputs of the AND via an OR circuit Ol during each switch-on A 6 of the logic circuit Ll . Two pulses each are supplied to individual bits, a first one. The AND circuit A 6 is connected directly to an inverter pulse at the bit cycle time Γ 3 via the bit 1 ... / 6 line. Thus, the logic circuit Ll Bit8 / T3 and a second at the bit clock time TA from an output signal for as long as the first 35 the line Bitl ... BitSJT4. The gate circuit A 16 counter WZ is not yet at 6. M = 16 pulses are transmitted via one, if at the beginning of the line 5 this output signal is fed to a character relating to the input, the reading of the first counter of the aforementioned gate circuit AA. work tool is not zero. The gate circuit AA thus allows alternating signals to the reset line TEZ of the interlocking switch from the output of the antivalence circuit EXO only 30 device FL, via which for each individual character long to add to the first counter WZ after the end of the 16th pulse in through the last, eighth bit, as this has not yet cleared the counter reading of the interlocking circuit FL , has reached "six". This gives the advantage that the M = 16 pulses are transmitted via the first input so that the first counter WZ can have a limited length of the OR circuit OV to the input of the second without an overflow and thus an additional counter VZ . This is to be expected from the unrelated difficulties. switched output of the interlock circuit FL

Es wurde im gewählten Beispiel für die zu über- über eine Tor-Schaltung AN vermittels der UND-tragenden Nachrichtenzeichen ein 8-Bit-Code ange- Schaltungen -Bl, -Bl, —B4... Subtraktiv genommen. Während des ersten Bits zur Taktzeit T4 steuert, jedoch nur dann, wenn sein eigener Zählerist die additive Steuerung des ersten Zählwerkes WZ 40 stand, über eine logische Schaltung L 2 erkannt, ausgesetzt. An ihre Stelle tritt eine Subtraktive ungleich Null ist. Unter Null ist also auch im zweiten Steuerung vermittels der UND-Schaltungen —Al Zählwerk VZ keine Subtraktion möglich, weil beim und —Al durch ein Zeitsignal Bit VT 4. Während Zählerstand Null die Tor-Schaltung ,4JV gesperrt wird, dieser subtraktiven Steuerzeit wird auf den Eingang An dieser Stelle sei die Steuerung der bereits obendes ersten Zählwerkes WZ ein Impuls über die Takt- 45 genannten Tor-Schaltung AS erläutert, welche die leitung UIZ, die noch näher zu beschreibende Tor- Subtraktionsimpulse auf das erste Zählwerk WZ nur Schaltung AS und die ODER-Schaltung OW ein Im- passieren läßt, wenn das zweite Zählwerk VZ ungleich puls gegeben. Dieser Impuls gelangt einmal für jedes Null steht und ebenfalls zu Beginn des betreffenden Zeichen auf den Eingang des ersten Zählwerkes WZ. Zeichens der Stand des ersten Zählwerkes WZ selbst Er vermindert die jeweils aufaddierte Zahl von 50 ungleich Null ist. Diese Bedingung wird durch die Wechselsignalen (maximal sechs) um Eins. Wie dabei Tor-Schaltung AB, die Verriegelungsschaltung FL eine Subtraktion unter Null vermieden wird, sei und die Tor-Schaltung AN gebildet und auf den später bei der Betrachtung der Tor-Schaltung AS Steuereingang der Tor-Schaltung AS gegeben,
erläutert. Ausgänge von Zählstufen des zweiten ZählwerkesIn the selected example, an 8-bit code was applied to the circuits -Bl, -Bl, -B4 ... Subtractive to be transferred via a gate circuit AN by means of the AND-bearing message characters. Controls during the first bit at clock time T4 , but only if its own counter is the additive control of the first counter WZ 40, recognized via a logic circuit L 2, suspended. In their place comes a non-zero subtractive. Below zero is no subtraction possible in the second control by means of the AND circuits —Al counter VZ , because with and —Al by a time signal bit VT 4. While counter reading zero, the gate circuit, 4JV is blocked, this subtractive control time is on the input At this point, the control of the first counter WZ above a pulse via the clock 45 called gate circuit AS is explained, which the line UIZ, the gate subtraction pulses to be described in more detail on the first counter WZ only circuit AS and the OR circuit OW allows an im to happen when the second counter VZ is not given a pulse. This pulse arrives once for every zero and also at the beginning of the relevant character on the input of the first counter WZ. Character the status of the first counter WZ itself. It reduces the added number of 50 which is not equal to zero. This condition is increased by one by the alternating signals (a maximum of six). As this gate circuit AB, the latch circuit FL is avoided subtraction below zero, and the gate circuit is ON formed and applied to the later-gate circuit when considering the AS control input of the gate circuit AS,
explained. Outputs from counting levels of the second counter

Der gleiche Impuls über die zweimal dargestellte 55 VZ, im gewählten Beispiel die Ausgänge der Zahl-Leitung UlZ, der für jedes übertragene Zeichen, wie stufen V 32 und V 64, sind mittels der Eingänge 32 bereits erwähnt, subtraktiv einmal dem ersten Zähl- und 64 der UND-Schaltung AX zusammengefaßt, werk WZ zugeführt wird, gelangt über eine ODER- Sobald im zweiten Zählwerk VZ der kritische Zähler-Schaltung OV auf den Eingang eines zweiten Zähl- stand 32 + 64 = 96 erreicht wird, gibt die UND-werkes VZ, das zu dieser Zeit vermittels der UND- 60 Schaltung AX über ihren Ausgang X = 96 ein Signal Schaltungen +Bl, +Bl, +B 4... durch denselben ab. Dieses ist das Signal, das die Einfügung von Impuls über die Leitung UlZ additiv gesteuert ist. zusätzlichen Gleichlaufimpulsen in hier nicht darge-Andererseits wird auf den Eingang dieses zweiten stellter Weise in den Zug der zu übertragenden NachZählwerkes VZ, jedoch abhängig vom Stande des richtenzeichen einleitet. Ferner wird dieses Signal ersten Zählwerkes WZ, Einfluß genommen. Solange 65 vom Ausgang der UND-Schaltung AX dazu benutzt, das erste Zählwerk WZ ungleich Null enthält und einen Rückstellimpuls über die Rückstell-Leitung R somit mindestens eine der Zählstufen Wl, Wl, W 4 für alle Stufen des zweiten Zählwerkes VZ zu geeingeschaltet ist, gibt deren Ausgang ein Signal ab. winnen.The same pulse via the 55 VZ shown twice, in the selected example the outputs of the number line UlZ, the for each transmitted character, such as levels V 32 and V 64, are already mentioned by means of the inputs 32, subtractively once the first count and 64 of the AND circuit AX summarized, work WZ is supplied, passes via an OR. As soon as the critical counter circuit OV in the second counter VZ reaches the input of a second count 32 + 64 = 96, the AND works VZ, which at this time by means of the AND 60 circuit AX via its output X = 96 a signal circuits + Bl, + Bl, + B 4 ... through the same. This is the signal that is additively controlled the insertion of impulses via the line UlZ. Additional synchronous impulses not shown here. On the other hand, the input of this second posed way in the train of the post-counter VZ to be transmitted, but depending on the status of the directional sign, is initiated. This signal from the first counter WZ is also influenced. As long as 65 is used by the output of the AND circuit AX to contain the first counter WZ not equal to zero and a reset pulse via the reset line R thus at least one of the counting stages Wl, Wl, W 4 is switched on for all stages of the second counter VZ , their output emits a signal. win.

Abschließend seien die Funktionsbedingungen der Schaltungsanordnung noch einmal zusammengefaßt:Finally, the functional conditions of the circuit arrangement are summarized again:

Jeder mittels der Antivalenzschaltung EXO erkannte Wechsel im seriellen Nachrichtenfluß wird im ersten Zählwerk WZ aufaddiert, jedoch nur bis zu einem Zählerstand von maximal sechs.Every change in the serial message flow recognized by the exclusive circuit EXO is added up in the first counter WZ , but only up to a counter reading of a maximum of six.

Für jedes übertragene Zeichen, zu dessen Beginn der Stand des ersten Zählwerkes WZ nicht Null ist, wird außerdem eine Eins vom Stand des ersten Zählwerkes WZ subtrahiert, vorausgesetzt allerdings, daß auch das zweite Zählwerk VZ nicht auf Null steht.For each character transmitted, at the beginning of which the reading of the first counter WZ is not zero, a one is also subtracted from the reading of the first counter WZ , provided, however, that the second counter VZ is not at zero either.

Im zweiten Zählwerk VZ wird für jedes Zeichen eine Eins aufaddiert.In the second counter VZ , a one is added for each character.

Im zweiten Zählwerk VZ wird andererseits eine Sechzehn subtrahiert, wenn zu Beginn des betreffenden Zeichens der Stand des ersten Zählwerkes WZ ungleich Null ist, jedoch nur so lange, bis das zweite Zählwerk VZ gegebenenfalls Null erreicht.In the second counter VZ , on the other hand, a sixteen is subtracted if the status of the first counter WZ is not equal to zero at the beginning of the relevant character, but only until the second counter VZ possibly reaches zero.

Wenn das zweite Zählwerk VZ beim Aufzählen den vorbestimmten kritischen Stand erreicht, wird das Signal zum Einfügen der zusätzlichen Gleichlaufimpulse gegeben und gleichzeitig das gesamte zweite Zählwerk FZ gelöscht.When the second counter VZ reaches the predetermined critical level during counting, the signal to insert the additional synchronous pulses is given and at the same time the entire second counter FZ is deleted.

Dieser kritische Zustand ist im gewählten Beispiel durch 96 Zeichen ohne Bitwechsel gegeben, wobei angenommen wird, daß ein Bitwechsel die Synchronisierung für maximal 16 Zeichen sicherstellt.In the example chosen, this critical state is given by 96 characters without a bit change, whereby it is assumed that a bit change ensures synchronization for a maximum of 16 characters.

Claims

Patent claims:

1. Method for digital message transmission with synchronization by level, frequency or phase changes and additional synchronous pulses, which are inserted at the transmitting end if the synchronism of the Recipient cannot be maintained with certainty, characterized in that that at least one additional synchronous pulse is inserted at the transmitting end if the ratio the number of characters transmitted to the number of level, frequency or phase changes exceeds a predetermined critical value.

2. Circuit arrangement for performing the method according spoke 1, characterized in that a delay circuit (DEL) is provided, the input (N + 1) and the output (N) are each connected to an input of an exclusive OR circuit (EXO) , which always then emits a change signal at its output (W) if a change occurs in the course of the transmitted bits.

3. A circuit arrangement for carrying out the method according to claim 1, characterized in that a first counter (WZ) is provided for counting the changes, the input of which on the one hand an alternating signal is added additively for each change and the input of which a pulse is fed subtractively on the other hand, if, due to the existing bit change, the content of a second counter (VZ) is correspondingly reduced so that the second counter (VZ) is provided to determine the ratio of characters to changes, the input of which is supplied with an additive pulse on the one hand for each character transmitted and on the other hand the input of this second counter (VZ) is fed a predetermined number of pulses subtractively for each character if the counter reading of the first counter (WZ) is greater than zero at the beginning of the respective character.

4. Circuit arrangement according to claim 3, characterized in that in front of the input of the first counter (WZ) a gate circuit (AA) is inserted which is controlled via its second input of at least one output of the first counter (WZ) in such a way that it only lets through signals to be added when the count of the first counter (WZ) is below a predetermined limit value.

5. Circuit arrangement according to claim 3 or 4, characterized in that in front of the control input of the second counter (VZ) for subtraction

. tion control a gate circuit (AN) is provided, which is controlled via its second input by the outputs of the counting stages (Vl, Vl, V4 ... F 64) of the second counter (VZ) in such a way that a subtraction in the second counter ( VZ) only takes place if its counter reading is greater than zero, thus avoiding a reduction in the counter reading below zero.

6. Circuit arrangement according to one of claims 3 to 5, characterized in that the pulse supplied to the first counter (WZ) subtractively for each character transmitted is passed via a gate circuit (AS) which is only open when the counts of both Counters (WZ and VZ) is greater than zero.

7. Circuit arrangement according to one of claims 3 to 6, characterized in that an output or, combined via an AND circuit (AX) , several outputs of the second counter (VZ) is used to issue a control command to insert at least one additional synchronous pulse / will.

8. Circuit arrangement according to claim 7, characterized in that a reset pulse for the second counter (VZ) is derived from the control command for inserting at least one additional synchronous pulse.

1 sheet of drawings