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DE1280311B - Vorwaerts-Rueckwaerts-Zaehlwerk fuer zweiphasige elektronische Binaersignalimpulsfolgen - Google Patents

Vorwaerts-Rueckwaerts-Zaehlwerk fuer zweiphasige elektronische Binaersignalimpulsfolgen

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Publication number
DE1280311B
DE1280311B DEC43212A DEC0043212A DE1280311B DE 1280311 B DE1280311 B DE 1280311B DE C43212 A DEC43212 A DE C43212A DE C0043212 A DEC0043212 A DE C0043212A DE 1280311 B DE1280311 B DE 1280311B
Authority
DE
Germany
Prior art keywords
binary signal
signal pulse
quinary
stages
binary
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
DEC43212A
Other languages
English (en)
Inventor
Dipl-Ing Dr Theo Stutz
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Rheinmetall Air Defence AG
Original Assignee
Oerlikon Contraves AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from CH537062A external-priority patent/CH397773A/de
Priority claimed from CH1041763A external-priority patent/CH421185A/de
Priority claimed from CH484965A external-priority patent/CH421186A/de
Application filed by Oerlikon Contraves AG filed Critical Oerlikon Contraves AG
Publication of DE1280311B publication Critical patent/DE1280311B/de
Withdrawn legal-status Critical Current

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    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
    • G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
    • G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
    • G06F7/50—Adding; Subtracting
    • G—PHYSICS
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    • G06F7/60—Methods or arrangements for performing computations using a digital non-denominational number representation, i.e. number representation without radix; Computing devices using combinations of denominational and non-denominational quantity representations, e.g. using difunction pulse trains, STEELE computers, phase computers
    • G06F7/64—Digital differential analysers, i.e. computing devices for differentiation, integration or solving differential or integral equations, using pulses representing increments; Other incremental computing devices for solving difference equations
    • G06F7/66—Digital differential analysers, i.e. computing devices for differentiation, integration or solving differential or integral equations, using pulses representing increments; Other incremental computing devices for solving difference equations wherein pulses represent unitary increments only
    • H—ELECTRICITY
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    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/22—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral
    • H03K5/26—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being duration, interval, position, frequency, or sequence
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Description

BUNDESREPUBLIK DEUTSCHLAND
DEUTSCHES
PATENTAMT
WSLEGESCHRIFT
Int. Cl.:
H03k
Deutsche KL: 21 al-36/22
Nummer: 1280 311
Aktenzeichen: P 12 80 311.1-31 (C 43212)
Anmeldetag: 29. August 1967
Auslegetag: 17. Oktober 1968- - · ·"" ~ **"
Die Erfindung betrifft ein Vorwärts-Rückwärts-Zählwerk für zweiphasige elektronische Binärsignalimpulsfolgen mit gleichstromgekoppelten Untersetzerstufen zur Weitergabe gleichartiger Binärsignalimpulsfolgen, die gegenüber den Eingangssignalfolgen in einem ganzzahligen Verhältnis untersetzt sind, worin mindestens eine dieser Untersetzerstufen als Quinärstufe zur Untersetzung im Verhältnis 5: 1 ausgebildet ist.
Es ist bekannt, ein Vorwärts-Rückwärts-Zählwerk für zweiphasige elektronische Binärsignalimpulsfolgen mit gleichstromgekoppelten Binäruntersetzerstufen zur Weitergabe gleichartiger Binärsignalimpulsfolgen auszubilden, die gegenüber den Eingangssignalimpulsfolgen im Verhältnis 2:1 untersetzt sind. Es ist weiterhin bekannt, mindestens eine dieser Untersetzerstufen zur direkten Signaluntersetzung in einem Verhältnis größer als 2: 1 und gemäß einem älteren Vorschlag als Quinärstufe zur Untersetzung im Verhältnis 5: 1 auszubilden. Der Erfindung liegt die Aufgabe zugrunde, den Aufbau einer solchen Quinärstufe zu vereinfachen.
Gemäß der Erfindung umfassen in einem Vorwärts-Rückwärts-Zählwerk vorstehend erläuterter Art die Quinärstufen zueinander identische, paarweise als Flip-Flop-Stufen zusammengeschaltete und zur simultanen Erfüllung nachfolgender Bedingungsgleichungen untereinander logisch verknüpfte Torschaltungen:
A. = BN + EO + a B = CN + AO r b C = DN + BO + c D = EN + CO + d
E = AN I- DO + e
worin mit
N= XY P = X
a = bP + eQ + A l = cP + aQ + B
~d = eP + cQ + D ~e = aP + dQ + E
Vorwärts-Rückwärts-Zählwerk
für zweiphasige elektronische
Binärsignalimpulsfolgen
Anmelder:
CONTRAVES A. G., Zürich (Schweiz)
Vertreter:
Dipl.-Ing. W. Paap,
Dipl.-Ing. H. Mitscherlich
und Dipl.-Ing. K. Gunschmann, Patentanwälte,
8000 München 22, Steinsdorfstr. 10
Als Erfinder benannt:
Dipl.-Ing. Dr. Theo Stutz,
Zollikerberg (Schweiz)
Beanspruchte Priorität:
Schweiz vom 30. August 1966 (12 559)
O=XY
XY
vier binäre Hilfssignale definiert sind, die ihrerseits von den zweiphasigen Eingangssignalpaaren X, X; Y, Y der Quinär-Untersetzer durch entsprechende logische Verknüpfung abgeleitet sind und wobei aus zweien der Torschaltungspaare die Ausgangs-Binärsignalpaare A, a; C, r zur Weiterverarbeitung in einer nachfolgenden Zählwerkstufe verwendet werden. In der Zeichnung ist ein Ausführungsbeispiel einer erfindungsgemäßen Quinärstufe schematisch dargestellt. Der dargestellten Quinärstufe_ werden zweiphasige Binärsignale .Y, X und Y, Y als Eingaiv.ssignale zugeführt. Daraus werden mit Hilfe von Und-Toren U die vier Hilfssignale
N = XY, P = XY, O = XY, Q = XY
erzeugt. Daraus werden wiederum mit Hilfe der Flip-Flop-Schaltungen FA, FB, FC, FD, FE die Größenpaare A, a, B, b, C, c, D, d, E, e nach den gegebenen Logikverknüpfungen mit Hilfe von Und-Toren U, Oder-Toren Or und Invertern / erzeugt, wobei die zweiten Ausgänge α, b, c, d, e den inversen Zuständen der ersten Ausgänge A, B, C, D, E entsprechen. _ _
Die Ausgangswertpaare A = X', A = a = X' und C=Y', C = C=Y' dienen als Eingangswerte für eine nachfolgende bekannte, zweiphasige Binär-Untersetzerstufe mit durchgehender Gleichstromkopplung bzw. für eine weitere Quinär-Untersetzerstufe nach der Zeichnung.
Diese hier vorgeschlagene Symmetrierung der logischen Torschaltungen erleichtert es, bei der Realisierung einer Quinärstufe mit lauter gleichen Toren auszukommen, vorzugsweise mit NAND-Torcn, welche einen Binärausgang U mit zwei Binäraus; gangen S, T nach der Beziehung U = S + T = S -~f
verknüpfen und die sich gut als integrierte Logik-Schaltungen mit invertierendem Verstärker bauen lassen.
809 627/12Ί2
Sofern vor dem Eingang einer erfindungsgemäßen Quinärstufe mit den erzeugten Binärsignalen A, B, C, D, E, von denen A und C als Ausgangssignale benutzt werden, je eine Binär-Untersetzerstufe geschaltet wird, deren binäre Ausgangssignalfolgen X, Y gegenüber deren Eingangssignalfolgen XO, YO im Verhältnis 2: 1 untersetzt sind, ergibt sich eine Dekadenstufe mit einer vollständigen Ausgangsperiode in A, C für 10 Perioden der Eingangssignale Z070 gemäß folgender Tabelle:
Pe XO YO X Fl A - , B C D E
0 0 0 0 L
0 0 L 0 0 0 J, 0 τ, 0
L L U L
L 0 0 L
0 0 L L
1 0 L L L 0 T, η T, T,
L L L 0
L 0 L 0
0 0 0 0
?. 0 L 0 0 0 T, 0 0 J,
L L 0 L
L 0 0 L
0 0 L L
3 0 L L L 0 T, τ, 0 T,
L L L 0
L 0 L 0
0 0 0 0
4 0 L 0 0 0 0 τ, 0 L
L L 0 L
L 0 0 L
0 0 L L
5 0 L L L 0 1, 0 τ,
L L L 0
L Q L 0
0 0 0 0
0 T, η 0
6 0 ι, 0 0
-r L L U L
L 0 0 L
0 0 L L
Pe XO FO Xl Fl A B C D E
0 0 0 0
4 0 L 0 0 0 0 T, 0 T,
L L 0 L
L 0 0 L
0 0 L L
5 0 L L L T, 0 T, 0 T,
L L L 0
L 0 L 0
0 0 0 0
fi 0 L 0 0 T; 0 T, 0 0
L L 0 L
L 0 0 L
0 0 L L
7 0 L L L T. 0 h J. 0
L L L 0
L 0 L 0
0 0 0 0
8 0 L 0 0 L 0 0 T. 0
L L ϋ L
L 0 0 L
0 0 L L
9 0 L L L T. T. 0 T, 0
L L L. ΰ
L' L L 0
0 0 0 0
10 0 L 0 0 0 T, 0 L 0
L L υ- L
L 0 0 L
0 0 L L

Claims (1)

  1. Patentanspruch:
    Vorwärts-Rückwärts-Zählwerk für zweiphasige elektronische Binärsignalimpulsfolgen mit gleichstromgekoppelten Untersetzerstufen zur Weitergabe gleichartiger Binärsignalimpulsfolgen, die gegenüber den Eingangssignalimpulsfolgen in einem ganzzahligen Verhältnis untersetzt sind, worin mindestens eine dieser Untersetzerstufen als Quinärstufe zur Untersetzung im Verhältnis 5 : 1 ausgebildet ist, dadurch gekennzeichnet, daß die Quinärstufen zueinander identische, paarweise als Flip-Flop-Stufen zusammengeschaltete und zur simultanen Erfüllung nachfolgender Bedingungsgleichungen untereinander logisch verknüpfte Torschaltungen umfassen:
    A = BN + EO + a B = CN + AO + b C = DN + BO+ c
    a = bP + eQ +'A b = cP + aQ + B
    ~d = eP + cQ + D E = AN + DO + e e = aP + dQ + E worin mit
    N=Xf P=XY O = XY Q = XY
    vier binäre Hilfssignale definiert sind, die ihrerseits von den zweiphasigen Eingangs-Binärsignalpaaren X, X; Y, Y der Quinär-Untersetzer durch entsprechende logische Verknüpfung abgeleitet sind und wobei aus zweien der Torschaltungspaare die Ausgangs-Binärsignalpaare A, a; C, c zur Weiterverarbeitung in einer nachfolgenden Zählerwerkstufe verwendet werden.
    Hierzu 1 Blatt Zeichnungen
    809 627/1292 10. M O Bundesdruckerei Berlin
DEC43212A 1962-05-04 1967-08-29 Vorwaerts-Rueckwaerts-Zaehlwerk fuer zweiphasige elektronische Binaersignalimpulsfolgen Withdrawn DE1280311B (de)

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CH537062A CH397773A (de) 1962-05-04 1962-05-04 Zähleinrichtung für bestimmte Signalmerkmale und Verwendung davon
CH1041763A CH421185A (de) 1963-08-23 1963-08-23 Logisches Netzwerk zur Verarbeitung zweiphasiger Inkrementsignalfolgen
CH484965A CH421186A (de) 1965-04-07 1965-04-07 Vorwärts-Rückwärts-Zählwerk für zweiphasige Binärsignalfolgen
CH1255966A CH441438A (de) 1962-05-04 1966-08-30 Vorwärts-Rückwärts-Zählwerk

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BE (2) BE676183A (de)
CH (1) CH441438A (de)
DE (3) DE1206179B (de)
FR (1) FR1519525A (de)
GB (4) GB1005054A (de)
NL (3) NL6515016A (de)
SE (3) SE316034B (de)

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GB1029011A (en) 1966-05-11
BE676183A (de) 1966-06-16
US3408484A (en) 1968-10-29
BE631718A (de)
FR1519525A (fr) 1968-04-05
GB1005054A (en) 1965-09-22
NL292259A (de)
GB1198144A (en) 1970-07-08
SE330039B (de) 1970-11-02
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