DE10323228A1

DE10323228A1 - Verfahren und Vorrichtungen zum Charakterisieren von Platinentestabdeckung

Info

Publication number: DE10323228A1
Application number: DE10323228A
Authority: DE
Inventors: Kenneth P. Fort Collins Parker; Kathleen J. Fort Collins Hird; Erik A. Loveland Ramos
Original assignee: Agilent Technologies Inc
Current assignee: Agilent Technologies Inc
Priority date: 2002-09-01
Filing date: 2003-05-22
Publication date: 2004-03-18
Also published as: TW200404151A; US6792385B2; SG120918A1; US20040044498A1; CN1479112A; MY134610A; TWI278603B

Abstract

Es sind Verfahren und Vorrichtungen zum Charakterisieren einer Platinentestabdeckung offenbart. Bei einem Verfahren sind potentiell fehlerhafte Eigenschaften für eine Platine aufgezählt, ohne Bezug darauf, wie die potentiell fehlerhaften Eigenschaften getestet werden könnten. Für jede aufgezählte potentielle fehlerhafte Eigenschaft wird eine Eigenschaftseinstufung erzeugt. Jede Eigenschaftseinstufung zeigt an, ob eine Testfolge nach einer potentiell fehlerhaften Eigenschaft testet. Eigenschaftseinstufungen werden dann gemäß einer Gewichtungsstruktur kombiniert, um eine Platinentestabdeckung für die Testfolge zu charakterisieren.

Description

In der Vergangenheit wurde die „Platinentestabdeckung", die durch eine bestimmte Testfolge geliefert wurde, die häufig im Hinblick auf „Bauelementabdeckung" und „Kurzschlußabdeckung" gemessen wurde. Bauelementabdeckung wurde als der Prozentsatz von Platinenbauelementen mit funktionierenden Tests gemessen, und Kurzschlußabdeckung wurde als der Prozentsatz von zugreifbaren Platinenknoten gemessen.
Das obige Modell einer Platinentestabdeckung wurde zu einer Zeit entwickelt, als Tester einen vollen Knotenzugriff auf eine Platine hatten (d. h. Zugriff auf die Mehrzahl (üblicherweise 95 – 100%) der Knoten einer Platine. Platinen waren ferner weniger dicht, weniger komplex und etwas leichter umgänglich aufgrund ihrer niedrigeren Betriebsfrequenz. In dieser Umgebung war das obige Modell akzeptabel.
Über das letzte Jahrzehnt hinweg sind Platinen hin zu einem eingeschränkten Zugriff migriert. Tatsächlich wird erwartet, daß Platinen mit einem Zugriff auf weniger als 20% ihrer Knoten bald gebräuchlich sein werden. Einige Treiber mit Zugriffsbeschränkung umfassen:

– sich erhöhende Platinendichte (Bauelemente/Quadratzentimeter erhöht sich)
– feine Leitungs- und Raum-Geometrie im Platinenlayout (d. h. kleinere Sondenziele)
– Gitterarraybauelemente mit sich erhöhender Abstandsdichte
– Hochfrequenzsignale, die präzise Layouts erfordern und keine Sondenziele liefern
– Platinenknotenzählungen, die mehrere Male höher sind als das Maximum, das auf einem Tester verfügbar ist.

Die obigen Änderungen haben die Anwendung des „alten" Modells der Platinentestabdeckung bestenfalls schwierig und in vielen Fällen bedeutungslos gemacht.
Die Nützlichkeit des „alten" Modells der Platinentestabdekkung wurde ebenfalls beeinträchtigt durch das Entstehen neuer und radikal unterschiedlicher Lösungsansätze zum Testen (z. B. automatisierte optische Inspektion (AOI = Automated Optical Inspection) und automatisierte Röntgeninspektion (AXI = Automated X-Ray Inspection)). Viele der neuen Testlösungsansätze sind sehr gut beim Testen nach bestimmten Defekten, aber eingeschränkt im Hinblick auf die Anzahl von Defekten, die dieselben testen können. So wird es immer fehlerhafter anzunehmen, daß ein Bauelement mit funktionierenden Tests ein ausreichend getestetes Bauelement ist. Folglich wird eine Platine häufig unterschiedlichen Test prozessen unterzogen, die in Kombination die „Testreihe" für eine bestimmte Platine definieren (siehe 2).
In Anbetracht des obigen Zustands der charakterisierenden Platinentestabdeckung werden neue Verfahren und Vorrichtungen zum Charakterisieren einer Platinentestabdeckung benötigt.

Es ist die Aufgabe der vorliegenden Erfindung, ein Verfahren zum Charakterisieren einer Platinentestabdeckung und eine Vorrichtung zum Bewerten einer Platinentestabdeckung mit verbesserten Charakteristika zu schaffen.

Diese Aufgabe wird durch ein Verfahren gemäß Anspruch 1 und eine Vorrichtung gemäß Anspruch 16 gelöst.

Gemäß einem exemplarischen Ausführungsbeispiel der Erfindung beginnt ein Verfahren zum Charakterisieren einer Platinentestabdeckung mit der Aufzählung von potentiell fehlerhaften Eigenschaften für eine Platine, ohne Hinblick darauf, wie die potentiell fehlerhaften Eigenschaften getestet werden könnten. Für jede aufgezählte potentiell fehlerhafte Eigenschaft wird eine Eigenschaftseinstufung erzeugt. Jede Eigenschaftseinstufung zeigt an, ob eine Testfolge eine potentiell fehlerhafte Eigenschaft testet. Eigenschaftseinstufungen werden dann kombiniert, um eine Platinentestabdeckung für die Testfolge zu charakterisieren.

Bevorzugte Ausführungsbeispiele der vorliegenden Erfindung werden nachfolgend Bezug nehmend auf die beiliegenden Zeichnungen näher erläutert. Es zeigen:
1 ein Verfahren zum Charakterisieren einer Platinentestabdeckung;
2 eine defekte Grundgesamtheit und ein VENN-Diagramm von Testern, die die defekte Grundgesamtheit abdecken;
3 die Anwendung eines auf Nähe basierenden Kurzschlußmodells;
4 eine beispielhafte Kombination von Komponenten-Eigenschaftseinstufungen;
5 eine exemplarische Weise zum Anzeigen einer Platinentestabdeckung an einen Benutzer;
6 ein Verfahren zum Vergleichen einer Platinentestabdeckung für zwei Testfolgen;
7 maximale theoretische Komponenten-PCOLA-Einstufungen über einer Testtechnik für einen willkürlichen Widerstand;
8 maximale theoretische Komponenten-PCOLA-Einstufungen über einer Testtechnik für ein beliebiges digitales Bauelement; und
9 bis 11 verschiedene Ausführungsbeispiele von Bauelemente zum Charakterisieren einer Platinentestabdeckung.
Definitionen
Vor dem Beschreiben von Verfahren und Vorrichtungen zum Charakterisieren einer Platinentestabdeckung werden bestimmte Definitionen bereitgestellt.
„Platinentestabdeckung" (oder einfach „Abdeckung") ist eine Anzeige der Qualität einer Testfolge.
Eine „fehlerhafte Eigenschaft" ist eine Eigenschaft, die inakzeptabel von einer Norm abweicht. Fehlerhafte Eigenschaften umfassen folgende, sind jedoch nicht auf dieselben beschränkt:

– eine offene Lötverbindung.
– eine Lötverbindung mit nicht ausreichendem, überschüssigem oder falsch geformten Lötmittel {möglicherweise mit oder ohne elektrische Anzeichen).
– einen Kurzschluß, der durch überschüssiges Lötmittel, gebogene Stifte oder Bauelementfehlausrichtung verursacht wird.
– ein totes Bauelement (z. B. eine integrierte Schaltung, die durch elektrostatisches Entladen beschädigt ist, oder ein eingerissener Widerstand).
– eine Komponente, die falsch plaziert ist.
– eine fehlende Komponente.
– eine polarisierte Komponente, die um 180° gedreht ist.
– eine falsch ausgerichtete Komponente (üblicherweise lateral versetzt).

Eine Platine kann nach einer potentiell fehlerhaften Eigenschaft getestet werden, durch Ausführen eines „Tests". Ein Test, wie er hierin definiert ist, ist ein Experiment von beliebiger Komplexität, das bestanden ist, wenn die getesteten Eigenschaften einer Komponente (oder eines Satzes von Komponenten) und ihre zugeordneten Verbindungen alle akzeptabel sind. Ein Test kann fehlschlagen, wenn eine getestete Eigenschaft nicht akzeptabel ist. Ein einfacher Test kann den Wert eines einzelnen Widerstandes messen. Ein komplexer Test kann Tausende von Verbindungen zwischen vielen Komponenten testen. Eine „Testfolge" ist ein Test oder eine Kombination von Tests, wobei die Sammlung derselben entworfen ist, um eine Platine ausreichend zu testen, so daß wahrscheinlich ist, daß die Platine ihre vorgesehene Funktion oder Funktionen in dem Gebiet ausführt.
Verfahren zum Charakterisieren einer Platinentestabdeckung
In der Vergangenheit war eine Frage von Testingenieuren üblicherweise „was bedeutet es, wenn ein Test fehlschlägt?". Diese Frage wird jedoch häufig durch Wechselwirkungen mit unvorhersehbaren Defekten verdeckt oder sogar durch die Robustheit eines Tests selbst. Wenn z. B. ein einfaches digitales Bauelement mit einem schaltungsinternen Test getestet wird, könnte der Test aus einer Anzahl von Gründen fehlschlagen, die folgende umfassen:

– es handelt sich um das falsche Bauelement;
– es befindet sich eine offene Lötverbindung an einem oder mehreren Stiften;
– das Bauelement ist tot; oder
– ein vorgeschaltetes Bauelement ist für einen Defekt nicht ordnungsgemäß deaktiviert.

Im Hinblick auf das Charakterisieren einer Platinentestabdeckung ist es bedeutender zu fragen „was bedeutet es, wenn ein Test bestanden ist?". Wenn z. B. eine einfache Widerstandsmessung bestanden ist, ist es bekannt, daß der Widerstand vorhanden ist, funktioniert, im richtigen Widerstandsbereich liegt und Verbindungen aufweist, die nicht im Leerlauf sind oder miteinander kurzgeschlossen sind.
1 stellt ein Verfahren 100 zum Charakterisieren einer Platinentestabdeckung dar. Das Verfahren 100 beginnt mit der Aufzählung 102 von potentiell fehlerhaften Eigenschaften für eine Platine, ohne Hinblick darauf, wie die potentiell fehlerhaften Eigenschaften getestet werden könnten. Für jede aufgezählte potentiell fehlerhafte Eigenschaft wird eine Eigenschaftseinstufung erzeugt 104. Jede Eigenschaftseinstufung zeigt an, ob eine Testfolge eine potentiell fehlerhafte Eigenschaft testet. Eigenschaftseinstufungen werden dann kombiniert 106, um eine Platinentestabdekkung für die Testfolge zu charakterisieren.
Potentiell fehlerhafte Eigenschaften
Potentiell fehlerhafte Eigenschaften einer Platine können durch syntaktisches Analysieren von beschreibenden Informationen für die Platine aufgezählt werden, einschließlich, aber nicht beschränkt auf: Topologiedaten (einschließlich XY-Positionsdaten), einer Netzliste, einer Materialliste und/oder computergestützter Entwurfsdaten (CAD-Daten).
Zusammen weisen die potentiell fehlerhaften Eigenschaften für eine Platine eine „defekte Grundgesamtheit" auf. 2 stellt eine solche defekte Grundgesamtheit 200 dar, sowie ein VENN-Diagramm von verschiedenen Testern (Tester A, Tester B und Tester C), die die defekte Grundgesamtheit 200 überdecken. Obwohl 2 ein VENN-Diagramm von Testern darstellt, können die potentiell fehlerhaften Eigenschaften, die eine defekte Grundgesamtheit 200 aufweisen (und sollten üblicherweise) ohne Rücksicht darauf aufgezählt werden, wie die potentiell fehlerhaften Eigenschaften getestet werden könnten.
Es besteht eine Anzahl von potentiell fehlerhaften Eigenschaften, die für eine Platine aufgezählt werden können. Bei einem Ausführungsbeispiel des Verfahrens aus 1 werden potentiell fehlerhafte Eigenschaften in „Komponenteneigenschaften" und „Verbindungseigenschaften" gruppiert. Es wird angenommen, daß Eigenschaften in diesen zwei Gruppen mehr als 90% der potentiell fehlerhaften Eigenschaften einer Platine ausmachen.
Die Eigenschaften für Komponenten und Verbindungen können ferner in „fundamentale Eigenschaften" und „qualitative Eigenschaften" unterteilt werden. Fundamentale Eigenschaften sind Eigenschaften, die die Operation einer Platine direkt beeinträchtigen. Qualitative Eigenschaften beeinträchtigen die Operation einer Platine vielleicht nicht direkt oder sofort, weisen jedoch das Potential auf, dies zu einem bestimmten Zeitpunkt zu tun (d. h. als ein latenter Defekt), oder zeigen Herstellungsprozeßprobleme an, die adressiert werden sollten, bevor die Probleme sich bis zu dem Punkt von beeinträchtigenden fundamentalen Eigenschaften verschlimmern.
Komponenteneigenschaften
Wie hierin definiert ist, ist eine „Komponente" etwas, das auf eine Platine plaziert ist, wie z. B. eine passive Komponente (z. B. ein Widerstand oder ein Induktor), eine integrierte Schaltung (IC), ein Verbinder, eine Wärmesenke, ein mechanischer Extrahierer, ein Streifencodeetikett, eine Hochfrequenz-Interferenzabschirmung (RFI-Abschirmung), ein Mehrfachchipmodul (MCM = Multi-Chip-Module), ein Widerstandsgehäuse etc. Im wesentlichen ist jeder Artikel, der in einer Materialliste einer Platine aufgelistet ist, eine Komponente (obwohl die meisten Komponenten die Form eines elektrischen Bauelements annehmen). Es wird jedoch darauf hingewiesen, daß die internen Elemente eines MCM oder eines Widerstandsgehäuses üblicherweise nicht als Komponenten gezählt werden. Obwohl die oben aufgelisteten Komponenten alle greifbar sind, können Komponenten auch nicht greifbar sein (z. B. ein Download eines Flashspeichers oder eines komplexen programmierbaren Logikbauelements (CPLD = Complex Programmable Logic Device), oder ein Funktionstest einer Bauelementgruppe).
Bei einem Ausführungsbeispiel des Verfahrens aus 1 weisen die fundamentalen Eigenschaften einer Komponente folgende auf: Vorhandensein, Korrektheit, Orientierung und Lebendigkeit. Von diesen ist das Vorhandensein am kritischsten, da die anderen drei Eigenschaften nicht bewertet werden können, wenn eine Komponente fehlt.
Es wird darauf hingewiesen, daß ein Test nach dem Vorhandensein einer Komponente manchmal impliziert, daß eine Komponente die korrekte Komponente ist. Vorhandensein und Korrektheit werden jedoch vorzugsweise als zwei unterschiedliche Eigenschaften aufgezählt, so daß inkorrekte Vermutungen über die Korrektheit einer Komponente beim Charakterisieren einer Platinentestabdeckung nicht gemacht werden. Es kann z. B. aus einem Widerstandsmeßtest bestimmt werden, daß eine Widerstandskomponente vorhanden ist. Derselbe Test kann jedoch nur teilweise bewerten, ob der korrekte Widerstand vorhanden ist (z. B. da ein Widerstandsmeßtest nicht bestimmen kann, ob ein Widerstand ein Kohlemassewiderstand, ein drahtgewickelter Widerstand, ein 10-Watt-Widerstand oder ein 0,1-Watt-Widerstand ist).
Das Vorhandensein kann als „teilweise getestet" beurteilt werden, wenn keine vollständige Sicherheit vorliegt, daß eine Komponente vorhanden ist. Für einen Hochzieh-Widerstand (Pull-Up-Widerstand), der zwischen VCC und einen digitalen Eingangsstift geschaltet ist, kann z. B. ein Grenz-Abtast-Test (Boundary-Scan-Test) verifizieren, daß der Stift hochgehalten wird. Dieser Zustand könnte jedoch auch auftreten, wenn der Stift im Leerlauf oder schwebend (floating) ist.
Ein Teilsatz der Vorhandensein-Eigenschaft ist die „Nicht-Vorhanden-Eigenschaft". Auf dieselbe Weise, die wünschenswert ist, um zu bestimmen, ob die Komponenten einer Platine nach Vorhandensein getestet werden, ist es in manchen Fällen wünschenswert, sicherzustellen, daß eine Komponente auf einer Platine nicht vorhanden ist (z. B. in dem Fall, in dem eine gegebene Platine nicht mit einer optionalen Komponente beladen werden soll).
Eine Bestimmung darüber, ob eine Testfolge nach Korrektheit der Komponenten testet, kann nur durchgeführt werden, nachdem (oder gleichzeitig) bestimmt wird, daß die Testfolge nach dem Vorhandensein einer Komponente testet. Arten, nach der Korrektheit einer Komponente zu testen, umfassen das Lesen der Identifikationsnummer (ID-Nummer), die auf eine Komponente gedruckt ist, unter Verwendung eines automatisierten optischen Inspektionssystems (AOI-System) oder durch Ausführen eines Boundary-Scan-Tests, um den ID-Code zu lesen, der in eine IC programmiert wurde.
Korrektheit kann als „teilweise getestet" beurteilt werden, wenn keine vollständige Sicherheit vorliegt, daß eine Komponente korrekt ist. Es wird z. B. der vorhergehend erörterte Widerstandsmeßtest berücksichtigt.
Eine weitere fundamentale Komponenteneigenschaft ist Orientierung. Üblicherweise liegen Orientierungsdefekte als Komponentenrotationsfehler in Inkrementen von 90° vor. Es besteht eine Anzahl von Arten, auf die eine Testfolge nach Orientierungsdefekten testen könnte. Ein AOI-System könnte z. B. nach einer Registrierungseinkerbung an einer IC suchen. Ein automatisiertes Röntgen-Inspektions-System (AXI-System; AXI = Automated X-Ray Inspection), könnte nach der Orientierung von polarisierten Chipkondensatoren suchen. Ein schaltungsinternes Testsystem (ICT-System; ICT = In- Circuit Test), könnte die Polarität einer Diode verifizieren.
Die Komponenteneigenschaft der Lebendigkeit kann so viele Faktoren umfassen, wie erwünscht. Bei einem Ausführungsbeispiel des Verfahrens aus 1 bedeutet Lebendigkeit grob ausgedrückt funktionsfähig und bedeutet nicht, daß sich eine Komponente gut genug verhält, um einen spezifischen Zweck zu erfüllen. Wenn z. 8. ein Boundary-Scan-Verbindungstest bestanden wird, dann müssen die Komponenten, die an dem Test teilgenommen haben, ausreichend lebendig sein (d. h. ihre Testzugriffstore (TAP = Test Access Ports) sind gut, ihre TAP-Steuerungen funktionieren, ihre I/O-Stifte funktionieren, etc.). Eine Annahme betreffend die IC-Lebendigkeit könnte ebenfalls durchgeführt werden, wenn ein NAND-Gatter eines 7400 Vierer-NAND einen Test besteht. Ferner zeigt die erfolgreiche Messung eines Wertes eines Widerstands die grobe Funktionsfähigkeit eines Widerstands an (z. B, daß der Widerstand nicht gebrochen ist oder intern kurzgeschlossen oder im Leerlauf ist).
Bei einem bevorzugten Ausführungsbeispiel des Verfahrens aus 1 ist die einzige qualitative Eigenschaft einer Komponente, die aufgezählt wird, Komponentenausrichtung. Ausrichtungsdefekte können laterale Versetzungen um eine relativ geringe Distanz, Rotation um ein Paar Grad oder „Querstellen" umfassen (wobei ein Bauelement an Ort und Stelle gelötet ist aber auf seiner Seite liegt und nicht fluchtend mit einer Platine ist). Ausrichtung unterscheidet sich von Orientierung insofern, daß ein Ausrichtungsdefekt nicht zu einer sofortigen Fehlfunktion führt, aber anzeigend für ein degeneratives Verfahrensproblem oder ein zukünftiges Zuverlässigkeitsproblem sein kann.
Die obigen Komponenteneigenschaften werden zusammen hierin manchmal als die PCOLA-Eigenschaften bezeichnet (d. h. Presence (Vorhandensein), Correctness (Korrektheit), Orientation (Orientierung), Liveness (Lebendigkeit) und Alignment (Ausrichtung). Das Verfahren aus 1 zählt vorzugsweise alle diese potentiell fehlerhaften Eigenschaften für eine Platine und möglicherweise andere auf. Es liegt jedoch innerhalb des Schutzbereichs dieser Offenbarung, weniger als alle dieser Eigenschaften und/oder unterschiedliche Eigenschaften aufzuzählen. Ferner können zu dem PCOLA-Eigenschaftssatz unterschiedliche Eigenschaften für unterschiedliche Komponenten und/oder Komponententypen auf einer Platine aufgezählt werden.
Nicht greifbare Komponenteneigenschaften
Obwohl das Konzept von „nicht greifbaren Komponenten" bereits eingeführt wurde, sollten Eigenschaften nicht greifbarer Komponenten weiter erörtert werden. Nicht greifbare Komponenten werden üblicherweise auf greifbare Komponenten bezogen, durch das Hinzufügen von einer oder mehreren Aktivitäten. In dem Kontext eines Downloads eines Flash-Speichers oder CPLD ist die Aktivität ein eingebauter Programmierungsprozeß, der Bits in die relevante greifbare Komponente installiert. Sobald sie identifiziert sind, können nicht greifbare Komponenten und ihre Eigenschaften als Teil des „Komponentenraums" einer Platine behandelt werden, zu Zwecken des Charakterisierens der Platinentestabdeckung. Viele der Komponenten- und Verbindungs-Eigenschaften, die oben ausgeführt sind, treffen für nicht greifbare Komponenten nicht zu. Z. B. wäre für einen Flash-Speicher-Download nur Vorhandensein und Korrektheit anwendbar (d. h. Programmiervorhandensein und Programmierkorrektheit).
Eigenschaften nach Komponententyp
Obwohl angenommen wird, daß die PCOLA-Komponenteneigenschaften 90% oder mehr der potentiell fehlerhaften Eigenschaften einer Komponente ausmachen, können bestimmte dieser Eigenschaften im Hinblick auf bestimmte Komponententypen bedeutungslos sein. Wenn eine Eigenschaft nicht getestet werden muß, dann muß dieselbe nicht aufgezählt werden. Folglich zählt ein Ausführungsbeispiel des Verfahrens aus 1 unterschiedliche potentiell fehlerhafte Eigenschaften für unterschiedliche Komponententypen auf.
Eigenschaften nach Gehäuse-Typ
Manchmal sind Komponententypen vielleicht nicht bekannt, es kann jedoch möglich sein, Gehäuse-Typen zu identifizieren. Wenn dies der Fall ist, kann das Verfahren aus 1 unterschiedliche potentiell fehlerhafte Eigenschaften für unterschiedliche Gehäuse-Typen aufzählen (da Komponententypen häufig von Gehäuse-Typen abgeleitet werden können).
Verbindungs-Eigenschaften
Eine „Verbindung" ist (üblicherweise) die Art, wie eine Komponente elektrisch mit einer Platine verbunden ist. Folglich werden Verbindungen zwischen Komponentenstiften und Platinenknotenanschlußflächen gebildet. Zu Zwecken dieser Offenbarung wird das Wort „Stift" als allgemeine Bezug nahme auf eine Einrichtung zum Verbinden einer Komponente mit einer Platine verwendet, die Stift, Anschlußleitungen, Kugeln, Säulen und andere Kontakte umfaßt. Sowohl gelötete als auch preßgepaßte Komponenten weisen Verbindungen auf. Eine bestimmte Komponente kann 0 oder mehr Verbindungen zu einer Platine aufweisen. Ein Widerstand weist z. B. nur zwei Verbindungen auf, eine IC kann Hunderte von Verbindungen aufweisen, und eine Wärmesenke kann keine aufweisen.
Eine bestimmte Instanz einer Verbindung ist die photonische Verbindung (z. B. eine Verbindung zwischen lichtemittierenden- und lichtaufnehmenden Bauelementen, oder einer Verbindung zwischen einem licht-emittierenden/-aufnehmenden Bauelement und einem photonischen Verbinder oder Kabel). Während dieselbe keine elektrische Verbindung ist, wird eine photonische Verbindung trotzdem verwendet, um Signale zu übertragen. Somit sind auf einer Platine, wo ein optoelektronischer Sender mit einem optoelektronischen Empfänger durch ein Faseroptikkabel verbunden ist, der Sender, der Empfänger und das Kabel Komponenten, wobei das Kabel eine Verbindung an jedem seiner Enden aufweist.
Eine Annahme, die in die nachfolgende Erörterung eingebracht wird ist, daß unbestückte Platinen als „gut bekannt" sind, bevor wertvolle Komponenten auf denselben befestigt werden. Somit wird angenommen, daß keine Knotenbahndefekte (z. B. Kurzschlüsse, Leerläufe oder qualitative Artikel wie unsachgemäße charakteristische Impedanz) einer Platine zu der Zeit intrinsisch sind, zu der Komponenten plaziert werden.
Bei einem Ausführungsbeispiel des Verfahrens aus 1 weisen die fundamentalen Eigenschaften einer Verbindung folgende auf: Kurzschlüsse, Leerläufe und Qualität.
Ein Kurzschluß ist eine unerwünschte Verbindung. Kurzschlüsse werden üblicherweise durch Anbringungsdefekte verursacht, wie z. B. verbogene Stifte und überschüssiges Lötmittel. Folglich können Kurzschlüsse unter Verwendung eines auf Nähe basierenden Modells aufgezählt werden (siehe 3). Wenn zwei Stifte (z. B. Stifte A, B, C, D, E) innerhalb eines spezifizierten „Kurzschluß-Radius, R" sind, dann besteht für dieselben eine Möglichkeit, unsachgemäß verbunden zu sein, und ein Kurzschluß zwischen den zwei Stiften sollte als eine potentiell fehlerhafte Eigenschaft einer Platine aufgezählt werden. Eine auf Nähe basierende Kurzschlußaufzählung kann unter Verwendung von 1) der XY-Position jedes Stifts, 2) der Seite einer Platine (oben oder unten), an der eine Komponente befestigt ist, und 3) Informationen darüber unternommen werden, ob eine Komponente 300 an der Oberfläche oder in einem Durchgangsloch befestigt ist.
Da ein Kurzschluß eine reflexive Eigenschaft von zwei Stiften ist (d. h. wenn Stift A mit Stift B kurzgeschlossen ist, dann ist Stift B mit Stift A kurzgeschlossen), wird die Abdeckung eines Kurzschlusses durch eine Testfolge am besten durch Aufzählen eines Kurzschlusses für nur einen der zwei Stifte bewertet.
Wenn Kurzschlüsse aufgezählt werden, ist es möglich, daß zwei Stifte innerhalb eines Kurzschluß-Radius mit demselben Knoten durch das Layout einer Platine verbunden werden. Folglich könnte es scheinen, daß eine potentiell fehlerhafte Kurzschluß-Eigenschaft nicht zwischen diesen beiden Stiften existiert. Ein verbogener Stift oder überschüssiges Lötmittel könnte jedoch trotzdem existieren, und die Stifte könnten daher auf unangemessene Weise kurzgeschlossen sein. Als Ergebnis kann eine Kurzschluß-Eigenschaft für diese Stifte trotzdem aufgezählt werden. Nur bestimmte Tester können nach einer solchen Kurzschluß-Eigenschaft testen, und ein identifizierter Defekt kann unschädlich sein. Der Defekt kann jedoch vor einer Zuverlässigkeitsfrage oder einem Verfahrensproblem warnen.
In der Vergangenheit hätten elektrische Tester mit vollem Knotenzugriff auf einer Platine jeden Knoten nach elektrischer Unabhängigkeit von allen anderen Knoten getestet (außer es bestand ein Grund, warum die Knoten ordnungsgemäß kurzgeschlossen sein könnten). Obwohl dieselben genau waren, testeten diese Tester nach vielen Kurzschlüssen, die äußerst unwahrscheinlich waren. Wertvolle Testzeit wurde daher verschwendet. Jetzt, da ein elektrischer Zugriff auf die Knoten einer Platine eingeschränkt wurde, sind neue Techniken zum Erfassen von Kurzschlüssen entstanden. Viele dieser Techniken konzentrieren sich auf Teilsätze von Platinenknoten, und diese Teilsätze sind üblicherweise (aber nicht notwendigerweise) getrennt. Durch Aufzählen potentieller Kurzschlüsse unter Verwendung eines auf Nähe basierenden Modells kann das Verfahren aus 1 die Kurzschluß-Abdeckung dieser neuen Techniken besser charakterisieren.
Ein Leerlauf (der hierin manchmal als ein „Anschlußleerlauf" bezeichnet wird) ist ein Mangel an Kontinuität bei einer Verbindung. Üblicherweise ist ein Leerlauf komplett – wie in dem Fall z. B., in dem eine unendliche Gleichstromimpedanz (DC-Impedanz) zwischen einem Stift und der Plati nenknotenanschlußfläche vorliegt, mit der derselbe verbunden werden soll. Es besteht eine Klasse von „resistiven" Verbindungen, die nicht wirklich im Leerlauf sind, die während eines Tests elektrisch unsichtbar sein können. Zu Zwecken dieser Beschreibung werden potentielle Defekte, die auf diesen resistiven Verbindungen basieren, als qualitative Verbindungseigenschaften aufgezählt.
Bei einem bevorzugten Ausführungsbeispiel des Verfahrens aus l ist die einzige qualitative Eigenschaft einer Verbindung, die aufgezählt wird, „Anschlußqualität" oder einfach „Qualität". Die Anschlußqualität umfaßt Defekte, wie z. B. überschüssiges Lötmittel, nicht ausreichendes Lötmittel, schlechte Benetzung, Leerräume etc. Üblicherweise führen diese Defekte nicht sofort (oder permanent) zu einem Leerlauf oder Kurzschluß. Sie zeigen jedoch Verfahrensprobleme und Zuverlässigkeitsprobleme an, die adressiert werden müssen. Nicht ausreichendes Lötmittel kann z. B. später in dem Betriebsleben einer Platine zu einem Leerlaufanschluß führen. Überschüssiges Lötmittel auf benachbarten Stiften kann die Kapazität zwischen den Stiften erhöhen, zum Nachteil ihrer Hochgeschwindigkeits-Signalisierungscharakteristika. Unsachgemäße Benetzung oder Leerräume können zu einem erhöhten Widerstand bei Verbindungen führen. Bestimmte qualitative Defekte, wie z. B. ein ordnungsgemäß gebildeter aber gerissener Anschluß, sind sehr schwierig zu testen. Diese Defekte sollten jedoch beim Aufzählen der potentiell fehlerhaften Eigenschaften für eine Verbindung berücksichtigt werden. Wenn kein Tester in der Lage ist, nach einer potentiell fehlerhaften Eigenschaft zu testen, ist es das beste, daß dies offengelegt wird, wenn die Platinentestabdeckung bewertet wird.
Im Hinblick auf Leerläufe und Kurzschlüsse wird darauf hingewiesen, daß eine photonische Verbindung üblicherweise anfällig für Leerläufe wäre, daß Kurzschlüsse jedoch nur zwischen anderen photonischen Bauelementen möglich wären, die auftreten, wenn Kabel getauscht werden.
Die obigen Verbindungseigenschaften werden hierin manchmal zusammen als die SOQ-Eigenschaften (d. h. Shorts (Kurzschlüsse), Opens (Leerläufe) und Quality (Qualität)) bezeichnet. Das Verfahren aus 1 zählt bevorzugt alle diese potentiell fehlerhaften Eigenschaften für eine Platine und möglicherweise andere auf. Es liegt jedoch innerhalb des Schutzbereichs dieser Offenbarung, weniger als alle dieser Eigenschaften und/oder unterschiedliche Eigenschaften aufzuzählen. Ferner könnten zu dem SOQ-Eigenschaftssatz unterschiedliche Eigenschaften aufgezählt werden, für unterschiedliche Komponenten und/oder Komponententypen auf einer Platine.
Eigenschaftseinstufung
Gemäß dem Verfahren aus 1 wird für jede potentiell fehlerhafte Eigenschaft, die aufgezählt wird, eine Eigenschaftseinstufung erzeugt. Jede Eigenschaftseinstufung zeigt an, ob eine Testfolge nach einer potentiell fehlerhaften Eigenschaft testet.
Bei einem einfachen Einstufungssystem wird eine potentiell fehlerhafte Eigenschaft entweder getestet oder nicht. Eine solch einfache Einstufung wird jedoch häufig nicht genug Varianz bei der Testabdeckung freilegen, die durch unterschiedliche Testfolgen geliefert wird. Bei einem Ausfüh rungsbeispiel des Verfahrens aus 1 wird das Testen einer Testfolge nach einer potentiell fehlerhaften Eigenschaft folgendermaßen eingestuft: vollständig getestet, teilweise getestet oder nicht getestet. Damit es einfacher ist, diese Einstufungen zu kombinieren, können dieselben in numerische Äquivalente umgewandelt werden, wie z. B.
nicht getestet = 0
teilweise getestet = 0,5
vollständig getestet = 1,0
Wie nachfolgend in dieser Beschreibung detaillierter erklärt wird, können zwei oder mehr Eigenschaftseinstufungen für die selbe potentiell fehlerhafte Eigenschaft erzeugt werden, wenn die Eigenschaft durch zwei oder mehr Tests in einer Testfolge getestet wird. Bei solchen Instanzen sollte nicht angenommen werden, daß zwei Teilweise-Getestet-Einstufungen eine Vollständig-Getestet-Einstufung ergeben. Eine solche Addition kann nur durch Analysieren des Umfangs unternommen werden, was durch jeden der zwei Tests getestet wird. Durch Voreinstellung ist es daher sicherer, zwei Eigenschaftseinstufungen unter Verwendung einer MAX()-Funktion zu kombinieren. Somit werden z. B. zwei Teilweise-Getestet-Einstufungen 400, 402 (4) kombiniert, um eine Teilweise-Getestet-Einstufung 404 zu ergeben. 4 stellt die Kombination der PCOLA-Einstufungen dar, die einem ICTund AOI-Testen der selben Komponente entsprechen.
Komponenteneinstufung
Wenn die PCOLA-Eigenschaften diejenigen sind, die aufgezählt wurden, dann können die Eigenschaftseinstufungen (dps) für eine gegebene Komponente (d) kombiniert werden, um eine „Rohkomponenteneinstufung" (RDS) zu erzeugen, wie folgt: RDS(d) = dps(P) + dps(C) + dps(O) + dps(L) + dps(A)
Individuelle Komponenteneinstufungen können kombiniert werden, um eine Platinenkomponenteneinstufung zu erzeugen (d. h. eine Anzeige einer Komponentenabdeckung allgemein einer Testfolge).
Platinenkomponenteneinstufungen für unterschiedliche Testfolgen und dieselbe Platine können verglichen werden, um die relative Testabdeckung zu bestimmen, die jede Folge für die Platine liefert. Diese Vergleiche können dann beim Auswählen einer Testfolge verwendet werden, die eine angemessene Testabdeckung für eine Platine liefert. Es wird jedoch darauf hingewiesen, daß die Testfolge, die die „beste" Abdeckung bietet, nicht aufgrund folgender Faktoren ausgewählt werden kann: Zeit, die für die Ausführung benötigt wird, Kosten der Ausführung, Leichtigkeit der Implementierung, etc. Platinenkomponenteneinstufungen können ferner zum Zweck des Anpassens des Aufbaus einer Testfolge verglichen werden. Wenn z. B. ein bestimmter Defekt „in dem Gebiet" erkannt wird, können zusätzliche Tests für diesen Defekt erwünscht sein.
Platinenkomponenteneinstufungen können ferner für ein gegebenes Testsystem verglichen werden. Auf diese Weise ist es möglich, die Robustheit eines Testsystems bei dessen Fähigkeit zu bewerten, unterschiedliche Typen von Platinen nach denselben Typen von aufgezählten Defekten zu testen.
Verbindungseinstufung
Wenn die SOQ-Eigenschaften diejenigen sind, die aufgezählt wurden, dann können die Eigenschaftseinstufungen (cps) für eine gegebene Verbindung (c) kombiniert werden, um eine „Rohverbindungseinstufung" (RCS) zu erzeugen, wie folgt: RCS(c) = cps(S) + cps(O) + cps(Q)
Individuelle Verbindungseinstufungen können kombiniert werden, um eine Platinenverbindungseinstufung zu erzeugen (d. h. eine Anzeige der Verbindungsabdeckung einer Testfolge allgemein).
Ähnlich dazu, wie Platinenverbindungseinstufungen für unterschiedliche Testfolgen und/oder Platinen verglichen werden können, können ferner Verbindungseinstufungen verglichen werden.
Erzeugung von Eigenschaftseinstufungen
Eigenschaftseinstufungen werden aus den Tests einer Testfolge hergeleitet. Für jeden Test wird bestimmt 1) auf welche Komponenten und Verbindungen durch den Test Bezug genommen wird, und 2) wie gut die potentiell fehlerhaften Eigenschaften der Komponenten und Verbindungen durch den Test getestet werden. Nachfolgend werden bestimmte exemplarische Formeln zum Herleiten von Einstufungen aus Tests gezeigt.
Nicht mit Leistung versorgte analoge elektrische Tests
Die nachfolgenden Definitionen können durch ein nicht mit Leistung versorgtes analoges Testsystem verwendet werden:
Test_Statement (Testanweisung): Für analoge schaltungsintegrierten Tests ist dies die Quellpegel-Meßanweisung, die die Messung durchführt (d. h. „Widerstand"). Wenn der Testerzeuger keinen angemessenen Test schreiben kann, dann kommentiert derselbe die Meßanweisung bei einem analogen schaltungsintegrierten Test.
Device_Limit (Bauelementgrenze): Die Toleranzen des Bauelements, wie sie in die Platinentopologie eingegeben sind.
Test_Limit (Testgrenze): Die obere und untere Grenze des Tests, wie sie in der Testquelle spezifiziert ist. Obwohl obere und untere Grenzen separat berücksichtigt werden müssen, werden dieselben der Einfachheit halber bei den nachfolgenden Regeln kollektiv behandelt.
Für analoge, schaltungsintegrierte Tests von Widerständen, Kondensatoren, Sicherungen, Jumpern, Induktoren, Feldeffekttransistoren (FETs), Dioden und Zener-Dioden, wird folgendermaßen eingestuft:
Vorhandensein (P): wenn (test_statement nicht kommentiert ist), dann P = vollständig
Korrektheit (C): wenn (L > nicht getestet) dann C = teilweise
Lebendigkeit (L): wenn (test_limit < 1,8 *device_limit), dann L = voll-ständig, an sonsten wenn (test_statement nicht kommentiert), dann L = teilweise
Orientierung (O): wenn ((test_type DIODE oder ZENER oder FET ist) und (L > nicht getestet)), dann O = vollständig
Kurzschlüsse (S): wenn (P > nicht getestet), dann Mark Shorts_Coverage (Node_A, Node_B)
Leerläufe (JO): wenn (P > nichtgetestet), dann ist Bauelementstifteinstufung JO = vollständig
Die Routine Mark_Shorts_Coverage (Markiere Kurschlußabdekkung) markiert jeden benachbarten Stift (Node_A, Node_B (Node = Knoten)) als vollständig getestet. Dies umfaßt Stiftpaare an Bauelementen außer der oder den Zielbauelementen.
Für Transistoren (zwei Diodentests und ein BETA-Test), wird folgendermaßen eingestuft:
Vorhandensein (P): wenn ((BE_diode_statement nicht kommentiert ist) und (BC_diode_– statement nicht kommentiert ist), dann P = vollständig, ansonsten wenn ((BE_diode_Statement nicht kommentiert ist) oder (BC_diode_– statement nicht kommentiert ist), dann P = teilweise
Korrektheit (C): wenn (L > nicht getestet) dann C = teilweise
Lebendigkeit (L): wenn ((BETA_test_statement nicht kommentiert ist) und (BETA_test_– limit < 1,8 * BETA_device_limit)), dann L = vollständig, ansonsten wenn (BETA_test_statement nicht kommentiert ist), dann L = teilweise
Orientierung (O): wenn (L > nichtgetestet), dann 0 = vollständig, ansonsten wenn (P > nichtgetestet), dann O = vollständig
Kurzschluß- und Leerlaufabdeckung an Basis-, Emitter- und Kollektor-Verbindungen sind in den obigen Tests für Dioden umfaßt.
Bei der obigen Einstufung wird darauf hingewiesen, daß BE-Tests (Basis/Emitter) und BC-Tests (Basis/Kollektor) PN-Übergangstests sind, die nach dem Vorhandensein des Bauelements prüfen. Ein Diodentest wird verwendet, um den Übergang zu testen. Es wird ferner darauf hingewiesen, daß BETA_test_statement den aktuellen Gewinn des Transistors für zwei unterschiedliche Werte eines Basisstroms mißt.
Für Teilbibliotheken, die Widerstandsgehäuse umfassen, aber nicht auf dieselben beschränkt sind, können die Einstufungen für jedes Kind verwendet werden, um dessen Eltern zu bewerten. Somit gilt
Vorhandensein (P): P = <die beste Vorhandensein-Einstufung eines Kindes>
Korrektheit (C): wenn (L > nicht getestet) dann C = teilweise
Lebendigkeit (L): wenn (children_live_tested_fully gleich total_number_of_children) dann L = vollständig, ansonsten wenn (children_live_tested_fully >= 1), dann L = teilweise
Orientierung (O): wenn (L = vollständig), dann 0 = vollständig
Kurzschluß- und Leerlauf-Abdeckungen an Stiften von Kindbauelementen sind in ihren Untertests umfaßt.
Es wird darauf hingewiesen, daß children_live_tested_fully der Anzahl von Kindbauelementen entspricht, die als L = vollständig eingestuft werden. Ferner entspricht total_number_of_children der Gesamtanzahl von Kindbauelementen und umfaßt nicht „Kein-Test"-Kindbauelemente. „Kein-Test"-Bauelemente, di.e eine „NT"-Option (NT = No Test = Kein Test) in der Platinentopologie eingetragen haben.
Für Schalter (Schwellentest – könnte Teiltests aufweisen) und Potentiometer (Widerstandstest mit zwei Teiltests) können die nachfolgenden Regeln angewendet werden, nachdem alle Teiltests gemäß den vorangehend vorgelegten Regeln eingestuft wurden:
Vorhandensein (P): P = <die beste Vorhandensein-Einstufung der Kinder>
Korrektheit (C): wenn (L > nicht getestet), dann C = teilweise
Lebendigkeit (L): wenn (subtest_tested_fully [Teiltest_Getested_Vollständig) = total_number_of_subtest [Gesamte Anzahl_von_Teiltests]), dann L = vollständig, ansonsten wenn (subtest_tested_fully >= 1), dann L = teilweise
Orientierung (O): O = L
Kurzschluß- und Leerlauf-Abdeckung an Stiften von getesteten Bauelementen sind in ihren Teiltests umfaßt.
Für Kondensatoren in einem parallelen Netzwerk wo die Äquivalenzkapazität die Summe der Bauelementwerte ist, wird jeder Kondensator wie folgt bewertet:
Vorhandensein (P): wenn ((test_high_limit [Test_Obere_Grenze] – device_high_limit [Bauelement_Obere_Grenze]) < (test_low_limit [Test_Untere_Grenze])), dann P = vollständig
Kurzschlüsse (S): wenn (P > nicht getestet), dann Mark_Shorts_Coverage(Node_A, Node_B)
Leerläufe (JO): wenn (P > nichtgetestet) dann sind beide Verbindungen eingestuft als JO = vollständig
Bei den obigen Formulierungen ist test-high-limit die obere Grenze der gesammelten Toleranzen der Kondensatoren, zusammen mit den erwarteten Meßfehlern des Testsystems selbst (und test low limit ist das Gegenteil). device high-limit ist die positive Toleranz des Bauelements, das getestet wird, addiert zu dessen Nennwert. Node A und Node B sind jene Knoten an den Kondensatorstiften.
Nur jene Kondensatoren von denen bestimmt wird, daß dieselben nach Vorhandensein getestet werden sollen, sind für Anschlußkurzschluß- und Anschlußleerlauf-Abdeckung geeignet. Parallele Kondensatoren sind nicht für die verbleibenden Eigenschaften von Korrektheit, Lebendigkeit und Orientierung geeignet.
Die Implikationen dieser Regel für Umgehungskondensatoren ist, daß nur ein große Niedrigfrequenz-Umgehungskondensatoren eine Bewertung für Vorhandensein empfangen. Kleine Hochfrequenzkondensatoren werden für Vorhandensein als nicht getestet eingestuft. Zum Beispiel:

1. Es wird C1 = 500 nF parallel zu C2 = 100 nF betrachtet, beide mit 10% Toleranz. Für C1, 660 – 550 = 110 < 540, s daß P = vollständig. Für C2, 660 – 110 = 550 > 540, so daß P = nichtgetestet.
2. Es werden sechs 100 nF Kondensatoren parallel berücksichtigt, alle mit 10% Toleranz. Für Cx, 660 – 110 = 550 > 540, so daß P = nicht getestet für jeden Kondensator.

TestJet^®Test
TestJet^®-Test messen z. B. Stifte an einem Bauelement, die Kapazität zwischen dem Stift und einer Sensorplatte, die über dem Bauelementgehäuse plaziert ist. Bestimmte der Stifte des Bauelements können vom Testen weggelassen werden. TestJet^®-Tests werden für jede Testvorrichtung wie folgt eingestuft:
Vorhandensein (P): wenn (at_least_one_pin_tested [zumindest ein Stift getestet]), dann P = vollständig
Leerlauf (JO): alle getesteten Stifte sind eingestuft als JO = vollständig
In bestimmten Fällen wird aufgrund von eingeschränktem Zugriff eine TestJet-Messung durch einen Reihenwiderstand durchgeführt, der direkt mit dem Testobjekt verbunden ist. Folglich werden Eigenschaften des Reihenwiderstandes implizit getestet. Die TestJet^®-Stiftmessung kann nur bestehen, wenn der Reihenwiderstand vorhanden und angeschlossen ist. Somit erbt das Vorhandensein des Reihenwiderstands die Anschlußleerlauf-Einstufung des getesteten Stifts (d. h. P für Widerstand = JO-Einstufung des getesteten Stifts). Auf ähnliche Weise wird die Anschlußleerlauf-Eigenschaft für jeden Stift des Widerstands implizit durch einen Test des Stifts getestet. Die Anschlußleerlauf-Einstufung für die Reihenkomponente erbt ferner die JO-Einstufung des getesteten Bauelementanschlusses (d. h. JO = JO-Einstufung des getesteten Stifts). Somit, in einer Begrenzter-Zugriff-Umgebung, können Eigenschaften von Bauelementen, die traditionell nicht als Testziele gedacht waren, ebenfalls getestet werden. Daher muß die Frage gestellt werden „was bedeutet es, wenn ein Test bestanden wird?".
Polaritätsprüfung
Ein Polaritätsprüfungstest enthält üblicherweise Teiltests für mehrere Kondensatoren und kann wie folgt eingestuft werden:
Vorhandensein (P): wenn (device-test-Statement nicht kommentiert ist), dann P = vollständig
Orientierung (O): wenn (device-test-statement nicht kommentiert ist), dann O = vollständig
Verbindungsprüfungstest
Ein Verbindungsprüfungstest enthält üblicherweise Teilsätze für mehrere Bauelemente und kann wie folgt eingestuft werden:
Vorhandensein (P): wenn (device_test_statement nicht kommentiert ist), dann P = vollständig
Leerläufe (JO): wenn (P > nicht getestet), dann werden getestete Stifte als JO = vollständig eingestuft
Magische Tests (bzw. Abstimmtests)
Ein magischer Test ist ein Test, der mehrere Bauelementtests enthält. Die nachfolgende Einstufung hängt von den Fehlerabdeckungsanzahlen ab, die für jedes Bauelement durch den Kompilierer berechnet werden. Ein Wert von „2" für einen bestimmten Fehler bedeutet, daß der Fehler sowohl erfaßbar als auch diagnostizierbar ist. Ein Wert von „1" für einen bestimmten Fehler bedeutet, daß der Fehler nur erfaßbar ist.
Vorhandensein (P): wenn (OpensDetected [Leerläufe erfaßt] >= 1), dann P = vollständig
Korrektheit (C): wenn (L > nichtgetestet), dann C = teilweise
Lebendigkeit (L): wenn ((VeryHigh [sehr hoch] >=1) und (VerlyLow [sehr niedrig] >=1)), dann L = teilweise
Orientierung (O): wenn ((test_typ ist FET) und (L > nicht getestet)), dann O = teilweise
Digitale schaltungsintegrierte Tests
Digitale schaltungsintegrierte Tests (außer Boundary-Scan) werden aus vorbereiteten Bibliotheken von Testvektoren extrahiert und werden häufig im Hinblick auf die Platinentopologie modifiziert. Für einen digitalen schaltungsintegrierten Test können Bauelement- und Verbindungs-Eigenschaften wie folgt eingestuft werden:
Vorhandensein (P): wenn (pin_outputs_toggled [Stift_– Ausgänge_Ungeschaltet] > 0), dann P = vollständig
Korrektheit (C): wenn (pin_outputs_toggled > 0), dann C = teilweise
Orientierung (O): wenn (pin_outputs_toggled > 0), dann O = vollständig
Lebendigkeit (L): wenn (pin_outputs_toggled > 0), dann L = vollständig
Anschlußleerlauf (JO): wenn (pin_is_output) und (pin_– toggled), dann JO = vollständig, ansonsten wenn ((pin_outputs_toggled > 0) und (pin_is_input) und (pin_toggled)), dann JO = teilweise
Bei den obigen Formeln ist pin_outputs_toggled die Anzahl von Ausgangsstiften (oder bidirektionalen Stiften), die für das Empfangen von hohen und niedrigen Signalen getestet werden.
Eingangsstiftleerläufe werden vorzugsweise nie besser eingestuft als Teilweise, da 1) fehlersimulierte Strukturen extrem selten sind und 2) bestimmte Testvektoren vielleicht aufgrund von topologischen Konflikten (z. B. verbundenen Stiften) verworfen wurden.
Grenz-Abtast-Tests (Boundary-Scan-Tests)
Schaltungsintegrierte Grenz-Abtast-Tests können als einfache digitale schaltungsintegrierte Tests eingestuft werden (siehe oben).
Alle Grenz-Abtast-Tests umfassen TAP-Integritätstests (TAP = Test Access Ports), die sicherstellen, daß die Grenz-Abtast-Steuerverbindungen und die Kettenverdrahtung funktionieren. Somit deckt jeder Test, der in nachfolgenden Abschnitten abgedeckt ist, alle Defekte ab, die sich auf diese Testinfrastruktur beziehen. Für jedes Bauelement in einer Grenz-Abtast-Kette sind die nachfolgenden Einstufungen gegeben:
Vorhandensein (P): P = vollständig
Korrektheit (C): wenn (Bauelement weist einen ID-Code auf), dann C = vollständig, ansonsten C = teilweise
Orientierung (O): O = vollständig
Lebendigkeit (L): L = vollständig
Leerläufe (JO): Für TCK-, TMS-, TDI-, TDO-Stifte, JO = vollständig, für TRST*- und Konformitätaktivierungs-Stifte, J0 = teilweise
Implizite Abdeckung: Prüfe alle TAP und Konformitätaktivierungsstifte für implizite Abdeckung von Reihenkomponenten (siehe „implizite Bauelementabdekkung" später in dieser Beschreibung).
Für Verbindungstests, Stufe ein:
Leerläufe (JO): für jeden getesteten Stift, JO = vollständig;
für jeden festen hoch/niedrig oder halte hoch/niedrig Stift, JO = teilweise
Implizite Abdeckung: Prüfe alle getesteten Stifte nach impliziter Abdeckung der Reihenkomponenten.
Für Verbindungstests, Stufe ein:
Leerläufe (JO): für jeden getesteten Stift, JO = vollständig;
für jeden fest hoch/niedrig oder halte hoch/niedrig Stift, JO = teilweise
Kurzschlüsse (S): für alle getesteten Knoten, Mark_Shorts_Coverage(). Mit Leistung versorgte Knoten sollten zu dieser Liste hinzugefügt werden, da Kurzschlüsse zwischen Grenz-Abtast-Knoten und mit Leistung versorgten Knoten ebenfalls erfaßt werden.
Implizite Abdeckung: Prüfe alle getesteten Stifte nach impliziter Abdeckung der Reihenkomponenten.
Für Busdrahttests, Stufe ein:
Anschlußleerläufe (JO): für jeden getesteten Stift, JO = vollständig;
für jeden fest hoch/niedrig oder halte hoch/niedrig Stift, JO = teilweise
Implizite Abdeckung: Prüfe alle getesteten Stifte nach impliziter Abdeckung der Reihenkomponenten.
Für mit Leistung versorgte Kurzschlußtests, Stufe ein:
Kurzschlüsse (S): für jeden nicht festgeschalteten Knoten A, der dem Siliziumknoten B zugeordnet ist, Mark_Shorts_Coverage (A, B)
Implizite Abdeckung: Prüfe alle getesteten Stifte nach impliziter Abdeckung der Reihenkomponenten.
Ein Silizium-Nagel-Test testet ein Ziel-Nicht-Grenz-Abtast-Bauelement. Für diese Tests können Bauelemente identisch zu digitalen schaltungsinternen Bauelementen eingestuft werden. Somit gilt,
Leerläufe (JO): für jeden Grenz-Abtast-Stift, der verwendet wird, um einen Zielbauelementstift zu testen, JO = <vererbe JO-Wert des Zielbauelementstifts>
Implizite Abdeckung: Prüfe alle getesteten Stifte nach impliziter Abdeckung der Reihenkomponenten.
Analoge Funktionstests
Test, die an ein Bauelement angewendet werden, empfangen PCOL- und JO-Einstufungen. Tests, die an eine Schaltungsfunktion angewendet werden, können als „nicht greifbar" betrachtet werden und als solches eingestuft werden.
Vorhandensein (P): wenn (device_test_statement nicht kommentiert ist), dann P = vollständig
In dem oben genannten Fall kann device_test_statement eine Vielzahl von Formen annehmen. Zum Beispiel können viele analog mit Leistung versorgte Tests Rufe für Meßteiltests enthalten. Andere Tests enthalten keine Teiltests und nehmen nur eine einzelne Messung. Verschiedene Kriterien sind daher erforderlich, um zu bestimmen, ob eine Testquelle kommentiert ist. Zum Beispiel kann für Tests, die Teiltests aufweisen, ein Kompilierer nach nicht kommentierten „Test"-Anweisungen suchen, und für Tests, die keine Teiltests aufweisen, kann der Kompilierer nach nicht kommentierten „Messe"- oder „Berichte-Analog"-Anweisungen suchen. Die verbleibenden PCOL- und JO-Eigenschaften können wie folgt eingestuft werden:
Korrektheit (C): wenn (L > nicht getestet), dann C = teilweise
Lebendigkeit (L): wenn (P > nicht getestet), dann L = teilweise
Orientierung (0): wenn (P > nicht getestet), dann 0 = vollständig
Leerläufe (J0): wenn (P > nicht getestet), dann J0 = vollständig für getestete Stifte
Es wird darauf hingewiesen, daß bei der obigen Korrektheit- und Lebendigkeit-Einstufung angenommen wird, daß Tests eine bedeutungsvolle Messung oder Messungen der Funktionen eines Bauelements durchführen.
Im Hinblick auf Anschlußleerläufe sind getestete Stifte definiert, um mit einer Quelle oder einem Detektor verbunden zu sein. Folglich sollten Verbindungen, die innerhalb eines Teiltests gefunden werden, nur für eine Abdeckung berücksichtigt werden, wenn der Teiltest tatsächlich aufgerufen wird und nicht kommentiert ist.
Coupon-Tests
Es wird angenommen, daß ein Coupon-Test gut ausgebildet ist. Das heißt, es wird angenommen, daß der Herstellungsprozeß Regeln über die Sequenzierung von Bauelementen während der Plazierung folgt. Für Coupon-Tests ist der „Vertreter" als das Bauelement definiert, das tatsächlich getestet wird. Der Vertreter stellt „Bestandteile" dar, die Bauelemente sind, die nicht getestet werden. Der Vertreter wird gemäß seinem Typ eingestuft, und die Bestandteile des Vertreters werden wie folgt eingestuft:
Korrektheit (C): <Bestandteile erben die C-Bewertung ihres Vertreters>
Implizite Bauelementabdeckung
Bestimmte Bauelemente werden aufgrund des eingeschränkten Zugriffs nicht direkt durch einen Tester getestet, aber ihre Eigenschaften können implizit getestet werden (z. B. wenn ein scheinbar nicht verwandter Test bestanden wird), und daraus kann gefolgert werden, daß der Test nicht bestehen kann, außer eine Nicht-Zielkomponente ist vorhanden und angeschlossen.
Wenn eine Testressource an ein Testbauelement durch eine Reihe von Komponenten angeschlossen ist, wie z. B. einen Reihen-Abschluß-Widerstand, dann wird das Vorhandensein dieses Widerstands implizit getestet, durch Testen des getesteten Bauelements. Somit gilt:
Vorhandensein (P): P = <Vorhandensein-Einstufung des getesteten Bauelements>
Wenn eine Testressource mit einem getesteten Bauelement durch eine Reihenkomponente verbunden ist, wie z. B. einen Reihen-Abschlußwiderstand, dann werden die Leerlaufeigenschaften der Stifte des Widerstands durch Testen des getesteten Bauelements getestet. Die Leerlaufeigenschaften der Reihenkomponente erben die Leerlauf-Einstufung des getesteten Bauelements. Somit gilt,
Leerläufe (JO): JO = <Leerlauf-Einstufung des getesteten Bauelement-Stifts>
Automatisierte Röntgeninspektionstests (AXI-Tests; AXI = Automated X-Ray Inspection)
AXI-Systeme betrachten dichte Objekte auf einer Platine, wie z. B. Bleilötmittelanschlüsse und die Tantalkerne innerhalb bestimmter Kondensatoren, wobei bestimmte derselben polarisiert sein können. AXI-Systeme können ferner Anschlüsse nach Qualität bemessen. Ein AXI-System kann ferner eine Gruppe von Problemen (z. B. Kurzschlüsse) mit einem fehlenden Bauelement oder einem Ausrichtungsproblem korrelieren.
Leerläufe (JO): für jeden betrachteten Anschluß, Einstufung JO = vollständig
Vorhandensein (P): wenn alle Stifte eines Bauelements betrachtet und korreliert werden, dann wird P = vollständig für das Bauelement eingestuft
Kurzschlüsse (S): für jedes betrachtete Anschlußpaar, Einstufung S = vollständig
Ausrichtung (A): wenn alle Stifte eines Bauelements betrachtet und korreliert werden, dann Einstufung A = teilweise für das Bauelement
Anschlußqualität (Q): für jeden betrachteten Anschluß, wenn entweder nicht ausreichend/Leerraum oder Überschuß getestet wurde, dann Einstufung Q = teilweise, wenn ansonsten sowohl nichtausreichend/Leeraum und Überschuß getestet sind, dann ist Einstufung Q = vollständig
Für Tantalkondensatoren ist Einstufung P = vollständig, wenn der Kondensator betrachtet wird, und Einstufung Orientierung (O) = vollständig, wenn die Polarisierung des Kondensators betrachtet wird.
Gewichtungsstrukturen
Es ist manchmal wünschenswert, Eigenschaftseinstufungen gemäß einer Gewichtungsstruktur zu kombinieren. Auf diese Weise kann dem Wert der Testabdeckung für unterschiedliche Eigenschaften mehr oder weniger Bedeutung auferlegt werden.
Komponenteneigenschaftsgewichte
Wenn die PCOLA-Eigenschaften diejenigen sind, die aufgezählt wurden, dann können die Eigenschaftseinstufungen (dps) für eine gegebene Komponente (d) gemäß den Komponenteneigenschaftsgewichten (dpw) kombiniert werden, um eine „Rohkomponenteneinstufung" (RDS) wie folgt zu erzeugen: RSD(d) = dps(P)·dpw(P) + dps(C)·dpw(C) + dps(O)·dpw(O) + dps(L)·dpw(L) + dps(A)·dpw(A)
Bei einem Ausführungsbeispiel der obigen Formel sind die Komponenteneigenschaftsgewichte fünf Bruchteile, die eine Summe von 1,0 ergeben. Die Bruchteile können für unterschiedliche Komponententypen (oder für unterschiedliche individuelle Komponenten – z. B., wenn die Komponenten innerhalb eines Typs eine große Abweichung aufweisen) variieren. Zum Beispiel kann das Orientierung-Gewicht für einen Widerstand einem Komponenteneigenschaftsgewicht von 0,0 zugeordnet sein, da ein Widerstand nicht polarisiert ist. Mehr Gewicht kann dann anderen Eigenschaftsgewichten eines Widerstands gegeben werden. Das Gegenteil gilt für eine Diode, bei der der Orientierung mehr Bedeutung gegeben werden kann.
Ein Beispiel, wie Gewichte für unterschiedliche Komponententypen zugewiesen werden können, ist in 5 dargestellt. Es wird darauf hingewiesen, daß für jeden Komponententyp der qualitativen Eigenschaft Ausrichtung ein Eigenschaftsgewicht von 10% gegeben wird. Da ein schaltungsintegriertes Testssystem nicht nach Ausrichtung testen kann, könnte ein schaltungsintegriertes Testsystem (alleine) bestenfalls 90% Testabdeckung für eine Platine liefern, und ein visuelles Testsystem, wie z. B. AOI, würde benötigt werden, um die Testabdeckung einer Platine auszufüllen. Obwohl ein AOI-Testsystem ferner nach Vorhandensein, Korrektheit und Orientierung testen kann, kann dasselbe nicht nach Lebendigkeit testen. Folglich kann ein AOI-Testsystem (alleine) keine 100%-ige Testabdeckung für eine Platine liefern.
Es wird darauf hingewiesen, daß die Eigenschaftsgewichte aus 5 90% des Gewichts einer Komponente ihren fundamentalen Eigenschaften zuweisen. Dieses 90%-Gewicht kann gleichmäßig über die relevanten Eigenschaften einer Komponente verteilt sein. Somit ist bei polarisierten Kondensatoren, Dioden und digitalen ICs ein gleiches Gewicht für Vorhandensein, Korrektheit, Orientierung und Lebendigkeit gegeben. Für nicht-polarisierte, symmetrische Komponenten wie SMT-Widerstände, ist der Eigenschaft Orientierung jedoch kein Gewicht gegeben.
Komponententypgewichte
Komponententypen können ferner gewichtet werden, wodurch ermöglicht wird, daß einem Komponententyp mehr oder weniger Bedeutung gegeben wird, wenn die Platinentestabdeckung be wertet wird. Es wird z. B. eine Platine mit 1000 Oberflächenbefestigungswiderständen betrachtet, die eine Ausfallrate von 100 PPM (parts per million = Teile pro Million) und 100 digitale Komponenten aufweisen, die eine durchschnittliche Stiftzahl von 500 und eine Ausfallrate von 5000 PPM aufweisen. Ein Hersteller sorgt sich wahrscheinlich mehr über schlechte ICs als über schlechte Widerstände, obwohl zehnmal so viele Widerstände auf der Platine vorliegen. Ein schwereres Gewichten der ICs verursacht, daß ein Test, der die ICs am Rande testet, schlechter aussieht als ein Test, der die ICs gründlich testet. Umgekehrt, wenn die ICs nicht schwerer gewichtet werden, wird verursacht, daß eine Testfolge, die die Widerstände gründlich testet, besser aussieht als sie wirklich ist.
Eine Art Komponententypgewichte zuzuweisen ist, ein Komponententypauswahl-Pareto-Diagramm einer Platine auf ein Einheitsgewicht von 1,0 zu normieren. Ein anderer Lösungsansatz wäre das Verwenden einer einheitlichen Verteilung (z. B. wenn keine Fehlerhistorie verfügbar ist).
Wenn eine Komponententypgewichtung verwendet wird, dann kann ein Komponententypgewicht dw(t), wobei t ein Komponententyp ist, wie folgt in eine Roheinstufung einer Komponente faktorisiert werden: RSD(d) = dw(t)·[dps (P)·dpw(P) + dps(C)·dpw(C) + dps(O)·dpw(O) + dps(L)·dpw(L) + dps(A)·dpw(A)]
Gehäusetypgewichte
Wenn Gehäusetypen bekannt sind, können Gehäusetypen ähnlich dazu gewichtet werden, wie Komponententypen gewichtet werden.
Populations-angepaßte Gewichte
Gemäß den Einstufungs- und Gewichtungs-Systemen die bislang offenbart wurden ist es schwierig, Platinentestabdeckungseinstufungen für unterschiedliche Platinen zu vergleichen. Eine Platine mit einer handvoll Komponenten und Verbindungen kann z. B. eine Platinenkomponenteneinstufung von 100 erreichen, wohingegen eine Platine mit tausenden von Komponenten und Verbindungen eine Einstufung von 20.000 erreichen kann. Auf den ersten Blick könnte man annehmen, daß die letztere Platine eine bessere Testabdeckung aufweist. Wenn jedoch die maximal erreichbare Einstufung für die erste Platine 110 ist und die maximal erreichbare Einstufung für die zweite Platine 30.000 ist, wird deutlicher, daß die Testabdeckung für die zweite Platine nicht so gut ist.
Um es leichter zu machen, Platinentestabdeckungseinstufungen zu vergleichen, werden zwei Konzepte eingeführt. Das erste ist das eines „Bereichs". Wie hierin definiert, definiert ein Bereich die niedrigste und höchste Testabdeckungseinstufung, die eine Platine erreichen kann. Vorzugsweise ist das hohe Ende eines Bereichs derart ausgewählt, daß ein hoher Grad an Auflösung beim Einstufen möglich ist, ohne häufiges Ausweichen auf die Verwendung von Brüchen. Der Bereich für eine Platinenkomponenteneinstufung könnte z. B. 0 bis 100.000 sein, und der Bereich für eine Platinenverbindungseinstufung könnte ebenfalls 0 bis 100.000 sein. Eine Platine mit perfekter Platinentestabdeckung wür de daher die Einstufungen erreichen: BDS = 100.000, BCS = 100.000. Da jedoch viele Platinen keine ausreichend hohe Komponenten- und Verbindungs-Anzahl aufweisen, um für eine perfekte Einstufung geeignet zu sein, wird ferner das Konzept der „Populations-angepaßten Gewichtung" eingeführt.
Bei der Populations-angepaßten Gewichtung werden Komponentengewichte angepaßt, ansprechend auf die Population von Komponenten, die tatsächlich auf einer Platine vorliegt. Es sei eine Platine mit 1.000 Widerständen, 100 digitalen ICs, 200 Kondensatoren und keinen anderen Komponententypen berücksichtigt. Die Gewichte, die anderen Komponententypen üblicherweise zugewiesen sind, können nicht zu den Testabdeckungseinstufungen der Platine beitragen, wobei eine perfekte Einstufung für die Platine immer weit unter den Komponenten- und Verbindungs-Bereichen von 100.000 liegen würde. Um die Komponentengewichte Bezug nehmend auf die Population neu zu verteilen, könnte das nachfolgende Verfahren verfolgt werden:

1. N sei die Gesamtanzahl von Komponenten auf der Platine.
2. n(t) sei die Population des Komponententyps t (im Bereich von 1 bis N).
3. dw(t) sei das Komponententypgewicht des Komponententyps t (wobei für alle t gilt, Summe[dw(t)] = 1,0).
4. Für alle t, Summe[(n(t)·dw(t)] und dies sei „Komponentengewichtanpasser" A genannt. Dieser Komponentengewichtanpasser zeigt die Population der Komponententypen auf einer gegebenen Platine an.
5. Für eine gegebene Komponenten d, berechne eine Komponenteneinstufung, DS(d), wie folgt: DS(d) = RDS(d)·Bereich·dw(t)/A

Durch Verfolgen des obigen Verfahrens ist die maximal mögliche „Platinenkomponenteneinstufung" einer Platine immer gleich dem Bereich. Die tatsächliche Platinenkomponenteneinstufung (BDS) kann jedoch wie folgt berechnet werden: BDS = für alle Komponenten d, Summe [DS(d)]
Verbindungseigenschaftsgewichte
Wenn die SOQ-Eigenschaften die sind, die aufgezählt wurden, dann können die Eigenschaftseinstufungen (cps) für eine gegebene Verbindung (c) gemäß den Verbindungseigenschaftsgewichten (cpw) verbunden werden, um eine „Rohverbindungseinstufung" (RDS) wie folgt zu erzeugen: RCS(c) = cps(S)·cpw(S) + cps(O)·cpw(O) + cps(Q)·cpw(Q)
Bei einem Ausführungsbeispiel der obigen Formel sind die Verbindungseigenschaftsgewichte drei Bruchteile, die eine Summe von 1,0 ergeben. Die Bruchteile können für unterschiedliche Verbindungstypen variieren (z. B. elektronisch über photonisch), müssen jedoch nicht.
Verbindungseigenschaftsgewichte können ausgewählt werden, um die Bedeutung einer Eigenschaft zu reflektieren. Bei der heutigen SMT-Technik sind Leerläufe häufig wichtiger als Kurzschlüsse, so daß Leerläufe schwerer gewichtet werden.
Es wird darauf hingewiesen, daß 0 oder mehr Kurzschlüsse für eine gegebene Verbindung existieren können. Eigenschaftsgewichte müssen daher Bezug nehmend auf die Population möglicher Kurzschlüsse für eine gegebene Verbindung angepaßt werden. Dies kann durch Nehmen des Gewichts durchgeführt werden, das normalerweise einem einzelnen Kurzschluß (z. B. 0,4) zugeordnet ist, und in dem Fall, daß keine Kurzschlüsse vorliegen, Addieren dieses Gewichts zu dem Gewicht für die Leerlauf-Eigenschaft. Wenn einer oder mehrere mögliche Kurzschlüsse existieren, dann kann das Gewicht für Kurzschlüsse zwischen den möglichen Kurzschlüssen verteilt werden, durch Teilen des Gewichts für die Kurzschluß-Eigenschaft einer Verbindung durch s, wobei s die Anzahl von möglichen Kurzschlüssen ist. Dieses Konzept ist in 6 dargestellt.
Platinentestabdeckung
7 stellt die Art und Weise dar, auf die Platinentestabdeckungsergebnisse einem Benutzer berichtet werden können. Es wird jedoch darauf hingewiesen, daß 7 eher eine konzeptionelle Darstellung ist und nicht notwendigerweise ein bestimmtes „Bildschirmbild" anzeigen soll, das dem Benutzer präsentiert werden könnte.
7 stellt „Platinentestabdeckung" als die Wurzel eines Baumes dar. Bei einem Ausführungsbeispiel der Erfindung besteht keine einzelne Anzeige oder „Einstufung", die eine Platinentestabdeckung anzeigt. Die Platinentestabdeckung ist statt dessen durch die Kombination einer Platinenkomponenteneinstufung und einer Platinenverbindungseinstufung dargestellt (d. h. Anzeigevorrichtungen von Platinenkomponentenabdeckung und Platinenverbindungsabdeckung). Die Platinenkomponenteneinstufung zeigt die Fähigkeit einer Testfolge an, alle potential fehlerhaften Eigenschaften aller Komponenten auf einer Platine zu testen. Auf ähnliche Weise zeigt die Platinenverbindungseinstufung die Fähigkeit einer Testfolge an, alle potentiell fehlerhaften Eigenschaften aller Verbindungen an einer Platine zu testen.
Wenn ein Benutzer eine Platinenkomponentenabdeckung detaillierter überprüfen möchte, kann ein Benutzer hin zu den Einstufungen (Abdeckungsanzeigen) für verschiedene individuelle Komponenten gehen. Alternativ (nicht gezeigt) kann ein Benutzer nach unten von einer Platinenkomponentenabdekkung zu einem „Komponententyp" gehen und dann nach unten zu individuellen Komponenten gehen.
Für jede Komponente kann sich ein Benutzer nach unten zu den individuellen Eigenschaften der Komponente bewegen. Falls erwünscht, könnten die Eigenschaften als „fundamental" und „qualitativ" gruppiert sein, wie vorangehend beschrieben wurde.
Ähnlich zu der Art, wie der Benutzer eine Komponentenabdeckung detaillierter überprüfen kann, können sich Benutzer nach unten zu Einstufungen (Abdeckungsindikatoren) für verschiedene individuelle Verbindungen und/oder Verbindungsgruppen (nicht gezeigt) bewegen. Für jede Verbindung kann sich ein Benutzer nach unten zu den individuellen Eigenschaften der Verbindung bewegen. Falls erwünscht, können die Eigenschaften als „fundamental" und „qualitativ" gruppiert sein.
7 stellt ferner die Entsprechung zwischen Komponenten und Verbindungen dar. Als Ergebnis dieser Entsprechung könnte einem Benutzer die Option angeboten werden, sich nach unten in der Komponentenabdeckung zu bewegen und dann zu der Ansicht der Verbindungsabdeckung für eine bestimmte Komponente (oder vielleicht einen Komponententyp) zu überkreuzen.
Vergleichen einer Platinentestabdeckung (allgemein)
Die obigen Abschnitte haben das Konzept des Vergleichens von Testabdeckungseinstufungen für zwei Testfolgen eingeführt, die entworfen sind, um die selbe Platine zu testen. 8 stellt dieses Konzept allgemeiner dar, als ein Verfahren 800 zum Vergleichen einer Platinentestabdeckung für zwei Testfolgen. Das Verfahren 800 beginnt mit der Aufzählung 802 von potentiell fehlerhaften Eigenschaften für eine Platine, ohne Bezug auf eine der Testfolgen. Für jede Testfolge wird die Folge ansprechend darauf eingestuft 804, ob die Folge nach den potentiell fehlerhaften Eigenschaften testet, die aufgezählt sind. Entsprechende Einstufungen für die zwei Testfolgen können dann verglichen werden 806, um die relative Abdeckung zu bestimmen, die jede Folge für die Platine liefert.
Theoretische Maximaleinstufungen
Es bestehen zumindest zwei Typen von theoretischen „Maximaleinstufungen", die nützlich beim Charakterisieren einer Platinentestabdeckung sind. Diese sind 1) die Maximaleinstufungen (Komponente und Verbindung), die erreicht werden können, angenommen, daß alle potentiell fehlerhaften Eigenschaften vollständig getestet sind, und 2) die Maximaleinstufungen, die durch ein bestimmtes Testsystem (oder Systeme) erreicht werden, wenn eine Testfolge robust ist.
Die Maximaleinstufungen, die unter der Annahme erreicht werden können, daß alle potentiell fehlerhaften Eigenschaften vollständig getestet sind, ist einfach:
Max₁(BDS) = für alle d, Summe RDS(d); (wobei BDS = Platinenkomponenteneinstufung [Board Component Score]; und wobei alle Komponenteneigenschaften, die RDS(d) beeinflussen vollständig getestet sind)
Max₁(BCS) = für alle c, Summe RCS(c); (wobei BCS = Platinenverbindungseinstufung [Board Connection Score]; und wobei alle Verbindungseigenschaften, die RCS(c) beeinflussen, vollständig getestet sind)
Die obigen „Maximaleinstufungen" sind nützlich beim Bestimmen, ob potentiell fehlerhafte Eigenschaften vorliegen, die über den Umfang der Abdeckung einer Testfolge hinausgehen. Die obigen Maxima zeigen jedoch nicht an, ob ein Defekt über den Umfang einer Abdeckung einer Textfolge hinaus geht, da 1) die Testfolge nicht robust ist oder 2) das Testen nach dem Defekt über die Fähigkeit der verfügbaren Testsysteme hinausgeht. Es ist daher nützlich, die Maximaleinstufungen zu berechnen, die durch ein bestimmtes Testsystem (oder Systeme) erreicht werden können, wenn eine Testfolge robust ist. Dieses zweite Paar von Maximaleinstufungen nimmt nicht an, daß alle Eigenschaftseinstufungen, die RDS(d) und RCS(c) beeinflussen, vollständig getestet sind, sondern nimmt an, daß jede Eigenschaftseinstufung den Maximalwert erreicht, der möglich ist, wenn ein bestimmtes Testsystem (oder Systeme) gegeben sind. Somit gilt,
Max₂(BDS) = für alle d, Summe RDS(d); (wobei alle Komponenteneigenschaften, die RDS(d) beeinflussen, auf ihren Maximalwert gesetzt sind, wenn ein bestimmtes Testsystem (oder Systeme) gegeben ist)
Max₂(BCS) = für alle c, Summe RCS(c); (wenn alle Verbindungseigenschaften, die RCS(c) beeinflussen auf ihren maximalen Wert gesetzt sind, wenn ein bestimmtes Testsystem (oder Systeme) gegeben ist)
9 stellt die theoretischen Maximalkomponenten-PCOLA-Einstufungen über der Testtechnik für einen willkürlichen Widerstand dar, und 10 stellt die theoretischen Maximalkomponenten-PCOLA-Einstufungen über der Testtechnik für ein willkürliches digitales Bauelement dar. Die Tabellen in 9 und 10 werden einfach durch Bemessen einer Eigenschaft „Vollständig" oder „Teilweise" gefüllt, wenn ein Weg vorliegt, wie ein gegebenes Testsystem immer auf vollständige oder teilweise Abdeckung für den bestimmten fraglichen Komponententyp eingestuft werden kann (z. B. Widerstände in 9 und digitale Bauelemente 10). Beim Ausfüllen der Tabellen in 9 und 10 würden Berücksichtigungen, wie z. B. die Testbarkeit eines niederwertigen Kondensators parallel zu einem hochwertigen Kondensator, oder ob eine gegebene IC ein lesbares Etikett aufweist, das durch eine Wärmesenke abgedeckt ist, üblicherweise nicht berücksichtigt (da das Augenmerk auf den „theoretischen" Maxima liegt).
Wenn Max₂(BDS)- und Max₂(BCS)-Einstufungen im Hinblick auf ein AXI-Testsystem berechnet werden, dann können die AXI-PCOLA-Einstufungen aus den 9 und 10 extrahiert werden. Wenn jedoch die Max₂(BDS)- und Max₂(BCS)-Einstufungen im Hinblick auf eine Kombination aus AXI- und AOI-Testsytemen berechnet werden, dann können entsprechende PCOLA-Einstufungen für die AOI- und AXI-Zeilen in 7 und 8 unter Verwendung einer MAX()-Funktion kombiniert werden, und die MAX()-PCOLA-Einstufungen können dann beim Berechnen der Max₂(BDS)- und Max₂(BCS)-Einstufungen verwendet werden. In diesem letzteren Fall wird z. B. darauf hingewiesen, daß die maximale Korrektheit-Einstufung für eine Kombination aus AOI- und AXI-Testen „vollständig" ist.
Vorrichtung zum Charakterisieren einer Platinentestabdeckung
11 stellt ein erstes Ausführungsbeispiel einer Vorrichtung 1100 zum Charakterisieren einer Platinentestabdeckung dar. Die Vorrichtung 1100 weist 1) eine Einrichtung 1102 zum Aufzählen potentiell fehlerhaften Eigenschaften für eine Platine, ohne Hinblick darauf, wie die potentiell fehlerhaften Eigenschaften getestet werden könnten, 2) eine Einrichtung 1104 zum Bestimmen und Einstufen in Bezug auf jede aufgezählte potentiell fehlerhafte Eigenschaft, egal ob eine Testfolge die potentiell fehlerhafte Eigenschaft testet und 3) eine Einrichtung 1106 zum Kombinieren von Einstufungen zum Charakterisieren einer Platinentestabdeckung für die Testfolge auf. Beispielsweise könnte die Vorrichtung 1100 die Form von Software, Firmware, Hardware oder eine Kombination derselben annehmen. Bei einem Ausführungsbeispiel der Vorrichtung 1100 ist jede ihrer Komponenten in einem computerlesbaren Programmcode verkörpert, der auf einem computerlesbaren Speicherungsmedium gespeichert ist, wie z. B. einer CD-ROM, einer DVD, einer Diskette, einer Festplatte oder einem Speicherchip.
12 stellt ein zweites Ausführungsbeispiel einer Vorrichtung zum Charakterisieren einer Platinentestabdeckung dar. Die Vorrichtung ist in einem computerlesbaren Programmcode 1206, 1212, 1216, 1218 verkörpert, der auf einem computerlesbaren Speicherungsmedium 1200 gespeichert ist. Ein erster Abschnitt des Programmcodes 1206 baut eine Liste 1208 von potentiell fehlerhaften Eigenschaften für eine Platine auf. Der Code tut dies durch syntaktisches Analysieren beschreibender Informationen 1202 für die Platine, um Komponenten- und Verbindungs-Informationen für die Platine zu extrahieren, und dann durch Zuordnen von potentiell fehlerhaften Eigenschaften 1204 zu den extrahierten Komponenten- und Verbindungs-Informationen. Ein zweiter Abschnitt des Programmcodes 1212 analysiert eine Testfolge 1210 syntaktisch und extrahiert Textobjekte 1214 aus derselben. Jedes Testobjekt 1214 weist die Details eines Tests auf, und eine Liste von Komponenten und Verbindungen, die durch den Test getestet werden. Ein dritter Abschnitt des Programmcodes 1216 weist die Testobjekte 1214 zu Einträgen in der Liste 1208 von potentiell fehlerhaften Eigenschaften zu, durch Identifizieren von gemeinsamen Komponenten und Verbindungen in denselben. Ein vierter Abschnitt des Programmcodes 1218 weist Eigenschaftseinstufungen zu den potentiell fehlerhaften Eigenschaften in der Liste 1208 von potentiell fehlerhaften Eigenschaften zu, ansprechend darauf, ob Tests in den zugeordneten Testobjekten 1214 nach potentiell fehlerhaften Eigenschaften testen.
Die Abschnitte des Programmcodes müssen nicht unterschiedlich sein. Somit können Code, Objekte, Routinen und ähnliches durch die verschiedenen Codeabschnitte gemeinschaftlich verwendet werden, und die Codeabschnitte können mehr oder weniger integriert sein, abhängig von der Art und Weise, wie der Code implementiert ist.
Die beschreibenden Platineninformationen, auf die durch den Code zugegriffen wird, können die Form einer XML-Topologiedatei für die Platine annehmen. Die beschreibenden Informationen könnten jedoch andere Formen annehmen und können aus einer Platinennetzliste abgeleitet werden, einer Materialliste, CAD-Daten oder anderen Quellen.
Komponenten- und Verbindungs-Informationen können eine Vielzahl von Formen annehmen. Komponenteninformationen können z. B. die Form von Komponentennamen oder Komponententeilnummern annehmen. Verbindungen könnten die Form von Stift- und Knoten-Informationen annehmen.
Die potentiell fehlerhaften Eigenschaften, die der Code zu Komponenten- und Verbindungs-Informationen einer Platine zuordnet, können z. B. aus einer Datenbank gezogen werden, die Komponenten-, Gehäuse- und/oder Verbindungs-Typen speichert, zusammen mit ihren potentiell fehlerhaften Eigenschaften. Informationen aus dieser Datenbank können dann den Komponenten und Verbindungen zugeordnet werden, die für eine bestimmte Platine identifiziert sind. Bei einem Ausführungsbeispiel der Vorrichtung aus 12 kann die Datenbank über eine Schnittstelle (wie z. B. eine graphische Benutzerschnittstelle (GUI = Graphical User Interface), die auf einem Computerbildschirm angezeigt ist, aktualisiert werden.
Eigenschaften, die Komponenten und Verbindungen einer Platine zugeordnet sind, können bestimmte oder alle der PCOLAund SOQ-Eigenschaften aufweisen, die vorangehend identifiziert wurden. Ferner können unterschiedliche potentiell fehlerhafte Eigenschaften unterschiedlichen Komponenten- und Verbindungs-Typen zugeordnet sein. Im Hinblick auf möglich Kurzschlüsse einer Verbindung kann ein Programmcode die Kurzschlußeigenschaft einer Verbindung zu Null oder mehr Kurzschlüssen zuordnen, durch Bewerten der Nähe der Verbindung zu anderen Stiften und/oder Knoten, die in den beschreibenden Informationen der Platine identifiziert sind.
Bei einem Ausführungsbeispiel der Vorrichtung aus 12 sind die Testobjekte als XML-Objekte erzeugt. Wie ein Durchschnittsfachmann auf dem Gebiet erkennen wird, können die Testobjekte verschieden beibehalten werden. „Objekt", wie es hierin verwendet wird, umfaßt nicht nur Objekte in einem „objektorientierten" Programmiersinn, sondern ferner eine Datenstruktur, die zum Zweck des Verfolgens der Details eines Tests beibehalten wird, sowie eine Liste der Komponenten und Verbindungen, die durch den Test getestet werden.
13 stellt ein drittes Ausführungsbeispiel einer Vorrichtung zum Charakterisieren einer Platinentestabdeckung dar. Wiederum ist die Vorrichtung in einem computerlesbaren Programmcode 1302 verkörpert, der auf einem computerlesbaren Speicherungsmedium 1300 gespeichert ist. Im Gegensatz zu der Vorrichtung, die in 12 dargestellt ist, nimmt die Vorrichtung, die in 13 dargestellt ist, nicht am Aufbauen einer Liste von potentiell fehlerhaften Eigenschaften einer Platine teil. Statt dessen analysiert der Programmcode 1302 eine existierende Textfolge und eine Liste von potentiell fehlerhaften Eigenschaften für eine Platine syntaktisch, und weist dann Eigenschaftseinstufungen zu potentiell fehlerhaften Eigenschaften zu, ansprechend darauf, ob die Testfolge nach den potentiell fehlerhaften Eigenschaften teste, und gemäß einer Gewichtungsstruktur.
Bei einem Ausführungsbeispiel der Vorrichtung aus 13 weisen Eigenschaftseinstufungen numerische Äquivalente auf für: Vollständig getestet, teilweise getestet und nicht getestet.
Wenn eine potentiell fehlerhafte Eigenschaft durch zwei oder mehr Tests in einer Testreihe getestet wird, und zwei oder mehr Eigenschaftseinstufungen für dieselbe potentiell fehlerhafte Eigenschaft vorliegen, kann ein zusätzlicher Programmcode zwei oder mehr Eigenschaftseinstufungen unter Verwendung einer MAX-Funktion kombinieren. Der Programmcode kann ferner Eigenschaftseinstufungen einer gegebenen Komponente kombinieren, um eine Komponenteneinstufung für die gegebene Komponente zu erzeugen. Auf ähnliche Weise kann der Programmcode Eigenschaftseinstufungen einer gegebenen Verbindung kombinieren, um eine Verbindungseinstufung für die gegebene Verbindung zu erzeugen. Der Programmcode kann ferner alle Komponenteneigenschaftseinstufungen kombinieren, um eine Platinenkomponenteneinstufung zu erzeugen, und kann alle Verbindungseigenschaftseinstufungen kombinieren, um eine Platinenverbindungseinstufung zu erzeugen.
Bei einem Ausführungsbeispiel der Vorrichtung aus 13 weist der computerlesbare Programmcode ferner einen Programmcode zum i) Zugreifen auf Komponenteneigenschaftsgewichte für die Eigenschaften einer Komponente und ii) Kombinieren von Eigenschaftseinstufungen einer gegebenen Komponente gemäß den Komponenteneigenschaftsgewichtungen für die Eigenschaften der Komponente auf.
Bei einem anderen Ausführungsbeispiel der Vorrichtung aus 13 weist der computerlesbare Programmcode einen Programmcode zum i) Zugreifen auf Komponententypgewichte für Komponententypen und ii) Kombinieren von Eigenschaftsein stufungen auf, die unterschiedlichen Komponententypen entsprechen, gemäß den Komponententypgewichten.
Die Vorrichtung aus 13 kann ferner einen Programmcode zum Zuweisen von Komponententypgewichten durch Normieren eines Pareto-Diagramms für einen Komponententypausfall auf ein Einheitsgewicht von 1,0 aufweisen. Alternativ (oder zusätzlich) dazu kann die Vorrichtung einen Programmcode zum Zuweisen der Komponententypgewichte unter Verwendung einer einheitlichen Verteilung aufweisen.
Der Programmcode der Vorrichtung aus 13 kann ferner Eigenschaftseinstufungen gemäß einer Gewichtungsstruktur kombinieren, durch i) Berechnen eines Komponentengewichtanpassers, der die Population von Komponententypen auf einer gegebenen Platine anzeigt, und ii) Kombinieren von Eigenschaftseinstufungen gemäß dem Komponentengewichtanpasser. Der Programmcode kann ferner i) auf Verbindungseigenschaftsgewichte für die Eigenschaften einer Verbindung zugreifen und ii) Eigenschaftseinstufungen einer gegebenen Verbindung gemäß den Verbindungseigenschaftsgewichten für die Eigenschaften der Verbindung kombinieren.
Es wird darauf hingewiesen, daß die Vorrichtung zum Charakterisieren einer Platinentestabdeckung keine Laufzeittestdaten erfordert.

Claims

Verfahren zum Charakterisieren einer Platinentestabdeckung, das folgende Schritte aufweist: a) Aufzählen (102) potentiell fehlerhafter Eigenschaften für eine Platine, ohne Bezug darauf, wie die potentiell fehlerhaften Eigenschaften getestet werden könnten; b) für jede aufgezählte potentiell fehlerhafte Eigenschaft, Erzeugen (104) einer Eigenschaftseinstufung, die anzeigt, ob eine Testfolge nach der potentiell fehlerhaften Eigenschaft testet; und c) Kombinieren (106) von Eigenschaftseinstufungen gemäß einer Gewichtungsstruktur, um eine Platinentestabdeckung für die Testfolge zu charakterisieren.
Verfahren gemäß Anspruch 1, bei dem das Kombinieren von Eigenschaftseinstufungen zum Charakterisieren einer Platinentestabdeckung folgende Schritte aufweist: für eine gegebene Vorrichtung, Kombinieren der Eigenschaftseinstufungen einer Komponenten, um eine Komponenteneinstufung zu erzeugen.
Verfahren gemäß Anspruch 2, bei dem das Kombinieren von Eigenschaftseinstufungen gemäß einer Gewichtungsstruktur folgende Schritte aufweist: a) Zuweisen von Komponenteneigenschaftsgewichten zu Eigenschaften einer Komponente; und b) Kombinieren von Komponenteneigenschaften gemäß den Komponenteneigenschaftsgewichten.
Verfahren gemäß Anspruch 3, bei dem Komponenteneigenschaften unterschiedlichen Komponenteneigenschaftsgewichten für unterschiedliche Komponententypen zugewiesen sind.
Verfahren gemäß Anspruch 3 oder 4, bei dem Komponenteneigenschaften unterschiedlichen Komponenteneigenschaftsgewichten für unterschiedliche individuelle Komponenten zugewiesen sind.
Verfahren gemäß einem der Ansprüche 3 bis 5, bei dem die Komponenteneigenschaftsgewichte für eine gegebene Komponente eine Summe von 1,0 ergeben.
Verfahren gemäß einem der Ansprüche 1 bis 6, bei dem das Kombinieren von Eigenschaftseinstufungen gemäß einer Gewichtungsstruktur folgende Schritte aufweist: a) Zuweisen von Komponententypgewichten zu Komponententypen; und b) Kombinieren von Eigenschaftseinstufungen gemäß dem Komponententypgewichten.
Verfahren gemäß Anspruch 7, bei dem Komponententypgewichte durch Normieren eines Komponententypfehler- Pareto-Diagramms einer Platine auf ein Einheitsgewicht von 1,0 zugewiesen werden.
Verfahren gemäß Anspruch 7 oder 8, bei dem Komponententypgewichte unter Verwendung einer einheitlichen Verteilung zugewiesen werden.
Verfahren gemäß einem der Ansprüche 7 bis 9, bei dem das Kombinieren von Eigenschaftseinstufungen gemäß einer Gewichtungsstruktur ferner folgende Schritte aufweist: a) Berechnen eines Komponentengewichtanpassers, der die Population von Komponententypen auf einer gegebenen Platine anzeigt; und b) Kombinieren von Eigenschaftseinstufungen gemäß dem Komponentengewichtanpasser.
Verfahren gemäß einem der Ansprüche 1 bis 10, bei dem das Kombinieren von Eigenschaftseinstufungen gemäß einer Gewichtungsstruktur folgende Schritte aufweist: a) Zuweisen von Gehäusetypgewichten zu Gehäusetypen; und b) Kombinieren von Eigenschaftseinstufungen gemäß den Gehäusetypgewichten.
Verfahren gemäß einem der Ansprüche 1 bis 11, bei dem das Kombinieren von Eigenschaftseinstufungen zum Charakterisieren einer Platinentestabdeckung folgenden Schritt aufweist: für eine gegebene Verbindung, Kombinieren der Eigenschaftseinstufungen der Verbindung, um eine Verbindungseinstufung zu erzeugen.
Verfahren gemäß Anspruch 12, bei dem das Kombinieren von Eigenschaftseinstufungen gemäß einer Gewichtungsstruktur folgende Schritte aufweist: a) Zuweisen von Verbindungseigenschaftsgewichten zu Eigenschaften einer Verbindung; und b) Kombinieren von Eigenschaftseinstufungen für eine gegebene Verbindung gemäß den Verbindungseigenschaftsgewichten.
Verfahren gemäß Anspruch 13, bei dem die Verbindungseigenschaftsgewichte für eine gegebene Verbindung eine Summe von 1,0 ergeben.
Verfahren gemäß Anspruch 13 oder 14, bei dem ein Verbindungseigenschaftsgewicht, das einer Kurzschlußeigenschaft einer Verbindung zugewiesen ist, unter der Anzahl von möglichen Kurzschlüssen für die Verbindung verteilt ist.
Vorrichtung zum Bewerten einer Platinentestabdeckung, die folgende Merkmale aufweist: a) ein computerlesbares Speicherungsmedium; und b) einen computerlesbaren Programmcode, der auf dem computerlesbaren Speicherungsmedium gespeichert ist, das einen Programmcode aufweist zum i) syntaktischen Analysieren eines Testverfahrens und einer Liste von potentiell fehlerhaften Eigenschaften für eine Platine und ii) Zuweisen von Eigenschaftseinstufungen zu potentiell fehlerhaften Eigenschaften ansprechend darauf, ob das Testverfahren nach den potentiell fehlerhaften Eigenschaften testet, und gemäß einer Gewichtungsstruktur.
Vorrichtung gemäß Anspruch 16, bei der der computerlesbare Programmcode ferner einen Programmcode zum Kombinieren von Eigenschaftseinstufungen einer gegebenen Komponente aufweist, um eine Komponenteneinstufung für die gegebene Komponente zu erzeugen.
Vorrichtung gemäß Anspruch 17, bei der der computerlesbare Programmcode ferner einen Programmcode aufweist zum i) Zugreifen auf Komponenteneigenschaftsgewichte für Eigenschaften einer Komponente, und ii) Kombinieren von Eigenschaftseinstufungen einer gegebenen Komponente gemäß den Komponenteneigenschaftsgewichten für die Eigenschaften der Komponente.
Vorrichtung gemäß Anspruch 18, bei der die Komponenteneigenschaften unterschiedliche Komponenteneigenschaftsgewichte für unterschiedliche Komponententypen aufweisen.
Vorrichtung gemäß Anspruch 18 oder 19, bei der Komponenteneigenschaften unterschiedliche Komponenteneigenschaftsgewichte für unterschiedliche individuelle Komponenten aufweisen.
Vorrichtung gemäß einem der Ansprüche 18 bis 20, bei der die Verbindungseigenschaftsgewichte für eine gegebene Komponente eine Summe von 1,0 ergeben.
Vorrichtung gemäß einem der Ansprüche 16 bis 21, bei der der computerlesbare Programmcode ferner einen Programmcode aufweist zum i) Zugreifen auf Komponententypgewichte für Komponententypen, und ii) Kombinieren von Eigenschaftseinstufungen, die unterschiedlichen Komponententypen entsprechen, gemäß den Komponententypgewichten.
Vorrichtung gemäß Anspruch 22, bei der der computerlesbare Programmcode ferner einen Programmcode zum Zuweisen der Komponententypgewichte durch Normieren eines Pareto-Diagramms für einen Komponententypfehler auf ein Einheitsgewicht von 1,0 aufweist.
Vorrichtung gemäß Anspruch 22 oder 23, bei der der computerlesbare Programmcode ferner einen Programmcode zum Zuweisen der Komponententypgewichte unter Verwendung einer einheitlichen Verteilung aufweist.
Vorrichtung gemäß einem der Ansprüche 22 bis 24, bei der der computerlesbare Programmcode ferner einen Programmcode zum Kombinieren von Eigenschaftseinstufungen gemäß einer Gewichtungsstruktur aufweist, durch i) Berechnen eines Komponentengewichtanpassers, der die Population von Komponententypen auf einer gegebenen Platine anzeigt, und ii) Kombinieren von Eigenschaftseinstufungen gemäß dem Komponentengewichtanpasser.
Vorrichtung gemäß einem der Ansprüche 16 bis 25, bei der der computerlesbare Programmcode ferner einen Programmcode aufweist zum i) Zugreifen auf Gehäusetypgewichte für Gehäusetypen, und ii) Kombinieren von Eigenschaftseinstufungen, die unterschiedlichen Gehäusetypen entsprechen, gemäß den Gehäusetypgewichten.
Vorrichtung gemäß einem der Ansprüche 16 bis 26, bei der der computerlesbare Programmcode ferner einen Programmcode zum Kombinieren von Eigenschaftseinstufungen einer gegebenen Verbindung aufweist, um eine Verbindungseinstufung für die gegebene Verbindung zu erzeugen.
Vorrichtung gemäß Anspruch 27, bei der der computerlesbare Programmcode ferner einen Programmcode aufweist zum i) Zugreifen auf Verbindungseigenschaftsgewichte für Eigenschaften einer Verbindung, und ii) Kombinieren von Eigenschaftseinstufungen einer gegebenen Verbindung gemäß den Verbindungseigenschaftsgewichten für die Eigenschaften der Verbindung.
Vorrichtung gemäß Anspruch 28, bei der die gewichteten Eigenschaftseinstufungen für eine gegebene Verbindung eine Summe von 1,0 ergeben.
Vorrichtung gemäß Anspruch 28 oder 29, bei der das Eigenschaftsgewicht, das einer Kurzschlußeigenschaft einer Verbindung zugeordnet ist, unter der Anzahl von möglichen Kurzschlüssen für die Verbindung verteilt ist.