DE10228771B4

DE10228771B4 - Process for planarization with definable Planarisierungslänge in semiconductor integrated circuits and such a semiconductor integrated circuit

Info

Publication number: DE10228771B4
Application number: DE2002128771
Authority: DE
Inventors: Thomas Dr. Detzel; Sven Dr. Lanzerstorfer; Helmut Schönherr; Silke Skrabl
Original assignee: Infineon Technologies AG
Current assignee: Infineon Technologies AG
Priority date: 2002-06-27
Filing date: 2002-06-27
Publication date: 2008-02-14
Anticipated expiration: 2022-06-28
Also published as: DE10228771A1

Abstract

Verfahren zur Lückenfüllung und Planarisierung zwischen und über Metallbahnen (1) bei der Herstellung integrierter Halbleiterschaltungen, bei dem zwischen und über Metallbahnen (1) eine Füllschicht (2) abgeschieden und einem Planarisierungsprozess unterworfen wird, wobei
in einem ersten Schritt
(A) die Füllschicht (2) mittels eines High-Density-Plasmaoxid(HDP)-Abscheideprozesses in einer Dicke so abgeschieden wird, dass sie die Lücken zwischen den auf einem Niveau liegenden Metallbahnen (1) eben auffüllt;
in einem zweiten Schritt
(B) eine dielektrische Schicht (3) über der Füllschicht (2) durch einen konformen Prozess in einer bestimmten Abscheidedicke abgeschieden, und
in einem dritten Schritt
(C) bis auf eine gewünschte Dicke eingeebnet wird,
dadurch gekennzeichnet, dass
in dem zweiten Schritt (B) eine gewünschte Planarisierungslänge (a) über der im ersten Schritt (A) abgeschiedenen Füllschicht (2) durch die Abscheidedicke der dielektrischen Schicht (3) bestimmt wird, und
in dem Schritt (C)
die Einebnung der dielektrischen Schicht (3) durch...Method for gap filling and planarization between and over metal tracks (1) in the manufacture of semiconductor integrated circuits, in which a filling layer (2) is deposited between and over metal tracks (1) and subjected to a planarization process, wherein
in a first step
(A) the filler layer (2) is deposited by means of a high-density plasma oxide (HDP) deposition process in a thickness such that it just fills up the gaps between the level metal tracks (1);
in a second step
(B) a dielectric layer (3) deposited over the fill layer (2) by a conformal process in a given deposition thickness, and
in a third step
(C) is leveled to a desired thickness,
characterized in that
in the second step (B), a desired planarization length (a) over the filler layer (2) deposited in the first step (A) is determined by the deposition thickness of the dielectric layer (3), and
in step (C)
the leveling of the dielectric layer (3) by ...

Description

Die Erfindung betrifft ein Verfahren zur Lückenfüllung und Planarisierung und eine integrierte Leistungshalbleiterschaltung jeweils gemäß den Oberbegriffen der unabhängigen Patentansprüche 1 und 10. Ein derartiges Verfahren und eine Leistungshalbleiterschaltung dieser Art sind jeweils aus US 5,814,564 A und 6,410,458 B1 bekannt.The invention relates to a method for gap filling and planarization and an integrated power semiconductor circuit respectively according to the preambles of the independent claims 1 and 10. Such a method and a power semiconductor circuit of this kind are each made of US 5,814,564 A and 6,410,458 B1 known.

Bei integrierten Halbleiterschaltungen mit hoher Integrationsdichte können aus Platzgründen die elektrischen Verbindungen zwischen aktiven und passiven Elementen (z.B. MOS- und Bipolartransistoren, Kapazitäten, usw.) nicht mehr in einer einzigen Metallisierungsebene ausgeführt werden. Deshalb werden weitere Metallisierungsebenen eingeführt, die durch so genannte Intermetalldielektrika (im Folgenden IMD genannt) voneinander isoliert sind.at integrated semiconductor circuits with high integration density can for reasons of space the electrical connections between active and passive elements (e.g., MOS and bipolar transistors, capacitances, etc.) are no longer in one single metallization level. That's why further metallization levels introduced by so-called Intermetalldielektrika (hereinafter called IMD) isolated from each other are.

Die 1A und 1B zeigen schematisch einen Querschnitt durch einen Abschnitt einer integrierten Halbleiterschaltung mit einer Metallisierungsebene, die Metall1 genannt ist, und mit entsprechendem Intermetalldielektrikum IMD. 1A veranschaulicht einen Prozess, bei dem ein IMD aufgebracht ist, welches unterschiedliche Dicken über den schräg schraffierten Metallbahnen vermeidet, das heißt d1 = d2 = d3.The 1A and 1B schematically show a cross section through a portion of a semiconductor integrated circuit with a metallization level, which is called Metall1, and with a corresponding intermetallic IMD. 1A illustrates a process in which an IMD is applied, which avoids different thicknesses over the obliquely hatched metal tracks, that is d1 = d2 = d3.

1B zeigt ein langreichweitig planarisiertes IMD. Dabei stellen sich erhebliche Unterschiede in den IMD-Dicken d1, d2 und d3 über den Metallbahnen ein, je nachdem, auf welchem Höhenniveau sich die entsprechende Metallbahn befindet (d1 < d2 < d3). 1B shows a long-range planarized IMD. Significant differences in the IMD thicknesses d1, d2 and d3 over the metal tracks occur, depending on the height level at which the corresponding metal track is located (d1 <d2 <d3).

Die der Metallabscheidung der Metallisierungsbahnen der Metallebene Metall1 vorausgehenden Prozesse hinterlassen Topografiestufen. Diese Niveauunterschiede werden beispielsweise durch LOCOS-Isolierung, Strukturierung einer Poly-Siliziumschicht (kreuzschraffierte Stufe in 1A und 1B kann beispielsweise auf LOCOS und/oder Polysilizium zurückgehen) oder Strukturierung der der Metallisierung vorausgehenden Schicht (z.B. Kontaktlochätzung) hervorgerufen. Die Topografiestufen haben zur Folge, dass die Leiterbahnen der Metallisierungsebene Metall1 auf unterschiedlichen Höhenniveaus liegen. Die Abstände zwischen den Metallbahnen können im Allgemeinen unter Berücksichtigung der geltenden Designregeln beliebig gewählt werden. Auf die Strukturierung der Metallebene folgt die Prozessierung des IMD. Dabei kommt der Abscheidung und Planarisierung des IMD in mehrfacher Hinsicht besondere Bedeutung zu:

– Das IMD muss an allen Stellen ausreichend dick ausgeführt sein, um die elektrischen Spannungen, die zwischen den Metallbahnen der verschiedenen Metallisierungsebenen auftreten, leckstromfrei und zuverlässig voneinander zu isolieren. Die im IMD auftretende elektrische Feldstärke muss kleiner sein als die entsprechende Durchbruchsfeldstärke.
– Die Abscheidung des IMD soll den Raum zwischen den Metallbahnen einer Metallisierungsebene ausfüllen, ohne dass dabei Hohlräume und Falten im Dielektrikum entstehen. Diese Anforderungen an das so genannte "Lückenfüllen" muss für alle zulässigen Abstände zwischen den Metallstrukturen, d.h. vom Mindestabstand bis zu Abständen beliebiger Größe, erfüllt werden.
– Die nach dem IMD-Abscheidungsprozess verbleibende Topografie muss derart gestaltet sein, dass die Abscheidung und Strukturierung nachfolgender Schichten (weitere Metall- bzw. dielektrische Schichten) problemlos durchführbar ist. Zum einen dürfen im Intermetalldielektrikum IMD keine engen Gräben und Falten entstehen, zum anderen sollten verbleibende Stufen abgerundete Konturen aufweisen. Diese Eigenschaften erfordern eine an die jeweilige Topografiesituation angepasste Planarisierungsmethode.
– Das IMD soll nicht beliebig dick ausgeführt werden, da sonst die elektrischen Verbindungen, die so genannten Vias, zwischen den Metallisierungsebenen sehr hohe Aspektverhältnisse aufweisen und nur schwer mit Metall ausgefüllt werden können. Des Weiteren hat ein dickes IMD lange und kostenintensive Ätzzeiten bei der Strukturierung der Vias zur Fol ge.
– Das IMD sollte an all den Stellen, an denen Vias geöffnet werden sollen, eine einheitliche Dicke aufweisen. Dies ist in 1A schematisch dargestellt. Wird für die Planarisierung des IMD ein Verfahren mit sehr großer Planarisierungslänge verwendet, wie zum Beispiel ein CMP-Prozess, sind große Dickenunterschiede des IMD die Folge. Große Planarisierungslängen führen dazu, dass die IMD-Oberfläche nach der Planarisierung vollständig eingeebnet ist, wodurch aufgrund der Topografie, die vor der Metallabscheidung vorhanden war, erhebliche Unterschiede in den IMD-Dicken entstehen (1B: d1 < d2 < d3). Die Folge sind so genannte differentielle Vias, d.h. Vias, die unterschiedliche Tiefen besitzen.

The processes preceding the metal deposition of the metalization paths of the metal level metal1 leave topography levels. These level differences are exemplified by LOCOS isolation, patterning of a poly-silicon layer (crosshatched step in FIG 1A and 1B may be due to LOCOS and / or polysilicon, for example) or structuring of the layer preceding the metallization (eg contact hole etching). The topography levels have the consequence that the tracks of Metallisierungsebene metal1 are at different height levels. The distances between the metal tracks can generally be chosen arbitrarily, taking into account the applicable design rules. The structuring of the metal level is followed by the processing of the IMD. The deposition and planarization of the IMD is of particular importance in several respects:

- The IMD must be made sufficiently thick at all points to isolate the electrical voltages that occur between the metal tracks of the different metallization levels, leakage-free and reliable from each other. The electric field strength occurring in the IMD must be smaller than the corresponding breakdown field strength.
- The deposition of the IMD is to fill the space between the metal tracks of a metallization, without causing voids and wrinkles in the dielectric. These requirements for so-called "gap filling" must be fulfilled for all permissible distances between the metal structures, ie from the minimum distance to distances of any size.
The topography remaining after the IMD deposition process must be designed in such a way that the deposition and structuring of subsequent layers (further metal or dielectric layers) can be carried out without problems. On the one hand, no narrow trenches and folds are allowed to form in the intermetallic dielectric IMD, on the other hand remaining steps should have rounded contours. These properties require a planarization method adapted to the respective topography situation.
- The IMD should not be made arbitrarily thick, otherwise the electrical connections, the so-called vias, between the metallization levels have very high aspect ratios and are difficult to fill with metal. Furthermore, a thick IMD results in long and costly etch times in structuring the vias.
- The IMD should have a uniform thickness at all locations where vias are to be opened. This is in 1A shown schematically. If a process with a very large planarization length is used for the planarization of the IMD, such as a CMP process, large differences in the thickness of the IMD are the result. Large planarization lengths cause the IMD surface to be completely flattened after planarization, resulting in significant differences in IMD thicknesses due to the topography that existed prior to metal deposition ( 1B : d1 <d2 <d3). The result is so-called differential vias, ie vias that have different depths.

Insbesondere für integrierte Halbleiterschaltungen, die DMOS- und kombiniert damit Logikstrukturen aufweisen, ist es wichtig, dass die kleinsten zwischen den Metallbahnen auftretenden Abstände ausreichend planarisiert werden, um die Integrität der nachfolgenden Schichten zu gewährleisten. Ab einer bestimmten lateralen Strukturgröße sollen aber weder die Topografien, die durch die Metallstrukturierung entstanden sind, noch jene, die vor der Metallabscheidung vorhanden waren, planarisiert werden. Dies macht ein Planarisierungsverfahren mit angepasster lateraler Planarisierungslänge erforderlich.Especially for integrated Semiconductor circuits, the DMOS and combined with having logical structures, it is important that the smallest distances occurring between the metal tracks sufficient be planarized to the integrity of subsequent layers to ensure. From a certain lateral structure size, however, neither the topographies, which have arisen through metalworking, nor those that were present before the metal deposition, planarized. This requires a planarized planarization length planarization process.

Bisher wurden bei hochintegrierten Leistungshalbleiterschaltungen der Anmelderin für die Lückenfüllung und Planarisie rung des IMD unter anderem folgende Verfahren eingesetzt (vgl. S.R. Wilson, C. J. Tracy und J. L. Freeman "Handbook of Multilevel Metallization for Integrated Circuits", Noyes Publications (1993), und Sze und Chang, "ULSI Technology"):

i: Bei einer früheren Technologie der vorliegenden Anmelderin konnte das IMD mit konformer Abscheidung aufgebracht werden, ohne dass Lunker oder tiefe Falten entstehen, da die Strukturgrößen bei einer Metallbahnbreite von 3 μm und einem Bahnabstand von 4 μm die zuvor anhand der 1A und 1B diskutierten Probleme nicht verursachen. Eine zweite Metallisierungsschicht dient lediglich als Verstärkungsmetallisierung im Bereich mit DMOS-Leistungstransistorstrukturen und auf den Pads und wird im gesamten Logikbereich nasschemisch wieder abgelöst.
ii: Eine weitere, bei der vorliegenden Anmelderin verwendete Technologie von Leistungshalbleiterschaltungen besitzt eine Zweilagenmetallisierung, bei der ein so genanntes Lackplanarisierungsverfahren eingesetzt wird. Nachteile dieses Verfahrens sind fehlende Lückenfüllung, hohe Defektdichte, mangelnde Kontrolle der Restdicke sowie Kontaminationen. Deshalb findet Lackplanarisierung in modernen Produktionsstätten immer weniger Anwendung.
iii: Eine weitere, bei der vorliegenden Anmelderin verwendete Technologie von integrierten Leistungshalbleiterschaltungen setzt ein vierstufiges DEP/Etch/DEP/Etch-Verfahren ein. Eine konforme Abscheidung erfolgt vor einem Rücksputtern mit Argon und erlaubt ein lunkerfreies Aufbringen einer weiteren konformen Oxidschicht, die anschließend mit einer anisotropen Ätzung auf Zieldicke abgedünnt wird. Dieses Verfahren hat den Nachteil, dass es Abstände zwischen Metallisierungsbah nen in der ersten (unteren) Metallschicht gibt, bei denen die Planarisierung nicht befriedigend funktioniert und dass sich die Metallbahnen einer darüber liegenden Metallisierungsschicht nicht faltenfrei bilden lassen. Dies führt dazu, dass bestimmte Abstände der Metallbahnen der darunter liegenden Metallisierungsschicht per Designrule ausgeschlossen sind.
iv: Bei einer bei der vorliegenden Anmelderin zur Zeit in Entwicklung befindlichen modernen Technologie zur Herstellung integrierter Leistungshalbleiterschaltungen wird derzeit High-Density-Plasmaoxid HDP zum Lückenfüllen und ein chemisch mechanisches Polieren (CMP) zur Planarisierung des IMD eingesetzt. CMP besitzt globale Planarisierungseigenschaften, das heißt, dass die Oberfläche über eine große Länge planarisiert wird und wird deshalb standardmäßig bei allen IC-Technologien mit Strukturbreiten < 0,35 μm eingesetzt.

So far, the following methods have been used in the case of highly integrated power semiconductor circuits of the applicant for the gap filling and planarization of the IMD (see SR Wilson, CJ Tracy and JL Freeman "Handbook of Multilevel Metallization for Integrated Circuits", Noyes Publications (1993), and Sze and Chang, "ULSI Technology"):

i: In a previous technology of the present applicant, the IMD could be applied with conformal deposition without voids or deep wrinkles, since the structure sizes at a metal web width of 3 microns and a track distance of 4 microns previously 1A and 1B do not cause problems discussed. A second metallization layer merely serves as a reinforcement metallization in the region with DMOS power transistor structures and on the pads and is replaced by wet chemistry throughout the entire logic region.
ii: Another technology of power semiconductor circuits used in the present Applicant has a two-layer metallization employing a so-called paint planarization process. Disadvantages of this method are missing gap filling, high defect density, lack of control of the residual thickness and contamination. As a result, lacquer planarization is becoming less and less applicable in modern production facilities.
iii: Another integrated power semiconductor circuit technology used in the present Applicant employs a four-step DEP / etch / DEP / etch process. A conformal deposition takes place before a back sputtering with argon and allows a void-free application of another conformal oxide layer, which is then thinned with an anisotropic etching to target thickness. This method has the disadvantage that there are distances between Metallisierungsbah NEN in the first (lower) metal layer in which the planarization does not work satisfactorily and that can not form wrinkle-free metal tracks of an overlying metallization. This leads to the fact that certain distances of the metal tracks of the underlying metallization layer are excluded by design rule.
iv: A modern technology for the manufacture of integrated power semiconductor circuits currently being developed by the present Applicant is currently using high-density plasma oxide HDP for gap filling and a chemical mechanical polishing (CMP) for planarizing the IMD. CMP has global planarization properties, which means that the surface is planarized over a long distance and is therefore used by default in all IC technologies with feature sizes <0.35 μm.

Wenn Abstände und Breiten der Metallbahnen der unteren Metallisierungsebene relativ klein sind, das heißt zum Beispiel zwischen 1 und 1,6 μm liegen, werden höhere Anforderungen an die IMD-Prozesse gestellt. Dies führt dazu, dass sich bereits bei der Abscheidung der zweiten Oxidschicht beim DEP/Etch/DEP/Etch-Verfahren Lunker im Oxid bilden. Nur eine fertigungsuntaugliche Verlängerung des Rücksputterschritts von 3 auf 10 Minuten erlaubt ein befriedigendes Auffüllen der Lücken zwischen den Leiterbahnen der Metallisierungsebene Metall1. Die chemisch-mechanische Politur (CMP) hat sich aufgrund ihrer großen Planarisierungslängen als ungeeignet bei der Herstellung integrierter Halbleiterschaltungen mit einer Kombination eines DMOS-Abschnitts mit einem Logikglieder enthaltenden Abschnitt herausgestellt, da insbesondere im DMOS Abschnitt größere Abstände, planarisiert werden, was zu sehr dicken Oxidschichten im DMOS führt. Hinzu kommt, dass bei CMP differentielle Vias entstehen. Die in den Vorprozessen be gründeten Topografieunterschiede (vgl. die 1A und 1B) führen nach der Ausführung des CMP-Schritts zu stark unterschiedlichen IMD-Dicken. Zwischen den dünnsten Stellen in den Logikgebieten und den dicksten Stellen in Gebieten mit DMOS-Leistungstransistoren besteht ein Dickenunterschied von ca. 1600 nm. Ferner ist bei derartigen integrierten Leistungshalbleiterschaltungen, bei denen ein Bereich mit Logikstrukturen kombiniert ist mit einem Bereich von DMOS-Transistoren zu gewährleisten, dass über der Topografie am Rand des DMOS-Bereichs beim CMP-Schritt das Metall der unteren Metallbahn Metall1 nicht anpoliert wird. Daraus resultiert eine IMD-Dicke im Bereich der DMOS-Strukturen von ca. 2,6 μm. Es hat sich aber herausgestellt, dass solche IMD-Dicken nicht mit fertigungstauglichen Prozesszeiten bei der Via-Strukturierung freigeätzt werden können.If distances and widths of the metal tracks of the lower metallization level are relatively small, that is, for example, between 1 and 1.6 μm, higher demands are placed on the IMD processes. As a result, voids in the oxide form during the deposition of the second oxide layer in the DEP / etch / DEP / etch process. Only a production unsuitable extension of the back sputtering step from 3 to 10 minutes allows a satisfactory filling of the gaps between the tracks of Metallisierungsebene metal1. The chemical-mechanical polish (CMP) has proved to be unsuitable in the manufacture of semiconductor integrated circuits with a combination of a DMOS portion with a logic element-containing portion due to their large Planarisierungslängen, since in particular in the DMOS section larger distances are planarized, which is too thick Oxide layers in the DMOS leads. In addition, CMP produces differential vias. The topographic differences found in the pre-trials (cf. 1A and 1B ) lead to greatly differing IMD thicknesses after the CMP step has been performed. There is a thickness difference of about 1600 nm between the thinnest points in the logic regions and the thickest points in regions with DMOS power transistors. Further, in such integrated power semiconductor circuits, where a region of logic structures is combined with a range of DMOS transistors in that, above the topography at the edge of the DMOS area, during the CMP step, the metal of the lower metal sheet metal1 is not polished. This results in an IMD thickness in the range of DMOS structures of approximately 2.6 μm. However, it has been found that such IMD thicknesses can not be etched free with production process times suitable for via structuring.

US 5,089,442 A beschreibt einen PECVD-Prozess zur Siliziumdioxidabscheidung auf einem Substrat, um damit Lücken aufzufüllen und Kontinuitätsfehler zu reduzieren. Demnach wird eine SiO₂-Schicht mittels des PECVD-Verfahrens gebildet, die die beispielsweise in den 2 und 3 dieser Druckschrift gezeigten V-förmigen Buchten zwischen den Metallbahnen verursacht. Über der ersten SiO₂-Schicht wird dann mittels TEOS eine dielektrische Schicht, die beispielsweise ebenfalls aus SiO₂ besteht, abgeschieden. Die Planarisierung der Oberfläche erfolgt in dieser Druckschrift mit großer Planarisierungslänge (vgl. 4 dieser Druckschrift). Als Alternative erwähnt die Druckschrift in Spalte 5, Zeile 66, ein Schleifen der zweiten dielektrischen Schicht, durch das eine horizontale Oberfläche derselben unmittelbar am oberen Niveau der Leiterbahnen entsteht und eine weitere Abscheidung einer SiO₂-Schicht über dieser ebenen Fläche. Demnach soll bei dieser Druckschrift eine große Planarisierungslänge und nicht die Planarisierung ausschließlich enger zusammenliegender Sturkturen erreicht werden. US 5,089,442 A describes a PECVD process for silicon dioxide deposition on a substrate to fill in gaps and reduce continuity errors. Accordingly, a SiO ₂ layer is formed by means of the PECVD method, which, for example, in the 2 and 3 This document caused V-shaped bays between the metal tracks. Then, by means of TEOS, a dielectric layer, which for example also consists of SiO ₂ , is deposited over the first SiO ₂ layer. The planarization of the surface takes place in this document with a large planarization length (cf. 4 this document). Alternatively, the document mentions in column 5, line 66, a grinding of the second dielectric layer, by which a horizontal surface thereof arises directly at the upper level of the conductor tracks and a further deposition of an SiO ₂ layer over this flat surface. Accordingly, in this document a large Planarisie ing length and not the planarization of exclusively closely spaced structures.

Die zuvor erwähnte, dem Oberbegriff des Patentanspruchs 1 entsprechende US 5,814,564 A beschreibt ein Planarisierungsverfahren mit einer in sechs Stufen ablaufenden Rückätzung, die in dieser Druckschrift in Tabelle 1 in Spalte 6 beschrieben ist. Dabei wird eine erste SiO₂-Füllschicht mit einem HDP-Abscheideprozess so abgeschieden, dass diese die Lücken zwischen den auf einem Niveau liegenden Metallbahnen eben auffüllt, wobei die für den HDP-Abscheideprozess charakteristischen dreieckförmigen Erhebungen über den Metallbahnen verbleiben. Anschließend wird bei dem in dieser Druckschrift beschriebenen Verfahren eine sogenannte Spin-On-Glasschicht 40 abgeschieden und in einem weiteren Schritt die gesamte Spin-On-Glasschicht in den genannten sechs Schritten rückstandsfrei bis zur Oberfläche der ersten SiO₂-Füllschicht rückgeätzt. Bei dieser Rückätzung werden die durch den HDP-Abscheideprozess über den Metallbahnen verbleibenden dreieckförmigen Erhebungen entfernt, wodurch eine große Planarisierungslänge erreicht wird. Somit ist bei diesem bekannten Verfahren wesentlich, dass bei der Rückätzung die Gesamtheit der Spin-On-Glasschicht beseitigt wird.The aforementioned, the preamble of claim 1 corresponding US 5,814,564 A describes a planarization process with a six stage etchback process described in this document in Table 1 in column 6. In this case, a first SiO ₂ filling layer is deposited with an HDP deposition process in such a way that it fills up the gaps between the metal tracks lying on a level, the triangular elevations characteristic of the HDP deposition process remaining over the metal tracks. Subsequently, in the method described in this document, a so-called spin-on glass layer 40 is deposited and, in a further step, the entire spin-on glass layer is etched back to the surface of the first SiO ₂ filling layer without residue in said six steps. In this etch back, the triangular bumps remaining through the metal sheets are removed by the HDP deposition process, thereby achieving a large planarization length. Thus, in this known method, it is essential that the entirety of the spin-on glass layer is eliminated in the etch back.

US 6,187,668 B1 und US 6,218,284 B1 beschreiben jeweils Verfahren zur Bildung einer Dielektrikumslage zwischen Metallbahnen. Dabei werden die zwischen den Metallbahnen liegenden Abschnitte einer ersten Dielektrikumsschicht mittels eines HDP-Abscheideprozesses abgeschieden. Die Rückätzung wird aber mittels CMP ausgeführt, wobei zumindest der größte Teil der über der erste Dielektrikumsschicht abgeschiedenen zweiten dielektrischen Schicht wieder entfernt wird und nur in den Tälern Teile dieser zweiten Dielektrikumsschicht verbleiben. Somit zielen auch die in diesen zuletzt genannten beiden Druckschrifen beschriebenen Verfahren auf eine weiträumige Planarisierung, das heißt eine große Planarisierungslänge ab. US 6,187,668 B1 and US 6,218,284 B1 each describe methods for forming a dielectric layer between metal tracks. In this case, the sections of a first dielectric layer located between the metal tracks are deposited by means of an HDP deposition process. However, the etching back is carried out by means of CMP, with at least the majority of the second dielectric layer deposited over the first dielectric layer being removed again, and parts of this second dielectric layer only remaining in the valleys. Thus, the methods described in these last-mentioned two printed documents also aim for a far-reaching planarization, that is to say a large planarization length.

US 5494854 A beschreibt ein Verfahren zur Planarisierung mittels CMP ähnlich den in den zuvor zitierten Druckschriften US 5089442 A und US 5814564 A beschriebenen Planisierungsverfahren. Gemäß den in US 5494854 A enthaltenen 5, 6a und 6b und der zugehörigen Beschreibung wird die über der mit einem HDP-Abscheideprozess abgeschieden lückenfüllenden Schicht konform abgeschiedene „Polierschicht", die z. B. aus PETEOS oder einem dotierten Oxid, wie BPSG, Borsilikatglas oder Phosphorsilikatglas besteht mit CMP planarisiert, was zu einer großen Planarisierungslänge führt. US 5494854 A describes a method for planarization by CMP similar to that in the previously cited references US Pat. No. 5,089,442 and US 5814564 A described planning procedure. According to the in US 5494854 A contained 5 . 6a and 6b and the related description, the "polishing layer" conformally deposited over the gap-filling layer deposited with an HDP deposition process, which is eg made of PETEOS or a doped oxide such as BPSG, borosilicate glass or phosphosilicate glass, is planarized with CMP resulting in a large planarization length leads.

Die eingangs zum Oberbegriff des Patentanspruchs 10 zitierte US 6,410,458 B1 beschreibt ein Verfahren und ein System zur Beseitigung von Hohlräumen oder Kontinuitätsfehlern. In einer Halbleitervorrichtung zwischen der durch einen HDP-Abscheideprozess abgeschiedenen ersten Dielektrikumsschicht und einer diese deckenden Dielektrikumsschicht liegt eine sogenannte HSQ-Schicht, die zum Beispiel aus einem kohlenstofffreien Harz besteht. Die zuletzt genannte Druckschrift beschreibt aber keinen Planarisierungsvorgang.The cited at the beginning of the preamble of claim 10 US Pat. No. 6,410,458 B1 describes a method and system for eliminating voids or continuity errors. In a semiconductor device between the first dielectric layer deposited by an HDP deposition process and a dielectric layer covering the same, there is a so-called HSQ layer consisting of, for example, a carbon-free resin. However, the last-mentioned document does not describe a planarization process.

Es ist Aufgabe der Erfindung, ein Verfahren zur Lückenfüllung und Planarisierung zwischen/über Metallbahnen bei der Herstellung von integrierten Halbleiterschaltungen, insbesondere von integrierten Leistungshalbleiterschaltungen so anzugeben, dass die Lücken zwischen den kritischen Strukturen perfekt mit Dielektrikum (HDP) aufgefüllt werden können, die Topografie bei allen vorkommenden Abständen in den die Logikschaltungen aufweisenden Bereichen derart planarisierbar ist, dass die nachfolgende Metallschicht ohne Hohlräume und Falten abgeschieden werden kann.It It is an object of the invention to provide a method for gap filling and planarization between / over metal sheets in the manufacture of semiconductor integrated circuits, in particular of integrated power semiconductor circuits so that the Gaps between the critical structures perfectly with dielectric (HDP) filled can be Topography at all occurring intervals in logic circuits having planarizable areas such that the subsequent Metal layer without cavities and wrinkles can be deposited.

Weiterhin sollen durch das erfindungsgemäße Verfahren die bei der Via-Strukturierung bei integrierten Leistungshalbleiterschaltungen freizuätzenden IMD-Dicken im DMOS-Bereich möglichst klein gehalten und differentielle Viatiefen vermieden werden.Farther should by the inventive method those in via structuring in integrated power semiconductor circuits etched free IMD thicknesses in the DMOS range preferably kept small and differential Viatiefen be avoided.

Diese Aufgabe wird anspruchsgemäß gelöst.These Task is solved according to the claim.

Die obige Aufgabe wird zum einen gelöst durch ein erfindungsgemäßes Verfahren zur Lückenfüllung und Planarisierung zwischen und über Metallbahnen bei der Herstellung integrierter Halbleiterschaltungen bei dem zwischen und über Metallbahnen eine Füllschicht abgeschieden und einem Planarisierungsprozess unterworfen wird, wobei in einem ersten Schritt die Füllschicht mittels eines High-Density-Plasmaoxid(HDP)-Abscheideprozesses in einer Dicke so abgeschieden wird, dass sie die Lücken zwischen den auf einem Niveau liegenden Metallbahnen eben bzw. nahezu eben auffüllt; in einem zweiten Schritt eine vorzugsweise undotierte dielektrische Schicht über der Füllschicht durch einen konformen Prozess in einer bestimmten Abscheidedicke abgeschieden, und in einem dritten Schritt bis auf eine gewünschte Dicke eingeebnet wird, dadurch gekennzeichnet, dass in dem zweiten Schritt eine gewünschte Planarisierungslänge über der im ersten Schritt abgeschiedenen Füllschicht durch die Abscheidedicke der dielektrischen Schicht bestimmt wird, und in dem Schrittdie Einebnung der dielektrischen Schicht durch eine anisotrope Rückätzung derselben ausgeführt wird, wobei die Gesamtheit aus der Füllschicht und der rückgeätzten dielektrischen Schicht enger zusammenliegende Strukturen der Füllschicht über den Metallbahnen störungsfrei einebnet, jedoch größere Abstände unplanarisiert lässt.The above object is achieved on the one hand by a method according to the invention for gap filling and planarization between and over metal tracks in the production of integrated semiconductor circuits in which a filling layer is deposited between and via metal tracks and subjected to a planarization process, wherein in a first step the filling layer is connected by means of a high Density plasma oxide (HDP) deposition process is deposited in a thickness so that it fills the gaps between the lying on a level metal tracks flat or almost flat; in a second step, depositing a preferably undoped dielectric layer over the fill layer by a conformal process in a given deposition thickness, and planarizing to a desired thickness in a third step, characterized in that in the second step, a desired planarization length over that in the first In the step, the deposited dielectric layer is determined by the deposition thickness of the dielectric layer, and in the step the planarization of the dielectric layer is performed by an anisotropic etch back therefrom, wherein the entirety of the filler layer and the back etched dielectric layer intermesh more closely spaced structures of the fill layer over the metal traces paves, but leaves larger distances unplanarized.

Weiterhin wird die obige Aufgabe gelöst durch eine integrierte Leistungshalbleiterschaltung, die eine Kombination eines DMOS-Transistorstrukturen aufweisenden ersten Abschnitts mit einem daran anschließenden Logikstrukturen aufweisenden zweiten Abschnitt aufweist und bei der zwischen und über Metallbahnen eine planarisierte Füllschicht liegt, wobei die Füllschicht eine High-Density-Plasmaoxid (HDP)-Füllschicht ist, die die Lücken zwischen den auf einem Niveau liegenden Metallbahnen eben bzw. nahezu eben auffüllt, und wobei über dieser Füllschicht eine vorzugsweise undotierte dielektrische Schicht liegt, dadurch gekennzeichnet, dass die dielektrische Schicht nur über kleinen Strukturen der Füllschicht planarisiert und kantenverrundet ist, und eine gewünschte Planarisierungslänge über der Füllschicht hat, wobei enger zusammenliegende Strukturen der Füllschicht über den Metallbahnen durch die Gesamtheit aus der Füllschicht und der rückgeätzten dielektrischen Schicht störungsfrei eingeebnet und größere Strukturabstände unplanarisiert sind.Farther the above problem is solved by an integrated power semiconductor circuit, which is a combination a first section comprising DMOS transistor structures an adjoining one Having logic structures having second section and at the between and over metal tracks a planarized filling layer lies, wherein the filling layer A high-density plasma oxide (HDP) filling layer that bridges the gaps between the lying on a level metal tracks even or almost flat fills, and being over this filling layer a preferably undoped dielectric layer is thereby characterized in that the dielectric layer only over small Structures of the filling layer planarized and edge rounded, and a desired planarization length over the filling layer has, with more closely spaced structures of the filling layer over the Metal tracks through the entirety of the filling layer and the etched back dielectric Layer trouble-free leveled and unplanarized larger structure distances are.

Verglichen mit den herkömmlichen Verfahren bietet das erfindungsgemäße Lückenfüll- und Planarisierungsverfahren folgende Vorteile:

– Im Gegensatz zu CMP entstehen an den Stellen, an denen Vias geätzt werden, keine unterschiedlichen IMD-Dicken und damit keine differentiellen Vias. Insbesondere ist damit auch das stacked Via, d.h. ein direkt über Kontaktlochstrukturen liegendes Via im DMOS-Bereich einfach ätzbar.
– Das bei der früheren Technologie eingesetzte DEP/Etch/DEP/Etch-Verfahren beinhaltet einen aufwändigen Rücksputterschritt. Zudem müssen bestimmte Abstände zwischen den Metallbahnen der unteren Metalllage per Designrule ausgeschlossen werden. Mit dem erfindungsgemäßen Verfahren sind keine Einschränkungen bezüglich der Abstände zwischen den Metallbahnen der Metall1-Lage notwendig.
– Das erfindungsgemäße Verfahren verknüpft die nahezu idealen Lückenfülleigenschaften von HDP mit einem Planarisierungsverfahren, das eine definierbare Planarisierungslänge besitzt. Die sehr kleine Planarisierungslänge von HDP würde zu Faltenbildung bei einer über der unteren Metalllage liegenden zweiten Metalllage führen. Die sehr große Planarisierungslänge von CMP würde zu stark differentiellen Vias führen, die im DMOS-Bereich einer integrierten Leistungshalbleiterschaltung nicht ätzbar sind.
– Ein besonderer Vorteil ist, dass sich die Planarisierungslänge über die Oxidabscheidedicke bis zu ca. 5 μm beliebig einstellen lässt. Damit ist das erfindungsgemäße Verfahren für die Massenfertigung insbesondere von integrierten Leistungshalbleiterschaltungen geeignet, bei denen die so genannten differentiellen Vias auftreten und bei denen die Forderung einer beliebig wählbaren Planarisierungslänge besteht.

Compared with the conventional methods, the gap filling and planarization method according to the invention offers the following advantages:

In contrast to CMP, at the sites where vias are etched, there are no different IMD thicknesses and therefore no differential vias. In particular, the stacked via, ie a via located directly above contact hole structures via in the DMOS region, is therefore also easily etchable.
- The DEP / Etch / DEP / Etch process used in the earlier technology involves an elaborate back sputtering step. In addition, certain distances between the metal tracks of the lower metal layer must be excluded by Designrule. With the method according to the invention, no restrictions with respect to the distances between the metal tracks of the Metall1 layer are necessary.
The method according to the invention combines the almost ideal gap filling properties of HDP with a planarization process which has a definable planarization length. The very small planarization length of HDP would result in wrinkling at a second metal layer overlying the lower metal layer. The very large planarization length of CMP would lead to strongly differential vias that are not etchable in the DMOS region of an integrated power semiconductor circuit.
A particular advantage is that the planarization length can be adjusted as desired over the oxide deposition thickness up to approximately 5 μm. Thus, the inventive method for mass production, in particular of integrated power semiconductor circuits is suitable in which the so-called differential vias occur and in which there is the requirement of arbitrary planarization length.

Die obigen Merkmale, Aufgaben und Vorteile werden in der nachfolgenden Beschreibung unmittelbar deutlich, wenn diese Beschreibung bezogen auf die beiliegende Zeichnung studiert wird.The The above features, objects, and advantages are set forth below Description immediately clear when this description relates is studied on the attached drawing.

Die Zeichnungsfiguren zeigen im Einzelnen:The Drawing figures show in detail:

1A und 1B schematisch im Querschnitt eine Darstellung einer Metallisierungsebene mit darüber liegendem Intermetalldielektrikum IMD, und zwar 1A einen IMD-Prozess mit Planarisierung, der unterschiedliche IMD-Dicken über den Metallbahnen vermeidet und 1B eine langreichweitige Planarisierung, die erhebliche Unterschiede in den IMD-Dicken über den Metallbahnen zur Folge hat. 1A and 1B schematically in cross section a representation of a metallization with overlying Intermetalldielektrikum IMD, namely 1A an IMD process with planarization that avoids different IMD thicknesses over the metal webs and 1B a long-range planarization that results in significant differences in IMD thicknesses over the metal webs.

2A, 2B und 2C veranschaulichen schematisch in Form eines idealisierten Querschnitts durch einen Abschnitt einer integrierten Leistungshalbleiterschaltung jeweils drei aufeinander folgende Verfahrensschritte A, B und C des erfindungsgemäßen Verfahrens. 2A . 2 B and 2C illustrate schematically in the form of an idealized cross section through a portion of an integrated power semiconductor circuit in each case three successive process steps A, B and C of the method according to the invention.

3A und 3B zeigen einen schematischen Querschnitt durch einen Abschnitt einer mit dem erfindungsgemäßen Verfahren hergestellten integrierten Leistungshalbleiterschaltung bei zwei unterschiedlichen Prozesszuständen; 3A and 3B show a schematic cross section through a portion of an integrated power semiconductor circuit produced by the method according to the invention in two different process states;

4 zeigt einen schematischen Querschnitt durch einen Abschnitt einer integrierten Leistungshalbleiterschaltung, bei der das IMD mit CMP planarisiert wurde zum Vergleich mit der in den 3A und 3B gezeigten Ausführungsform der mit dem erfindungsgemäßen Verfahren hergestellten integrierten Leistungshalbleiterschaltung. 4 shows a schematic cross-section through a portion of an integrated power semiconductor circuit, in which the IMD has been planarized with CMP for comparison with that in the 3A and 3B shown embodiment of the integrated power semiconductor circuit produced by the method according to the invention.

Die 2A, 2B und 2C zeigen in Form eines schematischen Querschnitts durch einen Abschnitt einer integrierten Halbleiterschaltung drei prinzipielle aufeinanderfolgende Prozessschritte A, B und C des erfindungsgemäßen Verfahrens. Das Verfahren basiert auf einer Kombination einer Lückenfüllung mit High-Density-Plasmaoxid (HDP) mit einer darauf folgenden Planarisierung mit wohldefinierter Planarisierungslänge. 2A zeigt den ersten Prozessschritt A, in dem die Lückenfüllung mit High-Density-Plasmaoxid (HDP) ausgeführt wird. Die Dicke der HDP-Füllschicht 2 ist derart gewählt, dass eine nachfolgende Oxidabscheidung (beispielsweise TEOS oder silanbasiertes Oxid) lunkerfrei durchgeführt werden kann. Die Füllschicht 2 kann gegebenenfalls mit Phosphor dotiert sein. Die Phosphordotierung kann dabei beispielsweise bei 4 Gew.-% liegen. Die dem in 2A gezeigten IMD-Füllprozess A vorausgehenden Prozessschritte, wie LOCOS, Polysiliziumabscheidung und -strukturierung, Kontaktlochstrukturierung, führen dazu, dass die Metallbahnen 1 einer Metallisierungsebene auf unterschiedlichem Höhenniveau liegen. Die Strukturierung der entsprechenden Metallisierungsebene zur Erzeugung der Metallbahnen 1 erzeugt weitere Topografiestufen. Die Lücken zwischen den Metallbahnen 1, die im idealen Fall einen rechteckigen Querschnitt haben, haben ein derart großes Aspektverhältnis, dass sie mit konformen CVD-Dielektrikumsabscheidungen nicht störungsfrei aufgefüllt werden können. Der HDP-Prozess gemäß 2A besitzt ausgezeichnete Lückenfülleigenschaften und erlaubt auch kleinste Lücken falten- und lunkerfrei zu verfüllen. Es findet jedoch keine Reduktion der Stufenhöhen statt, das heißt HDP wirkt nicht selbstplanarisierend, sondern hinterlässt die für diese Abscheidemethode charakteristischen Dreiecksstrukturen über den Metallbahnen 1. Über den Stufen der Metallstrukturen bildet das HDP 2 einen charakteristischen Anstiegswinkel (typischerweise zwischen 30 und 70°, gemessen gegenüber der Horizontalen). Dies führt über breiten Metallstrukturen annähernd zu einer Trapezform und über schmalen Bahnen 1 zu den gezeigten gleichschenkligen Dreiecken. Die Stufenhöhe der Metallebene wird, wie erwähnt, bei der HDP-Abscheidung beibehalten. An den Oberkanten der Metallbahnen ist aufgrund der Sputterwirkung der HDP-Abscheidung die Dicke des lückenfüllenden Oxids stark reduziert.The 2A . 2 B and 2C show in the form of a schematic cross section through a portion of a semiconductor integrated circuit three principal sequential process steps A, B and C of the method according to the invention. The method is based on combining a gap filling with high-density plasma oxide (HDP) followed by planarization with a well-defined planarization length. 2A shows the first process step A, in which the gap filling with high-density plasma oxide (HDP) is performed. The thickness of the HDP filling layer 2 is chosen such that a subsequent oxide deposition (for example TEOS or silane-based oxide) can be carried out free of voids. The filling layer 2 may optionally be doped with phosphorus. The phosphorus doping can be, for example, 4% by weight. The in the 2A shown IMD filling process A Previous process steps, such as LOCOS, polysilicon deposition and patterning, via-hole structuring, result in the metal tracks 1 a metallization level at different height levels. The structuring of the corresponding metallization plane to produce the metal tracks 1 generates further topography levels. The gaps between the metal tracks 1 , which in the ideal case have a rectangular cross-section, have such a large aspect ratio that they can not be refilled trouble-free with conformal CVD dielectric depositions. The HDP process according to 2A has excellent gap filling properties and allows even the smallest gaps to be filled without creasing and voiding. However, there is no reduction in the step heights, that is, HDP does not self-planarizing, but leaves the triangular structures characteristic of this deposition method over the metal tracks 1 , Over the steps of the metal structures forms the HDP 2 a characteristic slope angle (typically between 30 and 70 °, measured from the horizontal). This leads over wide metal structures approximately to a trapezoidal shape and narrow paths 1 to the shown isosceles triangles. The step height of the metal plane is, as mentioned, retained in the HDP deposition. At the top edges of the metal tracks, the thickness of the gap-filling oxide is greatly reduced due to the sputtering effect of the HDP deposition.

Die eigentliche Planarisierung wird, wie in 2B mit dem zweiten Prozessschritt B veranschaulicht, durch konforme Abscheidung einer im Folgenden mit CAP-Oxid bezeichneten dielektrischen Schicht 3 erreicht. Diese Schicht 3 kann dotiert oder undotiert sein. Dabei wird die Planarisierungslänge durch die Abscheidedicke des CAP-Oxids der dielektrischen Schicht 3 bestimmt. Beispielsweise beträgt bei einer Abscheidedicke der dielektrischen Schicht 3 von ca. 2,5 μm die Planarisierungslänge ca. 1 μm, was erlaubt, Abstände zwischen Metallbahnen von bis zu 2,0 μm ausreichend zu planarisieren. Allgemein können jedoch die Abstände zwischen den Metallbahnen 0,5 bis zu 3 μm betragen. Sie können jedoch auch noch kleiner sein. Die Dicke der Metallbahnen 1 kann im Bereich bis 3,5 μm liegen. Für die Füllschicht 2 sind Dicken bis im Bereich von 3,0 μm möglich. 2B zeigt, dass größere Abstände nicht planarisiert werden, sondern lediglich eine Kantenverrundung erfahren.The actual planarization will, as in 2 B illustrated by the second process step B, by conformal deposition of a hereinafter referred to as CAP oxide dielectric layer 3 reached. This layer 3 may be doped or undoped. In this case, the planarization length is determined by the deposition thickness of the CAP oxide of the dielectric layer 3 certainly. For example, with a deposition thickness of the dielectric layer 3 of about 2.5 microns the Planarisierungslänge about 1 micron, which allows to sufficiently planarize distances between metal tracks of up to 2.0 microns. Generally, however, the distances between the metal sheets can be 0.5 to 3 μm. However, they can be even smaller. The thickness of the metal tracks 1 can be in the range up to 3.5 μm. For the filling layer 2 Thicknesses in the range of 3.0 microns are possible. 2 B shows that larger distances are not planarized, but only edge rounding experienced.

2C zeigt, dass anschließend in einem dritten Prozessschritt C eine anisotrope Rückätzung auf die Zieldicke des Intermetalldielektrikums ausgeführt wird. 2C zeigt, dass das CAP-Oxid, d.h. die dielektrische Schicht 3 an exponierten Stellen (weite, ebene Flächen und über den Spitzen der Dreiecke der HDP-Abscheidung 2 über den Metallbahnen 1) dünner als über den Oberkanten der Metallstrukturen (schräge HDP-Flächen) ist. Die Oberfläche der rückgeätzten CAP-Oxidschicht 3 ist stärker verrundet, als jene der HDP-Schicht 2. Das CAP-Oxid ebnet enger zusammenliegende HDP-Strukturen störungsfrei ein. Die auf diese Weise planarisierte und verrundete IMD-Oberfläche erlaubt problemlos und lunkerfrei den Aufbau weiterer Schichten, insbesondere Metallisierungsebenen. 2C shows that subsequently in an third process step C an anisotropic etching back to the target thickness of the intermetallic dielectric is carried out. 2C shows that the CAP oxide, ie the dielectric layer 3 at exposed areas (wide, flat areas and over the tips of the triangles of HDP deposition 2 over the metal tracks 1 ) is thinner than over the top edges of the metal structures (oblique HDP surfaces). The surface of the etched cap oxide layer 3 is more rounded than that of the HDP layer 2 , The CAP oxide smoothens closer HDP structures without interference. The planarized and rounded IMD surface in this way allows the formation of further layers, in particular metallization levels, without problems and without voids.

Während die obige Beschreibung anhand der 2A–2C prinzipiell die erfindungsgemäßen Verfahrensschritte A–C erläuterte, soll nun anhand der 3A und 3B ein Ausführungsbei spiel der Erfindung beispielhaft anhand einer mit dem erfindungsgemäßen Verfahren realisierten integrierten Leistungshalbleiterschaltung erläutert werden. Die als Beispiel dienende integrierte Leistungshalbleiterschaltung besteht aus einem in der Zeichnung links dargestellten und mit I bezeichneten DMOS-Abschnitt und einem rechts dargestellten, daran anschließenden Logikabschnitt II. Für die Metallisierung sind folgende Topografiestrukturen von Bedeutung:

– LOCOS-Isolierung mit darüber liegendem Polysilizium (Poly). Diese Topografie würde bei einem langreichweitigen Planarisierungsverfahren, beispielsweise durch CMP, im Logikabschnitt II zu differentiellen Vias mit Tiefenunterschieden von ca. 600 nm führen.
– Die im Randbereich des DMOS-Abschnitts I liegende Feldplatte ist ca. 1000 nm dick und das darüber liegende Polysilizium annähernd 300 nm dick. Diese Struktur führt zu einer Topografieerhebung von ca. 1300 nm gegenüber den tiefsten Gebieten des Logikabschnitts II. Gegenüber den tiefsten Niveaus im DMOS-Abschnitt I bewirkt die DMOS-Randkonstruktion sogar eine Topografiestufe von ca. 2300 nm. Gemäß 3A wurde auf den Abschnitten I und II der beispielhaften integrierten Leistungshalbleiterschaltung mit den anhand der 2A, 2B und 2C jeweils erläuterten erfindungsgemäßen Verfahrensschritten A, B und C über den Metallbahnen 1 (Metall1) die HDP-Füllschicht 2 und über dieser die planarisierende dielektrische Oxidschicht (z.B.: TEOS) 3 abgeschieden und anisotrop rückgeätzt. Für die Schicht 3 kann gegebenenfalls auch eine Siliziumnitridschicht abgeschieden werden. 3A zeigt dass die Planarisierung der durch die HDP-Abscheidung gebildeten charakteristischen Unebenheiten der Füllschicht 2 durch die dielektrische TEOS-Schicht 3 auf die kleinsten Abstände zwischen den Metallbahnen 1 im Logikabschnitt II beschränkt werden kann und dass die Strukturen im DMOS-Abschnitt I nicht planarisiert werden. Damit wird an allen Stellen, an denen Vias ins IMD geätzt werden sollen (insbesondere wird die gesamte DMOS-Fläche als ein einzelnes großes Via geöffnet), die Planarisierung nicht wirksam. Damit bleibt die Summendicke aus HDP und TEOS an den Stellen, an denen Vias geätzt werden, konstant. Dadurch werden differentielle Vias vermieden.

While the above description is based on the 2A - 2C principle, the method steps A-C according to the invention explained, will now be based on the 3A and 3B an Ausführungsbei game of the invention by way of example with reference to a realized with the inventive method integrated power semiconductor circuit will be explained. The exemplary integrated power semiconductor circuit consists of a DMOS section shown on the left in the drawing and labeled I and a logic section II shown on the right. The following topography structures are important for the metallization:

- LOCOS insulation with overlying polysilicon (poly). This topography would result in a long-range planarization process, for example by CMP, in the logic section II to differential vias with differences in depth of about 600 nm.
The field plate lying in the edge region of the DMOS section I is approximately 1000 nm thick and the polysilicon overlying approximately 300 nm thick. This structure leads to a topography survey of about 1300 nm compared to the deepest areas of logic section II. Compared to the lowest levels in DMOS section I, the DMOS boundary construction even effects a topography step of about 2300 nm 3A has been described in Sections I and II of the exemplary integrated power semiconductor circuit with reference to the 2A . 2 B and 2C in each case explained method steps A, B and C according to the invention over the metal tracks 1 (Metal1) the HDP filler layer 2 and over this the planarizing dielectric oxide layer (eg: TEOS) 3 deposited and etched anisotropically. For the shift 3 Optionally, a silicon nitride layer can also be deposited. 3A shows that the planarization of the characteristic unevenness of the filling layer formed by the HDP deposition 2 through the dielectric TEOS layer 3 on the smallest distances between the metal tracks 1 can be limited in the logic section II and that the structures in the DMOS section I are not planarized. Thus, at all locations where vias are to be etched into the IMD (in particular, the entire DMOS area is opened as a single large via), the planarization does not take effect. Thus, the buzzer thickness of HDP and TEOS remains congested at the locations where vias are etched constant. This avoids differential vias.

Die an 3A anschließende 3B zeigt weitere Prozessschritte zur Herstellung der als Beispiel dienenden integrierten Leistungshalbleiterschaltung. Über einigen Metallbahnen 1 der unteren Metalllage (Metall1) wurden Vias durch die lückenfüllende HDP-Schicht 2 und die planarisierende TEOS-Schicht 3 geöffnet. Eine zweite Metalllage (Metall2) ist abgeschieden und strukturiert worden. Diese obere Metalllage Metall2 wurde mit einer Passivierungsschicht passiviert. 3B zeigt, dass mit dem erfindungsgemäßen Verfahren keine differentiellen Vias auftreten und dass die kleinsten Abstände zwischen den Metall1-Bahnen ausreichend planarisiert sind.The on 3A subsequent 3B shows further process steps for the production of the exemplary integrated power semiconductor circuit. Over some metal tracks 1 the lower metal layer (metal 1) became vias through the gap-filling HDP layer 2 and the planarizing TEOS layer 3 open. A second metal layer (metal 2) has been deposited and patterned. This upper metal layer Metall2 was passivated with a passivation layer. 3B shows that no differential vias occur with the method according to the invention and that the smallest distances between the metal1 tracks are sufficiently planarized.

Bei dem oben anhand der 3A und 3B beschriebenen Ausführungsbeispiel einer integrierten Leistungshalbleiterschaltung ist beispielsweise folgender Schichtaufbau möglich:
Dicke der Metallbahnen 1: d1 = 1000 nm;
Breite der Metallbahnen 1 und Abstand derselben a 1,6/1,6 μm;
Intermetalldielektrikum IMD:
HDP-Schicht 2 Dicke D2 = 800 – 1000 nm;
Dicke der TEOS-Abscheidung vor der Rückätzung 2500 nm;
Dicke der TEOS-Schicht nach dem anisotropen Rückätzen d3 = 400 ~ 600 nm.In the above based on the 3A and 3B described embodiment of an integrated power semiconductor circuit, for example, the following layer structure is possible:
Thickness of metal tracks 1 : d1 = 1000 nm;
Width of the metal tracks 1 and distance thereof a 1.6 / 1.6 μm;
Intermetallic Dielectric IMD:
HDP film 2 Thickness D2 = 800-1000 nm;
Thickness of TEOS deposition before back etching 2500 nm;
Thickness of the TEOS layer after anisotropic re-etching d3 = 400 ~ 600 nm.

Die Schicht 3 kann allgemein beispielsweise mit einer Dicke von 1 bis 5 μm abgeschieden und dann anisotrop auf eine Enddicke von 0,5 bis 2,0 μm reduziert werden.The layer 3 can generally be deposited, for example, with a thickness of 1 to 5 microns and then anisotropically reduced to a final thickness of 0.5 to 2.0 microns.

In einer weiteren (nicht dargestellten) vorteilhaften Ausführungsform kann zwischen der Abscheidung der HDP-Schicht 2 und der TEOS-Schicht 3 eine dielektrische Schicht aufgebracht werden, die von der anisotropen Rückätzung nicht angegriffen wird und damit als Ätzstoppschicht wirkt. Als Ätzstoppmaterial eignet sich beispielsweise Siliziumnitrid. Diese Ätzstoppschicht garantiert einerseits eine konstante Dicke der HDP-Schicht 2 zwischen den Lücken der Metallbahnen 1 und erlaubt damit die Abscheidedicke der HDP-Schicht 2 auf ein Optimum zu begrenzen. Zudem kann die Planarisierungslänge durch die anisotrope Rückätzung eingestellt werden.In a further advantageous embodiment (not shown), the deposition of the HDP layer can take place 2 and the TEOS layer 3 a dielectric layer is applied, which is not attacked by the anisotropic etchback and thus acts as an etch stop layer. For example, silicon nitride is suitable as an etching stop material. On the one hand, this etching stop layer guarantees a constant thickness of the HDP layer 2 between the gaps in the metal tracks 1 and thus allows the deposition thickness of the HDP layer 2 to limit to an optimum. In addition, the Planarisierungslänge can be adjusted by the anisotropic etching back.

4 zeigt ein Vergleichsbeispiel in Form eines schematischen Querschnitts durch dieselben Abschnitte I und II einer integrierten Leistungshalbleiterschaltung wie in den 3A und 3B, wobei das IMD mit CMP-Planarisierung planarisiert worden ist. Bei dieser Planarisierungsmethode entstehen stark unterschiedliche IMD-Dicken, die bei der Via-Strukturierung zu differentiellen Vias führen. In dem in 4 gezeigten Vergleichsbeispiel beträgt die bei der Via-Strukturierung freizuätzende Oxiddicke ca. 2,6 μm (d4). 4 shows a comparative example in the form of a schematic cross section through the same sections I and II of a power semiconductor integrated circuit as in FIGS 3A and 3B where the IMD has been planarized with CMP planarization. This planarization method produces greatly differing IMD thicknesses, which lead to differential vias during via structuring. In the in 4 In the comparative example shown, the oxide thickness to be etched in the via structuring is approximately 2.6 μm (d4).

11: Metallisierungsbahnenmetallization
22: HDP-FüllschichtHDP filling layer
33: konforme dielektrische Schichtcompliant dielectric layer
d1, d2, d3, ad1 d2, d3, a: Dicken und Abständethick and distances
HDPHDP: High-Density-PlasmaoxidHigh-density plasma oxide
Polypoly: Polysiliziumpolysilicon
TEOSTEOS: Oxidabscheidungoxide deposition
ViaVia: Kontaktierungsöffnungencontacting openings
I, III, II: Abschnitte einer integrierten Leistungshalbleiterschaltungsections an integrated power semiconductor circuit

Claims

Method for gap filling and planarization between and over metal webs ( 1 ) in the manufacture of semiconductor integrated circuits, in which between and over metal tracks ( 1 ) a filling layer ( 2 ) and subjected to a planarization process, wherein in a first step (A) the filling layer ( 2 ) is deposited by means of a high-density plasma oxide (HDP) deposition process in a thickness such that it covers the gaps between the level metal tracks ( 1 ) just filled up; in a second step (B) a dielectric layer ( 3 ) over the filling layer ( 2 ) is deposited by a conformal process in a certain deposition thickness, and in a third step (C) is leveled to a desired thickness, characterized in that in the second step (B) a desired planarization length (a) over that in the first step ( A) deposited filling layer ( 2 ) by the deposition thickness of the dielectric layer ( 3 ), and in the step (C) the leveling of the dielectric layer ( 3 ) is carried out by an anisotropic etching back of the same, wherein the entirety of the filling layer ( 2 ) and the etched back dielectric layer ( 3 ) closer structures of the filling layer ( 2 ) smoothes over the metal tracks without interference, but leaves larger distances unplanarized.

A method according to claim 1, characterized in that the with the filling layer ( 2 ) gaps to be filled in step (A) corresponding to the smallest lateral distances (a) between the metal tracks ( 1 ) ≦ 3 microns, in particular ≦ 2 microns, are.

Method according to claim 1 or 2, characterized in that the thickness (d1) of the metal webs ( 1 ), whose gaps with the filling layer ( 2 ), is in the range up to 3.5 microns.

Method according to one of claims 1 to 3, characterized in that the filling layer ( 2 ) is deposited in step (A) over the metal traces in a thickness (d2) in the range up to 3 microns.

Method according to one of claims 1 to 4, characterized in that in step (B) the dielectric layer ( 3 ) is deposited in a thickness of 1 to 5 microns and that the anisotropic etching back in step (C) reduces the final thickness to 0.5 to 2.0 microns.

Method according to one of claims 1 to 5, characterized in that the dielectric layer ( 3 ) is deposited as a TEOS layer in step (B).

Method according to one of claims 1 to 5, characterized in that the dielectric layer ( 3 ) is deposited in step (B) as a silane-based oxide layer.

Method according to one of claims 1 to 5, characterized in that the dielectric layer ( 3 ) is deposited as a silicon nitride layer in step (B).

Method according to one of claims 1 to 8, characterized in that the filling layer ( 2 ) is deposited with phosphorus doped.

Integrated power semiconductor circuit comprising a combination of a first section (I) having DMOS transistor structures with a second section (II) having logic structures thereon, and in which between and via metal tracks ( 1 ) a planarized filling layer ( 2 ), wherein the filling layer ( 2 ) is a high-density plasma oxide (HDP) filling layer which bridges the gaps between the level metal tracks ( 1 ) and where above this filling layer ( 2 ) a dielectric layer ( 3 ), characterized in that the dielectric layer ( 3 ) only over small structures of the filling layer ( 2 ) is planarized and edge-rounded, and a desired planarization length (a) over the filler layer ( 2 ), wherein more closely spaced structures of the filling layer ( 2 ) over the metal tracks ( 1 ) through the entirety of the filling layer ( 2 ) and the etched back dielectric layer ( 3 ) smoothed smoothly and larger structure distances are unplanarized.

Integrated semiconductor circuit according to claim 10, characterized in that the with the filling layer ( 2 ) fill in the smallest lateral distances (a) between the metal tracks ( 1 ) ≦ 3 microns.

Integrated semiconductor circuit according to claim 10 or 11, characterized in that the metal tracks ( 1 ) have a thickness (d1) in the range up to 3.5 microns.

Integrated semiconductor circuit according to one of Claims 10 to 12, characterized in that the thickness (d2) of the filling layer ( 2 ) over the metal tracks ( 1 ) is in the range up to 3 microns.

Integrated semiconductor circuit according to one of claims 10 to 13, characterized in that the total thickness of the filling layer ( 2 ) and the dielectric layer ( 3 ) existing IMD layer ( 2 . 3 ) is about 0.5 to 2.0 microns.

Integrated semiconductor circuit according to one of Claims 10 to 14, characterized in that the HDP filling layer ( 2 ) forms a characteristic angle of rise over the steps of the metal structures, typically between 30 and 70 degrees with respect to the horizontal, this HDP filling layer ( 2 ) has approximately trapezoidal shape over wide metal structures and the shape of an isosceles triangle over narrow metal tracks.

Integrated semiconductor circuit according to one of claims 10 to 14, characterized in that the step height of the metal structures on the surface of the HDP filling layer ( 2 ) is maintained.

Integrated semiconductor circuit according to one of claims 10 to 15, characterized in that due to the sputtering effect of the HDP deposition, the oxide thickness at the upper edges of the metal sheets ( 1 ) is greatly reduced.

Integrated semiconductor circuit according to one of Claims 15 to 17, characterized in that the dielectric layer ( 3 ) at exposed locations, that is, at wide flat surfaces and over the tips of the triangles of the HDP filler layer (FIG. 2 ) is thinner than at the upper edges of the metal structures ( 1 ) subsequent sloping surfaces of the HDP filling layer ( 2 ).

Integrated semiconductor circuit according to one of Claims 15 to 18, characterized in that the surface of the dielectric layer ( 3 ) is more rounded than that of the HDP filler layer, so that the dielectric layer ( 3 ) Smoothes closer HDP structures without interference.

Integrated semiconductor circuit according to one of Claims 10 to 19, characterized in that the dielectric layer ( 3 ) is a TEOS layer.

Integrated semiconductor circuit according to one of Claims 10 to 19, characterized in that the dielectric layer ( 3 ) a silane-based Oxide layer is.

Integrated semiconductor circuit according to one of Claims 10 to 19, characterized in that the dielectric layer ( 3 ) is a silicon nitride layer.

Integrated semiconductor circuit according to one of Claims 10 to 22, characterized in that the filling layer ( 2 ) is doped with phosphorus.