DE10210289A1 - Scanning and retaining circuit for integrated circuits has a memory for a retaining value on an integrated electric capacitor - Google Patents
Scanning and retaining circuit for integrated circuits has a memory for a retaining value on an integrated electric capacitorInfo
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Abstract
Description
Die Erfindung bezieht sich auf Abtast- und Halte-Schaltungen mit zeitlich stabilisiertem Haltewert zur Anwendung in integrierten Schaltkreisen und auf Verfahren zur zeitlichen Stabilisierung des Haltewertes. Genauer bezieht sich die Erfindung auf Schaltungen und Verfahren zum Abtasten und Halten einer elektrischen Spannung, bei denen der Haltewert als analoge Spannung auf einer in einem Schaltkreis integrierten elektrischen Kapazität gespeichert wird, wobei einer Veränderung des Haltewerts durch stabilisierende Schaltungen und Verfahren entgegengewirkt wird. The invention relates to sample and hold circuits with time stabilized Hold value for use in integrated circuits and on procedures for temporal Stabilization of the holding value. More specifically, the invention relates to circuits and Method for sensing and holding an electrical voltage, in which the Holding value as analog voltage on an electrical integrated in a circuit Capacity is saved, with a change in the hold value by stabilizing circuits and methods is counteracted.
Schaltungen zum Abtasten und Halten einer elektrischen Spannung sind weit verbreitet.
Eine Abtast- und Halte-Schaltung (sample and hold circuit, im Folgenden AHS) arbeitet
typischerweise in zwei Phasen:
In der Abtastphase entspricht das Ausgangssignal dem Eingangssignal, und die Schaltung
kann als Verstärker betrachtet werden, wobei der Betrag des Verstärkungsfaktors meist
nahe an 1 ist. Gleichzeitig wird während der Abtastphase ein speicherndes Element mit
einem Wert geladen, der dem Eingangssignal entspricht.
Circuits for sensing and holding an electrical voltage are widely used. A sample and hold circuit (hereinafter AHS) typically works in two phases:
In the sampling phase, the output signal corresponds to the input signal, and the circuit can be viewed as an amplifier, the amount of the amplification factor usually being close to 1. At the same time, a storage element is loaded with a value that corresponds to the input signal during the sampling phase.
In der Haltephase sind die Verbindung zwischen Eingangssignal und speicherndem Element sowie die Verbindung zwischen Eingangssignal und Ausgangssignal aufgetrennt, und das Ausgangssignal entspricht dem Wert, der in dem speichernden Element gespeichert ist, dem Haltewert. The connection between the input signal and the memory is in the hold phase Element as well as the connection between input signal and output signal separated, and the output signal corresponds to the value stored in the Element is stored, the hold value.
Je nach Anwendung sind bei Abtast- und Halte-Schaltungen verschiedene Parameter von Bedeutung. Besonders wichtig sind drei Parameter: die Genauigkeit, die Erfassungszeit, und die maximale Haltezeit. Depending on the application, there are different parameters for sample and hold circuits Importance. Three parameters are particularly important: accuracy, acquisition time, and the maximum hold time.
Die maximale Haltezeit ist die Zeitdauer der Haltephase, innerhalb welcher der Haltewert hinreichend stabil bleibt, also sich nur im Bereich des von der gewünschten Genauigkeit vorgegebenen zulässigen Fehlers verändert. The maximum hold time is the length of the hold phase within which the hold value remains sufficiently stable, ie only in the range of the desired accuracy predefined permissible error changed.
Für die Anwendung in integrierten Schaltkreisen sind außerdem der Bedarf an Chipfläche und Verlustleistung der AHS wesentlich, des weiteren, ob die Schaltung in kostengünstiger Technologie gefertigt werden kann. There is also a need for use in integrated circuits Chip area and power loss of the AHS essential, furthermore whether the circuit in inexpensive technology can be manufactured.
Von der Erfassungszeit her sind solche Abtast- und Halte-Schaltungen am günstigsten, die den Haltewert auf einer integrierten Kapazität speichern. Integrierte Kapazitäten können sehr schnell umgeladen werden, beispielsweise über einen Analogschalter mit dem Eingangssignal verbunden, wie in Fig. 1 dargestellt. In terms of the acquisition time, such sample and hold circuits that store the hold value on an integrated capacitance are the cheapest. Integrated capacitors can be reloaded very quickly, for example connected to the input signal via an analog switch, as shown in FIG. 1.
Fig. 1 zeigt ein Schaltbild einer herkömmlichen Abtast- und Halte-Schaltung mit Speicherung des Haltewertes auf einer integrierten elektrischen Kapazität. Über ein schaltbares Element (105) wird in Abhängigkeit vom Signal am Eingang (103) für die Umschaltung zwischen Abtast- und Haltezustand die Verbindung zwischen einem analogen Eingang (101) für die abzutastende Spannung und einer elektrischen Kapazität (104) zur Speicherung des Haltewertes in der Abtastphase hergestellt und in der Haltephase aufgetrennt. Im dargestellten Beispiel hat das schaltbare Element (105) sowohl einen invertierten als auch einen nicht invertierten Eingang. Ein Inverter (106) stellt das benötigte zusätzliche invertierte Steuersignal bereit. Am analogen Ausgang (102) steht die abgetastete bzw. gehaltene Spannung zur Verfügung. In diesem Beispiel besteht eine direkte Verbindung zwischen der elektrischen Kapazität (104) und dem analogen Ausgang (102), so daß zur weiteren Verarbeitung meist ein Verstärker mit hochohmigem Eingang nachgeschaltet wird. In der Haltephase, in der die Verbindung zwischen dem analogen Eingang für die abzutastende Spannung und der elektrischen Kapazität (104) aufgetrennt ist, unterliegt der auf der elektrischen Kapazität (104) gespeicherte Haltewert Veränderungen, die meist wesentlich vom Leckstrom des schaltbaren Elements (105) bestimmt sind. Fig. 1 shows a circuit diagram of a conventional sample-and-hold circuit with storage of the holding value to an integrated electrical capacity. The switch between an analog input ( 101 ) for the voltage to be sampled and an electrical capacitance ( 104 ) for storing the hold value in is switched on via a switchable element ( 105 ) depending on the signal at the input ( 103 ) for switching between sample and hold status manufactured in the sampling phase and separated in the holding phase. In the example shown, the switchable element ( 105 ) has both an inverted and a non-inverted input. An inverter ( 106 ) provides the required additional inverted control signal. The sampled or held voltage is available at the analog output ( 102 ). In this example there is a direct connection between the electrical capacitance ( 104 ) and the analog output ( 102 ), so that an amplifier with a high-impedance input is usually connected for further processing. In the hold phase, in which the connection between the analog input for the voltage to be sampled and the electrical capacitance ( 104 ) is broken, the hold value stored on the electrical capacitance ( 104 ) is subject to changes which are mostly essentially dependent on the leakage current of the switchable element ( 105 ). are determined.
Damit sind maximale Haltezeiten etwa im Bereich von Millisekunden möglich (1,28 ms Haltezeit für 1% Genauigkeit bis 75°C in: Jader A De Lima, Adriano S Cordeiro: "An Accurate Low-Voltage Analog Memory-Cell with Built-in Multiplication", IEEE International Symposium on Circuits and Systems, Sydney 2001). This allows maximum hold times in the range of milliseconds (1.28 ms hold time for 1% accuracy up to 75 ° C in: Jader A De Lima, Adriano S Cordeiro: "An Accurate Low-Voltage Analog Memory-Cell with Built-in Multiplication ", IEEE International Symposium on Circuits and Systems, Sydney 2001 ).
Da dies für sehr viele Anwendungen nicht ausreicht, existiert für Verfahren zur Verringerung der Leckströme oder deren Auswirkungen eine Anzahl von Patenten (z. B. Deutsche Offenlegungsschrift Nr. 19 04 827, Europäische Patentschriften Nr. 0 296 762 und 0 435 600; US-Patente Nr. 4 783 602, 5 164 616, 5 691 657, 6 002 277, 6 069 502). Since this is not sufficient for a very large number of applications, methods for Reducing leakage currents or their impact a number of patents (e.g. German Offenlegungsschrift No. 19 04 827, European Patent No. 0 296 762 and 0 435 600; U.S. Patent Nos. 4,783,602, 5,164,616, 5,691,657, 6,002,277, 6,069,502).
Keine dieser Lösungen erreicht im üblichen Temperaturbereich Haltezeiten im Bereich von Sekunden und mehr, da bei höheren Temperaturen die Leckströme sehr stark mit der Temperatur wachsen. None of these solutions achieves holding times in the range in the usual temperature range seconds and more, since at higher temperatures the leakage currents very strongly with the Temperature grow.
Daher werden für Anwendungen, die eine erhöhte Haltezeit erfordern, aufwendigere Ansätze angewendet. Bekannt sind zwei Prinzipien für langfristiges Speichern des Haltewertes: erstens in digitaler Form oder zweitens in einem analogen nichtflüchtigen Speicher, z. B. mit EEPROM-Technologie. Das Speichern des Haltewertes in digitaler Form erfordert erheblichen zusätzlichen Aufwand an Chipfläche und Verlustleistung für Analog/Digital (A/D)- und Digital/Analog (D/A)-Umsetzer, z. B. US-Patente Nr. 5 614 854 und 6 198 313, sowie an Erfassungszeit durch den A/D-Umsetzer. Das Speichern des Haltewertes in einem analogen nichtflüchtigen Speicher erfordert zusätzliche technologische Schritte bei der Herstellung des Schaltkreises sowie eine sehr viel längere Erfassungszeit in Form von Programmierzeit des nichtflüchtigen Speichers (10 ms Programmierzeit für 4 Bit Genauigkeit in: Toshihiko Yamasaki et al.: "A Fast Self-convergent Flash-memory Programming Scheme For MV And Analog Data Storage", IEEE International Symposium on Circuits and Systems, Sydney 2001). Therefore, more complex approaches are used for applications that require a longer hold time. Two principles are known for long-term storage of the holding value: first in digital form or second in an analog non-volatile memory, e.g. B. with EEPROM technology. Saving the hold value in digital form requires considerable additional expenditure on chip area and power loss for analog / digital (A / D) and digital / analog (D / A) converters, e.g. See, for example, U.S. Patents 5,614,854 and 6,198,313, as well as acquisition time by the A / D converter. Saving the hold value in an analog non-volatile memory requires additional technological steps in the manufacture of the circuit as well as a much longer acquisition time in the form of programming time of the non-volatile memory (10 ms programming time for 4 bit accuracy in: Toshihiko Yamasaki et al .: "A Fast Self-convergent Flash-memory Programming Scheme For MV And Analog Data Storage ", IEEE International Symposium on Circuits and Systems, Sydney 2001 ).
Abtast- und Halte-Schaltungen nach dem Stand der Technik, die eine hohe Haltezeit aufweisen, haben also zum einen den Nachteil einer größeren Erfassungszeit, und zum anderen den meist schwerwiegenderen Nachteil von wesentlich höheren Herstellungskosten infolge von großem Bedarf an Chipfläche oder zusätzlichen technologischen Schritten. State-of-the-art sample and hold circuits that have a long hold time have, on the one hand, the disadvantage of a longer acquisition time, and on the other others the usually more serious disadvantage of much higher ones Manufacturing costs due to a large need for chip area or additional technological steps.
Trotz vieler Versuche wurde das Problem zeitlich stabiler Speicherung eines analogen Wertes in Standardtechnologie bisher nicht gelöst. Despite many attempts, the problem of temporally stable storage of an analog Value in standard technology has not yet been solved.
Aufgabe der Erfindung ist es deshalb, die Nachteile des Standes der Technik zu überwinden und kostengünstig auf kleiner Chipfläche realisierbare Abtast- und Halte- Schaltungen mit Speicherung des Haltewertes auf einer integrierten elektrischen Kapazität mit kurzer Erfassungszeit vorzuschlagen, bei welchen der Haltewert über hinreichend lange Zeit im Rahmen der gewünschten Genauigkeit stabil bleibt. The object of the invention is therefore to overcome the disadvantages of the prior art overcome and cost-effectively sample and hold on a small chip area Circuits with storage of the hold value on an integrated electrical To propose capacity with a short acquisition time at which the holding value is above remains stable for a sufficiently long time within the desired accuracy.
Diese Aufgabenstellung wird erfindungsgemäß dadurch gelöst, daß eine herkömmliche AHS durch zusätzliche Schaltungselemente entsprechend den Merkmalen der Patentansprüche erweitert wird, wobei die zusätzlichen Schaltungselemente so gestaltet und eingesetzt werden, daß der Haltewert hinreichend stabil gehalten wird. This object is achieved in that a conventional AHS through additional circuit elements according to the characteristics of the Claims is expanded, the additional circuit elements designed so and be used so that the holding value is kept sufficiently stable.
Die erfindungsgemäße AHS gemäß Patentanspruch 1 beinhaltet zum einen Elemente einer herkömmlichen AHS, insbesondere eine elektrische Kapazität zur Speicherung des Haltewertes, deren Spannung den Haltewert der AHS darstellt, und einen analogen Eingang für die abzutastende Spannung und einen analogen Ausgang für die abgetastete bzw. gehaltene Spannung und einen Eingang für die Umschaltung zwischen Abtast- und Haltezustand und ein schaltbares Element zur Verbindung mit dem Eingang für die abzutastende Spannung; zum anderen beinhaltet die erfindungsgemäße AHS darüber hinaus einen spannungsgesteuerten Oszillator (voltage-controlled oscillator, VCO) und einen Phasendetektor (phase detector, PD) und ein Schleifenfilter (loop filter, LPF) und einen Eingang für eine Referenzfrequenz. The AHS according to the invention contains elements on the one hand a conventional AHS, in particular an electrical capacity for storing the Hold value, the voltage of which represents the hold value of the AHS, and an analog one Input for the voltage to be sampled and an analog output for the sampled or held voltage and an input for switching between scanning and Hold state and a switchable element to connect to the input for the voltage to be sensed; on the other hand, the AHS according to the invention includes this also a voltage controlled oscillator (VCO) and a phase detector (PD) and a loop filter (LPF) and an input for a reference frequency.
Dabei sind der VCO und der PD und das LPF und der Eingang für die Referenzfrequenz zu einem Phase-locked Loop (PLL) verbunden, und der Eingang des VCO ist als zusätzlicher Ein- und Ausgang des PLL mit der elektrischen Kapazität zur Speicherung des Haltewertes der AHS verbunden. Here are the VCO and the PD and the LPF and the input for the reference frequency connected to a phase-locked loop (PLL), and the input of the VCO is as Additional input and output of the PLL with the electrical capacity for storage of the holding value of the AHS.
Dabei ist der PLL so aufgebaut, daß der PLL bei ein- und derselben angelegten Frequenz am Eingang für die Referenzfrequenz auf mehrere Frequenzen innerhalb des Durchstimmbereiches des VCO einrasten kann; hierzu muß der PD ein Phasendetektor im engeren Sinne sein und nicht ein in üblichen PLL häufig verwendeter Phasen-Frequenz- Detektor. The PLL is constructed so that the PLL is applied at the same frequency at the input for the reference frequency to multiple frequencies within the The VCO's tuning range can snap into place; for this the PD must have a phase detector in the narrow sense and not a phase-frequency Detector.
In der Abtastphase ist der analoge Eingang für die abzutastende Spannung über das übliche schaltbare Element verbunden und wirksam für den Haltewert, gleichzeitig ist der PLL durch geeignete Maßnahmen unwirksam für den Haltewert der AHS. In the sampling phase, the analog input for the voltage to be sampled is via the Common switchable element is connected and effective for the hold value, at the same time the PLL is ineffective for the holding value of the AHS through suitable measures.
In der Haltephase ist der analoge Eingang für die abzutastende Spannung über das übliche schaltbare Element abgetrennt und unwirksam für den Haltewert, gleichzeitig ist der PLL aktiv und wirksam für den Haltewert der AHS. In the holding phase, the analog input for the voltage to be sampled is via the usual switchable element is disconnected and ineffective for the holding value, at the same time the PLL is active and effective for the hold value of the AHS.
In der Haltephase verändert sich der Haltewert, bis er durch den Einfluß des PLL bis zu dem nächsten Wert gezogen wird, bei dem der PLL einrastet, und auf diesem Wert stabil gehalten wird. In the hold phase, the hold value changes until it is affected by the PLL the next value at which the PLL snaps into place and stable at this value is held.
Durch diese Kombination von Elementen aus bekannten Abtast- und Halteschaltungen und Phase-locked Loops (PLLs), die außerdem für Elemente des PLL Ausführungen und Dimensionierungen verwendet, die in PLLs unüblich sind, ist eine AHS mit langer Haltezeit in Standardtechnologie möglich, ohne daß der Haltewert in digitale Form gewandelt werden muß. Through this combination of elements from known sample and hold circuits and phase-locked loops (PLLs), which are also used for elements of the PLL and Dimensioning that is unusual in PLLs is an AHS with a long one Hold time possible in standard technology without the hold value in digital form must be changed.
Eine AHS, deren Haltewertauf diese Weise mit einem PLL stabilisiert wird, kann vorteilhaft auf wesentlich kleinerer Chipfläche integriert werden als eine AHS mit herkömmlicher Stabilisierung des Haltewerts über A/D- und D/A-Umsetzer. Überdies bleibt der Vorteil kurzer Erfassungszeit durch die analoge kapazitive Speicherung erhalten. An AHS whose hold value is stabilized in this way with a PLL can can advantageously be integrated on a much smaller chip area than an AHS Conventional stabilization of the hold value via A / D and D / A converters. moreover remains the advantage of short acquisition time due to the analog capacitive storage receive.
In einer vorteilhaften Ausgestaltung gemäß Patentanspruch 2 ist der PLL so dimensioniert, daß im gesamten Bereich von Spannungen, die der Haltewert annehmen kann, der Abstand jedes Wertes, bei dem der PLL einrasten kann, zum nächsten Wert, bei dem der PLL einrasten kann, kleiner als das Doppelte des durch die gewünschte Genauigkeit der AHS vorgegebenen zulässigen Spannungsfehlers des Haltewertes ist. Das hat den Vorteil, daß für jeden angelegten Eingangswert ein genügend dicht benachbarter Haltewert existiert, so daß die gewünschte Genauigkeit der AHS im gesamten genutzten Spannungsbereich gewährleistet werden kann. In an advantageous embodiment according to claim 2, the PLL is like this dimensioned that in the entire range of voltages that assume the holding value the distance of each value at which the PLL can snap to the next value, at which the PLL can snap into, less than double that of the desired one Accuracy of the AHS specified permissible voltage error of the hold value. This has the advantage that one is sufficiently dense for each input value created Adjacent hold value exists so that the desired accuracy of the AHS in entire voltage range used can be guaranteed.
In einer Variante gemäß Patentanspruch 3 ist der analoge Ausgang der AHS über einen Tiefpaß, der beispielsweise aus einem Widerstand und einem Teil oder der gesamten elektrischen Kapazität zur Speicherung des Haltewertes gebildet sein kann, mit dem Eingang des VCO verbunden. In a variant according to claim 3, the analog output of the AHS is via a Low-pass filter, which consists, for example, of a resistor and part or all of it electrical capacity for storing the holding value can be formed with the VCO input connected.
Damit können vorteilhaft unerwünschte Streuungen aus Elementen des PLL auf den Haltewert gedämpft werden. This can be advantageous undesirable scatter from elements of the PLL on the Holding value can be damped.
In einer anderen Variante gemäß Patentanspruch 4 ist der analoge Ausgang der AHS direkt mit dem Eingang des VCO verbunden. In another variant according to claim 4, the analog output of the AHS directly connected to the input of the VCO.
Damit kann vorteilhaft die Eingangskapazität des VCO direkt zur elektrischen Kapazität zur Speicherung des Haltewertes beitragen, so daß Chipfläche für die elektrische Kapazität eingespart werden kann. The input capacitance of the VCO can thus advantageously be directly related to the electrical capacitance contribute to the storage of the holding value, so that chip area for the electrical Capacity can be saved.
In einer vorteilhaften Ausgestaltung gemäß Patentanspruch 5 ist der PLL so dimensioniert, daß der Betrag der Ladung, die während eines einzelnen Phasenvergleichs des PD vom Ausgang des LPF auf die elektrische Kapazität zur Speicherung des Haltewertes fließt, stets kleiner als das Produkt aus dem Wert der elektrischen Kapazität zur Speicherung des Haltewertes und dem zulässigen absoluten Spannungsfehler der Ausgangsspannung. In an advantageous embodiment according to claim 5, the PLL is like this dimensioned that the amount of charge during a single phase comparison of the PD from the output of the LPF to the electrical capacity for storing the Holding value flows, always smaller than the product of the value of the electrical capacity to save the hold value and the permissible absolute voltage error of the Output voltage.
Damit kann vorteilhaft vermieden werden, daß der PLL bei einem vom initialen Haltewert weiter entfernten Wert einrastet, als durch die gewünschte Genauigkeit vorgegeben ist. This can advantageously be avoided that the PLL at one of the initial Hold value snaps in more distant value than by the desired accuracy is specified.
In einer weiteren vorteilhaften Ausgestaltung gemäß Patentanspruch 6 ist der VCO durch einen stromgesteuerten Oszillator gebildet, welchem eine Schaltung zur Umsetzung von Spannung in Strom vorgeschaltet ist. In a further advantageous embodiment according to claim 6, the VCO is through formed a current controlled oscillator, which a circuit for implementing Voltage is connected in current.
Dies dient vor allem vorteilhaft der Ersparnis an Chipfläche and an Verlustleistung. This is particularly advantageous for saving chip area and power loss.
In einer weiteren Variante gemäß Patentanspruch 7 ist der PLL so dimensioniert, daß im eingerasteten Zustand des PLL die Frequenz am Ausgang des VCO ein ganzzahliger Bruchteil der Frequenz am Eingang für die Referenzfrequenz ist. In a further variant according to claim 7, the PLL is dimensioned so that in locked state of the PLL the frequency at the output of the VCO is an integer Is a fraction of the frequency at the input for the reference frequency.
Damit kann vorteilhaft ein sehr geringer Stromverbrauch des VCO erreicht werden. A very low power consumption of the VCO can thus advantageously be achieved.
In einer weiteren Variante gemäß Patentanspruch 8 sind der PD und das LPF so dimensioniert, daß der Ausgang des PD zusammen mit dem LPF hochohmiger auf die elektrische Kapazität zur Speicherung des Haltewertes wirkt als der Ausgang desüblichen schaltbaren Elements im eingeschalteten Zustand des schaltbaren Elements. In a further variant according to claim 8, the PD and the LPF are like this dimensioned so that the output of the PD together with the LPF is more resistive to the electrical capacity for storing the hold value acts as the output of the usual switchable element in the switched state of the switchable element.
Das hat vor allem den Vorteil einer verminderten Ladungsinjektion beim Umschalten, und damit einer höheren Genauigkeit. This has the advantage of a reduced charge injection when switching, and thus a higher accuracy.
In einer weiteren Variante gemäß Patentanspruch 9 enthält der PD oder das LPF oder ein dem LPF vor- oder nachgeschaltetes Element eine in Sperrichtung geschaltete Diode, welche den Ausgangsstrom des LPF bestimmt, und welche eine parasitäre Diode sein kann. In a further variant according to claim 9, the PD or the LPF contains or element upstream or downstream of the LPF, a diode connected in the reverse direction, which determines the output current of the LPF, and which are a parasitic diode can.
Das ermöglicht vorteilhaft einen kleineren Wert für die elektrische Kapazität zur Speicherung des Haltewertes, und damit eine kleinere Chipfläche. This advantageously enables a smaller value for the electrical capacity Storage of the holding value, and thus a smaller chip area.
In einer weiteren Variante gemäß Patentanspruch 10 enthält der PD eine Schaltung, die Signalflanken, die für die Funktion des PD redundant sind, unterdrückt. In a further variant according to claim 10, the PD contains a circuit that Signal edges that are redundant for the function of the PD are suppressed.
Damit können vorteilhaft zusätzliche Fehler durch die redundanten Signalflanken vermieden werden, die sonst beispielsweise dann wirksam werden, wenn der PD am Ausgang eine "Ladungspumpe" (charge pump) enthält. Additional errors can advantageously be caused by the redundant signal edges avoided, which would otherwise take effect, for example, when the PD on Output contains a "charge pump".
In einer weiteren Variante gemäß Patentanspruch 11 stellt das LPF lediglich eine Verbindung zwischen dessen Eingang und Ausgang dar, so daß das LPF zur Übertragungsfunktion der Regelschleife des PLL keinen weiteren Pol beiträgt. In a further variant according to claim 11, the LPF provides only one Connection between its input and output, so that the LPF for Transfer function of the control loop of the PLL does not contribute another pole.
Dies kann für die Stabilität des PLL vorteilhaft sein, insbesondere wenn der PD bereits eine integrierende Funktion enthält. This can be advantageous for the stability of the PLL, especially if the PD already has it contains an integrating function.
In einer weiteren Variante gemäß Patentanspruch 12 ist derjenige Eingang des PD, der mit dem Eingang der AHS für die Referenzfrequenz verbunden ist, abschaltbar. In a further variant according to claim 12, that input of the PD is the connected to the input of the AHS for the reference frequency, can be switched off.
Damit kann vorteilhaft die kapazitive Belastung der Quelle der Referenzfrequenz stark vermindert werden, insbesondere für den Anschluß mehrerer Abtast- und Halte- Schaltungen an die gleiche Referenzfrequenz. The capacitive loading of the source of the reference frequency can thus be advantageous can be reduced, especially for the connection of several sample and hold Circuits to the same reference frequency.
In einer weiteren Variante gemäß Patentanspruch 14 enthält eine Schaltung zum schnellen Erfassen einer Sequenz von Eingangswerten eine Gruppe von erfindungsgemäßen Abtast- und Halte-Schaltungen, wobei deren analoger Eingang für die abzutastende Spannung jeweils über ein Schaltelement mit einem gemeinsamen analogen Eingang für die abzutastende Spannung verbunden ist. In a further variant according to claim 14 contains a circuit for quickly capture a sequence of input values a group of Sample and hold circuits according to the invention, their analog input for the voltage to be sensed in each case via a switching element with a common one analog input for the voltage to be sampled is connected.
Hiermit kann vorteilhaft eine schnelle Sequenz am gemeinsamen analogen Eingang erfaßt werden, wobei diese Erfassung weitaus schneller sein kann als die Geschwindigkeit der nachfolgenden Verarbeitung. Durch die erfindungsgemäße Verlängerung der Haltezeit kann die nachfolgende Verarbeitung auch durch sehr langsame Einheiten erfolgen, wodurch höhere Genauigkeit oder kleinere Verlustleistung oder kleinere Chipfläche möglich sind. This can advantageously be a fast sequence at the common analog input can be detected, which detection can be much faster than that Speed of subsequent processing. By the invention The subsequent processing can also be extended by very much slow units occur, resulting in higher accuracy or lower power dissipation or smaller chip area are possible.
In einer weiteren Variante gemäß Patentanspruch 15 enthält eine Verstärkerschaltung mit Abgleich des Nullpunkts eine erfindungsgemäße AHS, welche so verbunden und eingesetzt ist, daß sie für die zeitliche Stabilisierung der Spannung zum Abgleich des Nullpunkts des Verstärkers dient. In a further variant according to claim 15 contains an amplifier circuit Adjustment of the zero point an AHS according to the invention, which are connected and is used that it for the temporal stabilization of the voltage to balance the Zero point of the amplifier is used.
Durch die erfindungsgemäße Verlängerung der Haltezeit kann vorteilhaft die Zeitspanne bis zum nächsten Abgleich des Nullpunkts verlängert werden, so daß der Verstärker längere Zeit ununterbrochen arbeiten kann. Dies ist ein wesentlicher Vorteil für den Einsatz in vielen Anwendungen, z. B. wenn diese Datenpakete übertragen. By extending the holding time according to the invention, the time span can advantageously be extended until the next adjustment of the zero point, so that the amplifier can work continuously for a long time. This is a major advantage for the Use in many applications, e.g. B. when these data packets are transmitted.
In einer weiteren Variante gemäß Patentanspruch 16 enthält eine Schaltung für eine Stromquelle mit Abgleich des Ausgangsstroms der Stromquelle eine erfindungsgemäße AHS, welche so verbunden und eingesetzt ist, daß sie für die zeitliche Stabilisierung der Spannung zum Abgleich des Ausgangsstroms der abzugleichenden Stromquelle dient. In a further variant according to claim 16 contains a circuit for a Current source with adjustment of the output current of the current source according to the invention AHS, which is connected and used in such a way that it is used for the stabilization of time Voltage is used to adjust the output current of the current source to be adjusted.
Durch die erfindungsgemäße Verlängerung der Haltezeit kann vorteilhaft die Zeitspanne bis zum nächsten Abgleich des Ausgangsstroms verlängert werden, so daß die Stromquelle längere Zeit ununterbrochen arbeiten kann. Dies ist ein wesentlicher Vorteil für den Einsatz in vielen Anwendungen, z. B. bei mehrkanaligen A/D-Umsetzern. By extending the holding time according to the invention, the time span can advantageously be extended until the next adjustment of the output current, so that the Power source can work continuously for a long time. This is an essential advantage for use in many applications, e.g. B. in multi-channel A / D converters.
Ausführungsbeispiele der Erfindung werden im Folgenden näher erläutert. Exemplary embodiments of the invention are explained in more detail below.
In den Zeichnungen zeigen: The drawings show:
Fig. 1 Schaltbild einer herkömmlichen Abtast- und Halte-Schaltung mit Speicherung des Haltewertes auf einer integrierten elektrischen Kapazität Fig. 1 circuit diagram of a conventional sample and hold circuit with storage of the hold value on an integrated electrical capacitance
Fig. 2 Blockschaltbild einer Variante der erfindungsgemäßen Abtast- und Halte- Schaltung Fig. 2 block diagram of a variant of the sample and hold circuit according to the invention
Fig. 3 Blockschaltbild eines Phasendetektors zur Unterdrückung redundanter Signalflanken Fig. 3 block diagram of a phase detector for suppressing redundant signal edges
Fig. 4 Blockschaltbild einer Variante einer erfindungsgemäßen Verstärkerschaltung mit stabilisiertem Abgleich des Nullpunkts Fig. 4 block diagram of a variant of an amplifier circuit according to the invention with stabilized adjustment of the zero point
Fig. 5 Blockschaltbild einer Variante einer erfindungsgemäßen Schaltung für eine Stromquelle mit stabilisiertem Abgleich des Ausgangsstroms der Stromquelle Fig. 5 block diagram of a variant of a circuit according to the invention for a current source with stabilized adjustment of the output current of the current source
Fig. 2 zeigt ein Blockschaltbild einer Variante der erfindungsgemäßen Abtast- und Halte-Schaltung (200) nach Patentanspruch 1. Diese integrierte Schaltung enthält zum einen Elemente einer herkömmlichen AHS: eine elektrische Kapazität (204) zur Speicherung des Haltewertes und einen analogen Eingang für die abzutastende Spannung (201) und einen analogen Ausgang für die abgetastete bzw. gehaltene Spannung (202) und einen Eingang für die Umschaltung zwischen Abtast- und Haltezustand (203) und ein erstes schaltbares Element (205), was die Verbindung der elektrischen Kapazität (204) zur Speicherung des Haltewertes mit dem Eingang (201) für die abzutastende Spannung herstellt oder auftrennt und welches z. B. ein Analogschalter oder ein schaltbarer Verstärker sein kann. Zum anderen beinhaltet die erfindungsgemäße AHS darüber hinaus Elemente, die zu einem PLL verbunden sind: einen VCO (208) und einen PD (209) und ein LPF (210) und einen Eingang (207) für eine Referenzfrequenz. Fig. 2 shows a block diagram of a variant of the sample and hold circuit ( 200 ) according to claim 1. This integrated circuit contains on the one hand elements of a conventional AHS: an electrical capacitance ( 204 ) for storing the hold value and an analog input for the voltage ( 201 ) to be sampled and an analog output for the sampled or held voltage ( 202 ) and an input for switching between the sample and hold state ( 203 ) and a first switchable element ( 205 ), which enables the connection of the electrical capacitance ( 204 ) to store the hold value with the input ( 201 ) for the voltage to be sampled or disconnected and which z. B. can be an analog switch or a switchable amplifier. On the other hand, the AHS according to the invention also contains elements which are connected to form a PLL: a VCO ( 208 ) and a PD ( 209 ) and an LPF ( 210 ) and an input ( 207 ) for a reference frequency.
Dabei ist der Verbindungspunkt am Eingang des VCO ist mit der elektrischen Kapazität zur Speicherung des Haltewertes der AHS als zusätzlicher Ein- und Ausgang des PLL verbunden, und der PLL hat, anders als üblich, keinen Ausgang mit der Frequenz des VCO. The connection point at the input of the VCO is with the electrical capacity for storing the hold value of the AHS as an additional input and output of the PLL connected, and the PLL, unlike usual, has no output at the frequency of the VCO.
Hierbei wird eine mögliche Eigenschaft von PLLs genutzt, die normalerweise unerwünscht und sehr oft nicht vorhanden ist: die Fähigkeit, bei ein- und derselben angelegten Frequenz am Eingang (207) für die Referenzfrequenz auf mehrere Frequenzen innerhalb des Durchstimmbereiches des VCO (208) einzurasten. Here, a possible property of PLLs is used, which is normally undesirable and very often not available: the ability to lock onto several frequencies within the tuning range of the VCO ( 208 ) at the same frequency applied at the input ( 207 ) for the reference frequency.
Hierzu muß der PD (209) ein Phasendetektor im engeren Sinne sein und nicht ein in üblichen PLL oft verwendeter Phasen-Frequenz-Detektor; außerdem muß der Frequenzbereich des VCO hierfür geeignet ausgelegt sein. To do this, the PD ( 209 ) must be a phase detector in the narrower sense and not a phase-frequency detector often used in conventional PLL; the frequency range of the VCO must also be suitably designed for this.
Dabei ist der PLL vorteilhaft gemäß Patentanspruch 2 so dimensioniert, daß im gesamten Bereich von Spannungen, die der Haltewert annehmen kann, der Abstand jedes Wertes, bei dem der PLL einrasten kann, zum nächsten Wert, bei dem der PLL einrasten kann, kleiner als das Doppelte des durch die gewünschte Genauigkeit der AHS vorgegebenen zulässigen absoluten Spannungsfehlers des Haltewertes ist. Auf diese Weise gibt es auf einer gedachten Spannungsskala für jeden möglichen Haltewert einen Nachbarwert, bei dem der PLL einrasten kann, und der nicht weiter entfernt ist als der zulässige Spannungsfehler. The PLL is advantageously dimensioned according to claim 2 so that in the whole Range of voltages that the hold value can assume, the distance of each value, at which the PLL can snap, to the next value at which the PLL can snap, less than twice that specified by the desired accuracy of the AHS permissible absolute voltage error of the hold value. In this way, it gives up an imaginary voltage scale for each possible holding value, a neighboring value, at which the PLL can snap into and which is no further away than the permissible one Voltage error.
In der in Fig. 2 dargestellten Variante ist der Ausgang des LPF (210) durch ein zweites schaltbares Element (213) mit dem Eingang des VCO (208) verbunden, so daß der Signalfluß im PLL am Eingang des VCO (208) aufgetrennt werden kann. In the variant shown in FIG. 2, the output of the LPF ( 210 ) is connected to the input of the VCO ( 208 ) by a second switchable element ( 213 ), so that the signal flow in the PLL at the input of the VCO ( 208 ) can be separated ,
In der Abtastphase ist dabei entsprechend dem Verfahren nach Patentanspruch 13 der analoge Eingang (201) für die abzutastende Spannung wirksam für den Haltewert, da das erste schaltbare Element (205) die Verbindung vom Eingang zum Haltewert herstellt, gleichzeitig ist der PLL unwirksam für den Haltewert der AHS, indem der Ausgang des LPF (210) durch das zweite schaltbare Element (213) aufgetrennt wird, und somit wird der Haltewert in der Abtastphase vom Signal am analogen Eingang (201) für die abzutastende Spannung bestimmt. In the sampling phase, the analog input ( 201 ) for the voltage to be sampled is effective for the hold value, since the first switchable element ( 205 ) establishes the connection from the input to the hold value, at the same time the PLL is ineffective for the hold value the AHS by separating the output of the LPF ( 210 ) by the second switchable element ( 213 ), and thus the hold value in the sampling phase is determined by the signal at the analog input ( 201 ) for the voltage to be sampled.
In der Haltephase ist der analoge Eingang (201) für die abzutastende Spannung unwirksam für den Haltewert, da das erste schaltbare Element (205) die Verbindung vom Eingang zum Haltewert auftrennt, gleichzeitig ist der PLL wirksam für den Haltewert der AHS, indem der Ausgang des LPF (210) durch das zweite schaltbare Element (213) verbunden wird, und somit wird der Haltewert in der Abtastphase vom PLL bestimmt. Wenn am Ende der Abtastphase der Haltewert sich innerhalb eines der Ziehbereiche des PLL befindet, so wird der Haltewert durch den Einfluß des PLL bis zu dem Wert gezogen, bei dem der PLL einrastet, und auf diesem Wert stabil gehalten. Dabei ist der PLL so dimensioniert, daß im eingerasteten Zustand der Einfluß des Leckstromes, der an der elektrischen Kapazität (204) zur Speicherung des Haltewertes wirksam wird, kompensiert wird. In the hold phase, the analog input ( 201 ) for the voltage to be sampled is ineffective for the hold value, since the first switchable element ( 205 ) disconnects the connection from the input to the hold value, at the same time the PLL is effective for the hold value of the AHS by the output of the LPF ( 210 ) is connected by the second switchable element ( 213 ), and thus the hold value in the sampling phase is determined by the PLL. If, at the end of the sampling phase, the hold value is within one of the pull ranges of the PLL, the hold value is pulled by the influence of the PLL up to the value at which the PLL locks, and is kept stable at this value. The PLL is dimensioned in such a way that the influence of the leakage current, which is effective at the electrical capacitance ( 204 ) for storing the holding value, is compensated for in the locked state.
Wenn hingegen am Ende der Abtastphase der Haltewert sich nicht innerhalb eines der Ziehbereiche des PLL befindet, so verändert sich der Haltewert, beispielsweise durch den Einfluß des Leckstromes, bis er sich in einem der Ziehbereiche des PLL befindet, und der oben beschriebene Ziehvorgang beginnt. If, on the other hand, at the end of the sampling phase the hold value does not change within one of Pull range of the PLL, the holding value changes, for example by the Influence of the leakage current until it is in one of the pull areas of the PLL, and the The drawing process described above begins.
Somit verändert sich der Haltewert in der gesamten Haltephase nur bis zu einem benachbarten Wert, bei dem der PLL einrastet, und dessen Abstand, wie oben beschrieben, maximal gleich dem zulässigen Spannungsfehler ist. Das entspricht einem stabilen Halten des Haltewertes mit der gewünschten Genauigkeit über lange Zeit. The hold value thus only changes up to one in the entire hold phase adjacent value at which the PLL snaps into place and its distance as above is at most equal to the permissible voltage error. That corresponds to one stable holding of the holding value with the desired accuracy for a long time.
In einer vorteilhaften Variante ist gemäß Patentanspruch 3, wie ebenfalls in Fig. 2 dargestellt, der analoge Ausgang der AHS über einen Tiefpaß, der beispielsweise aus einem Widerstand (214) und einem Teil oder der gesamten elektrischen Kapazität (204) zur Speicherung des Haltewertes gebildet sein kann, mit dem Eingang des VCO (208) verbunden. Dieser Tiefpaß dämpft mögliche unerwünschte Streuungen aus Elementen des PLL auf den Haltewert, welche insbesondere durch den Einfluß des VCO (208) und des Signals am Eingang für eine Referenzfrequenz (207) möglich sind. Die Schaltung in Fig. 2 ist so aufgebaut, daß der PLL mit allen seinen Elementen, dem VCO (208) und dem PD (209) und dem LPF (210) und dem Eingang (207) für die Referenzfrequenz räumlich entfernt von dem Anschluß der elektrischen Kapazität (204) zur Speicherung des Haltewertes angeordnet werden kann. In diesem Fall ist es zweckmäßig, räumlich nahe am Anschluß der elektrischen Kapazität (204) zur Speicherung des Haltewertes den Widerstand (214) anzuordnen. In an advantageous variant, as is also shown in FIG. 2, the analog output of the AHS is via a low-pass filter, which is formed, for example, from a resistor ( 214 ) and part or all of the electrical capacitance ( 204 ) for storing the hold value may be connected to the input of the VCO ( 208 ). This low-pass filter dampens possible unwanted scatter from elements of the PLL on the hold value, which are possible in particular due to the influence of the VCO ( 208 ) and the signal at the input for a reference frequency ( 207 ). The circuit in Fig. 2 is constructed so that the PLL with all its elements, the VCO ( 208 ) and the PD ( 209 ) and the LPF ( 210 ) and the input ( 207 ) for the reference frequency are spatially distant from the connection of the electrical capacity ( 204 ) can be arranged for storing the hold value. In this case, it is expedient to arrange the resistor ( 214 ) spatially close to the connection of the electrical capacitance ( 204 ) for storing the holding value.
In einer Variante mit weniger hohen Anforderungen an die Genauigkeit wird dieser Tiefpaß hingegen nicht benötigt, und der Widerstand (214) in Fig. 2 kann gemäß Patentanspruch 4 durch eine Verbindung ersetzt werden. In diesem Fall trägt die Eingangskapazität des VCO (208) direkt zur elektrischen Kapazität (204) zur Speicherung des Haltewertes bei, so daß an Chipfläche gespart werden kann. In a variant with less stringent requirements for accuracy, however, this low-pass filter is not required, and the resistor ( 214 ) in FIG. 2 can be replaced by a connection according to claim 4. In this case, the input capacitance of the VCO ( 208 ) contributes directly to the electrical capacitance ( 204 ) for storing the hold value, so that savings can be made in chip area.
In einer vorteilhaften Ausgestaltung gemäß Patentanspruch 5 ist der PLL so dimensioniert, daß der Betrag der Ladung, die während eines einzelnen Phasenvergleichs des PD (209) vom Ausgang des LPF (210) auf die elektrische Kapazität (204) zur Speicherung des Haltewertes fließt, stets kleiner ist als das Produkt aus dem Wert der elektrischen Kapazität (204) zur Speicherung des Haltewertes und dem zulässigen absoluten Spannungsfehler der Ausgangsspannung am Ausgang (202) der AHS. Damit kann vermieden werden, daß der PLL bei einem vom initialen Haltewert weiter entfernten Wert einrastet, als durch die gewünschte Genauigkeit vorgegeben ist. Wenn beispielsweise der Wert der elektrischen Kapazität (204) zur Speicherung des Haltewertes 5 pF beträgt, und der zulässige absolute Spannungsfehler 20 mV, so soll der Betrag der zugeführten Ladung pro Phasenvergleich stets kleiner sein als 0,1 pJ. Dies kann beispielsweise durch Begrenzung des Ausgangsstromes des LPF (210) erreicht werden. In an advantageous embodiment according to claim 5, the PLL is dimensioned such that the amount of charge that flows from the output of the LPF ( 210 ) to the electrical capacitance ( 204 ) for storing the hold value during a single phase comparison of the PD ( 209 ) is always is smaller than the product of the value of the electrical capacitance ( 204 ) for storing the hold value and the permissible absolute voltage error of the output voltage at the output ( 202 ) of the AHS. This can prevent the PLL from engaging at a value further away from the initial hold value than is specified by the desired accuracy. If, for example, the value of the electrical capacitance ( 204 ) for storing the hold value is 5 pF and the permissible absolute voltage error is 20 mV, the amount of charge supplied per phase comparison should always be less than 0.1 pJ. This can be achieved, for example, by limiting the output current of the LPF ( 210 ).
In einer weiteren vorteilhaften Ausgestaltung gemäß Patentanspruch 6 ist der VCO (208) durch einen stromgesteuerten Oszillator gebildet, welchem eine Schaltung zur Umsetzung von Spannung in Strom vorgeschaltet ist. Dies dient vor allem der Ersparnis an Chipfläche and an Verlustleistung, weil ein stromgesteuerter Oszillator eine sehr kleine Schaltung sein kann, die außerdem auch für sehr geringen Stromverbrauch ausgelegt werden kann. Die genannte Schaltung zur Umsetzung von Spannung in Strom kann ebenfalls sehr klein sein und beispielsweise einen einzelnen MOS-Transistor enthalten, der mit dem Eingangswiderstand der folgenden Stufe arbeitet. Damit kann die gesamte erfindungsgemäße AHS (200) kostengünstig auf geringer Fläche integriert werden. In a further advantageous embodiment, the VCO ( 208 ) is formed by a current-controlled oscillator, which is preceded by a circuit for converting voltage into current. This primarily serves to save chip area and power loss, because a current-controlled oscillator can be a very small circuit that can also be designed for very low power consumption. Said circuit for converting voltage into current can also be very small and contain, for example, a single MOS transistor that works with the input resistance of the following stage. The entire AHS ( 200 ) according to the invention can thus be integrated cost-effectively in a small area.
In einer weiteren Variante gemäß Patentanspruch 7 ist der PLL so dimensioniert, daß im eingerasteten Zustand des PLL die Frequenz am Ausgang des VCO (208) ein ganzzahliger Bruchteil der Frequenz am Eingang (207) für die Referenzfrequenz ist. In diesem Fall arbeitet der PLL in einer äußerst unüblichen Betriebsart: als Frequenzteiler. Beispielsweise kann für die Referenzfrequenz 20 MHz festgelegt werden, und für den Frequenzbereich des VCO (208) 20 kHz bis 30 kHz. Eine niedrige Frequenz des VCO (208) ermöglicht einen sehr geringen Stromverbrauch des VCO (208), und damit der gesamten erfindungsgemäßen AHS. In a further variant according to claim 7, the PLL is dimensioned such that in the locked state of the PLL, the frequency at the output of the VCO ( 208 ) is an integral fraction of the frequency at the input ( 207 ) for the reference frequency. In this case, the PLL works in an extremely unusual operating mode: as a frequency divider. For example, 20 MHz can be set for the reference frequency and 20 kHz to 30 kHz for the frequency range of the VCO ( 208 ). A low frequency of the VCO ( 208 ) enables a very low power consumption of the VCO ( 208 ), and thus of the entire AHS according to the invention.
In einer weiteren Variante gemäß Patentanspruch 8 sind der PD (209) und das LPF (210) so dimensioniert, daß der Ausgang des PD (209) zusammen mit dem LPF (210) hochohmiger auf die elektrische Kapazität (204) zur Speicherung des Haltewertes wirkt als der Ausgang des ersten schaltbaren Elements (205) im eingeschalteten Zustand des ersten schaltbaren Elements (205). Damit kann das in Fig. 2 dargestellte zweite schaltbare Element (213) zwischen Ausgang des LPF (210) und Eingang des VCO (208) durch eine direkte Verbindung ersetzt werden. Diese wirkt in der Haltephase wie ein idealer geschlossener Schalter. In der Abtastphase wirkt nun zwar der Ausgang des LPF (210) zusätzlich zum Ausgang des schaltbaren Elements (205) im eingeschalteten Zustand auf die elektrische Kapazität (204) zur Speicherung des Haltewertes, jedoch dominiert wegen der genannten Dimensionierung der Ausgang des ersten schaltbaren Elements (205). Eine solche Dimensionierung ist leicht mit der Funktion der Schaltung zu vereinbaren, da der Ausgang des PD (209) zusammen mit dem LPF (210) in der Haltephase ohnehin nur sehr viel kleinere Ströme kompensieren soll, die auf die elektrische Kapazität (204) wirken, als der Strom durch das erste schaltbare Element (205) in der Abtastphase. Neben einer Ersparnis an Chipfläche ist bei dieser Variante von Vorteil, daß die Ladungsinjektion beim Umschalten durch das zweite schaltbare Element (213) entfällt. In a further variant according to claim 8, the PD ( 209 ) and the LPF ( 210 ) are dimensioned such that the output of the PD ( 209 ) together with the LPF ( 210 ) has a higher impedance on the electrical capacitance ( 204 ) for storing the hold value as the output of the first switchable element ( 205 ) when the first switchable element ( 205 ) is switched on. This allows the LPF are replaced (210) and the input of the VCO (208) by a direct connection between the output in Fig. 2 illustrated second switchable element (213). In the holding phase, this acts like an ideal closed switch. In the sampling phase, the output of the LPF ( 210 ) now acts in addition to the output of the switchable element ( 205 ) in the switched-on state on the electrical capacitance ( 204 ) for storing the hold value, but the output of the first switchable element dominates due to the dimensioning mentioned ( 205 ). Such dimensioning is easy to reconcile with the function of the circuit, since the output of the PD ( 209 ) together with the LPF ( 210 ) in the holding phase is only intended to compensate for very much smaller currents which act on the electrical capacitance ( 204 ), than the current through the first switchable element ( 205 ) in the sampling phase. In addition to saving chip area, this variant has the advantage that the charge injection when switching over by the second switchable element ( 213 ) is eliminated.
In einer weiteren Variante enthält gemäß Patentanspruch 9 der PD (209) oder das LPF (210) oder ein dem LPF (210) vor- oder nachgeschaltetes Element eine in Sperrichtung geschaltete Diode, welche den Ausgangsstrom des LPF (210) bestimmt. Die genannte Diode kann eine parasitäre Diode sein, beispielsweise ein p-n-Übergang an Source oder Drain eines MOS-Transistors. Damit kann der PLL so dimensioniert werden, daß der Ausgang des PD (209) zusammen mit dem LPF (210) mit einem sehr kleinen Ausgangsstrom auf die elektrische Kapazität (204) zur Speicherung des Haltewertes wirkt, was eine kleinere elektrische Ladung pro Phasenvergleich und damit einen kleineren Wert für die elektrische Kapazität (204) zur Speicherung des Haltewertes ermöglicht. Außerdem kann hiermit durch Wahl von geometrischen Größenverhältnissen im Layout des Schaltkreises der Strom aus dem PLL auf die elektrische Kapazität (204) zur Speicherung des Haltewertes skaliert werden relativ zum zu kompensierenden Leckstrom, der meist im wesentlichen ebenfalls eine Summe von Sperrströmen parasitärer Dioden ist. In a further variant, the PD ( 209 ) or the LPF ( 210 ) or an element connected upstream or downstream of the LPF ( 210 ) contains a diode connected in the reverse direction, which determines the output current of the LPF ( 210 ). The said diode can be a parasitic diode, for example a pn junction at the source or drain of a MOS transistor. The PLL can thus be dimensioned such that the output of the PD ( 209 ) together with the LPF ( 210 ) acts with a very small output current on the electrical capacitance ( 204 ) for storing the hold value, which results in a smaller electrical charge per phase comparison and thus allows a smaller value for the electrical capacity ( 204 ) for storing the hold value. In addition, by selecting geometric proportions in the layout of the circuit, the current from the PLL can be scaled to the electrical capacitance ( 204 ) for storing the holding value relative to the leakage current to be compensated, which is usually also essentially a sum of reverse currents of parasitic diodes.
In einer weiteren Variante gemäß Patentanspruch 10, für die in Fig. 3 eine Möglichkeit dargestellt wird, enthält der PD (209) eine Schaltung, die Signalflanken, die für die Funktion des PD (209) redundant sind, unterdrückt. Dies kann wie im Beispiel in Fig. 3 vorteilhaft angewendet werden, wenn der PD (209) eine Schaltung (308) beinhaltet, die schaltbare Stromquellen enthält, die am Ausgang (303) des PD (209) angeschlossen sind. Eine solche Schaltung (308) wird bei PLLs als "Ladungspumpe" ("charge pump", ChP) bezeichnet. In a further variant, for which a possibility is shown in FIG. 3, the PD ( 209 ) contains a circuit that suppresses signal edges that are redundant for the function of the PD ( 209 ). As in the example in FIG. 3, this can be used advantageously if the PD ( 209 ) contains a circuit ( 308 ) which contains switchable current sources which are connected to the output ( 303 ) of the PD ( 209 ). Such a circuit ( 308 ) is referred to in PLLs as a "charge pump" (ChP).
Für den Phasenvergleich ist die zeitliche Differenz zwischen jeweils einer Signalflanke an jedem der beiden Eingänge (301, 302) des PD (209) wesentlich. Wenn eines der am PD (209) anliegenden Signale ein Vielfaches der Frequenz des Signals am anderen Eingang aufweist, dann treten am Eingang mit der höheren Frequenz mehrere Signalflanken auf, während am anderen Eingang nur eine Signalflanke auftritt. Von den mehreren Signalflanken braucht nur eine zum Phasenvergleich herangezogen werden, die anderen sind redundant. Im Idealfall führen redundante Signalflanken zu Wirkungen, die sich im Integral aufheben, und damit nicht zu einer wesentlichen Veränderung des Ausgangswertes. Real jedoch ist das Ausgangssignal deutlich weniger von Fehlern wie Ladungsinjektion und Asymmetrien der geschalteten Stromquellen verfälscht, wenn die redundanten Signalflanken unterdrückt werden. Das ist besonders von Bedeutung, wenn der Ausgang (303) des PD (209) hochohmig wirken soll udn daher die am Ausgang der ChP (308) geschalteten Ströme sehr klein sind. The time difference between a signal edge at each of the two inputs ( 301 , 302 ) of the PD ( 209 ) is essential for the phase comparison. If one of the signals at PD ( 209 ) has a multiple of the frequency of the signal at the other input, then several signal edges occur at the input with the higher frequency, while only one signal edge occurs at the other input. Of the several signal edges, only one needs to be used for phase comparison, the others are redundant. Ideally, redundant signal edges lead to effects that cancel each other out and therefore do not lead to a significant change in the output value. In real terms, however, the output signal is significantly less distorted by errors such as charge injection and asymmetries of the switched current sources if the redundant signal edges are suppressed. This is particularly important if the output ( 303 ) of the PD ( 209 ) is to have a high impedance and the currents switched at the output of the ChP ( 308 ) are therefore very small.
In der in Fig. 3 dargestellten Variante wird das Signal vom Eingang (302) des PD (209) für eine Referenzfrequenz mit dem Signal vom Eingang (301) des PD (209), welches das Ausgangssignal des VCO (208) darstellt, mit Hilfe von Flip-Flops (304, 305), NAND- Gattern (306, 307) und eines Inverters (309) so verknüpft, daß nach einer Flanke von logischer 0 auf zu logischer 1 am Eingang (301) für das Ausgangssignal des VCO (208) nur innerhalb maximal einer Periode der Referenzfrequenz Schaltsignale zur Aktivierung der ChP (308) erzeugt werden. In der dargestellten Schaltung sind diese Schaltsignale aktiv bei logischer 0. In the variant shown in FIG. 3, the signal from the input ( 302 ) of the PD ( 209 ) for a reference frequency is compared with the signal from the input ( 301 ) of the PD ( 209 ), which represents the output signal of the VCO ( 208 ) of flip-flops ( 304 , 305 ), NAND gates ( 306 , 307 ) and an inverter ( 309 ) linked in such a way that after an edge from logic 0 to logic 1 at input ( 301 ) for the output signal of VCO ( 208 ) switching signals for activating the ChP ( 308 ) are only generated within a maximum of one period of the reference frequency. In the circuit shown, these switching signals are active at logic 0.
Das Schaltungsbeispiel in Fig. 3 setzt voraus, daß der PLL so dimensioniert ist, daß die Frequenz am Eingang (301) des PD (209) für das Ausgangssignal des VCO (208) kleiner ist als die Frequenz am Eingang (302) des PD (209) für die Referenzfrequenz. Für den umgekehrten Fall, daß die Ausgangsfrequenz des VCO größer dimensioniert wird als die Referenzfrequenz, kann das Schaltungsbeispiel in Fig. 3 sinngemäß Anwendung finden, indem die Eingänge des PD (209) vertauscht werden. The circuit example in FIG. 3 assumes that the PLL is dimensioned such that the frequency at the input ( 301 ) of the PD ( 209 ) for the output signal of the VCO ( 208 ) is lower than the frequency at the input ( 302 ) of the PD ( 209 ) for the reference frequency. In the opposite case, in which the output frequency of the VCO is dimensioned larger than the reference frequency, the circuit example in FIG. 3 can be used analogously by swapping the inputs of the PD ( 209 ).
Herkömmliche Phasendetektoren, die keine Phasen-Frequenz-Detektoren sind, enthalten meist eine digitale Exklusiv-Oder-Verknüpfung oder einen Multiplizierer oder ein J-K- Flipflop für die Verknüpfung der Signale der beiden Eingänge (siehe Roland Best: "Theorie und Anwendungen des Phase-locked Loops", AT-Verlag 1993). Hiermit werden Signalflanken, die für die Funktion des PD (209) redundant sind, nicht unterdrückt, so daß zusätzliche Fehler entstehen, die um so größer sind, je größer der Unterschied der Frequenzen der Signale an den beiden Eingängen (301, 302) des PD (209) ist. Conventional phase detectors that are not phase-frequency detectors usually contain a digital exclusive-OR link or a multiplier or a JK flip-flop for linking the signals of the two inputs (see Roland Best: "Theory and applications of phase-locked Loops ", AT Verlag 1993 ). This does not suppress signal edges which are redundant for the function of the PD ( 209 ), so that additional errors occur which are greater the greater the difference in the frequencies of the signals at the two inputs ( 301 , 302 ) of the PD ( 209 ) is.
Da in diesem Fall der PD (209) bereits eine integrierende Funktion enthält, kann die Stabilität des PLL erfordern, daß das LPF (210) zur Übertragungsfunktion der Regelschleife des PLL keinen weiteren Pol beiträgt. Dann kann das LPF (210) gemäß Patentanspruch 11 auch als eine Verbindung zwischen Eingang und Ausgang des LPF (210) ausgeführt sein, also ohne eigene elektrische Funktion das Signal einfach weiterleiten. In this case, since the PD ( 209 ) already contains an integrating function, the stability of the PLL may require that the LPF ( 210 ) not contribute any further pole to the transfer function of the control loop of the PLL. Then the LPF ( 210 ) can also be designed as a connection between the input and output of the LPF ( 210 ), that is, simply pass on the signal without its own electrical function.
In einer weiteren Variante gemäß Patentanspruch 12 ist derjenige Eingang des PD (209), der mit dem Eingang (207) der AHS für die Referenzfrequenz verbunden ist, abschaltbar. Damit kann die kapazitive Belastung der Quelle der Referenzfrequenz stark vermindert werden. Dies ist desto mehr von Bedeutung, je größer die Anzahl von Abtast- und Halte- Schaltungen ist, die an derselben Quelle der Referenzfrequenz angeschlossen sind, und je höher die Referenzfrequenz ist. In a further variant, that input of the PD ( 209 ) which is connected to the input ( 207 ) of the AHS for the reference frequency can be switched off. This can greatly reduce the capacitive load on the source of the reference frequency. This is all the more important the greater the number of sample and hold circuits connected to the same source of the reference frequency and the higher the reference frequency.
Eine hohe Referenzfrequenz kann beispielsweise dann nötig sein, wenn der PLL so dimensioniert ist, daß im eingerasteten Zustand des PLL die Frequenz am Ausgang des VCO (208) ein ganzzahliger Bruchteil der Frequenz am Eingang für die Referenzfrequenz ist. In diesem Fall ist ein erheblicher Teil der Signalflanken am Eingang für die Referenzfrequenz redundant, so daß dieser Eingang zeitweise abgeschaltet werden kann, ohne die Funktion des PD (209) zu beeinträchtigen. Das Signal für diese Abschaltung kann aus dem Ausgangssignal des VCO (208) und dem Signal am Eingang für die Referenzfrequenz gewonnen werden. Damit sind z. B. große Gruppen von Abtast- und Halte-Schaltungen möglich, die sich individuell selbsttätig auf das gemeinsame Signal für die Referenzfrequenz zu- und abschalten. Wenn außerdem jeweils der VCO (208) eine niedrige Ausgangsfrequenz aufweist, dann ist eine sehr geringe gesamte Stromaufnahme möglich, die z. B. im Mikroampere-Bereich liegen kann. A high reference frequency may be necessary, for example, if the PLL is dimensioned so that when the PLL is locked, the frequency at the output of the VCO ( 208 ) is an integral fraction of the frequency at the input for the reference frequency. In this case, a significant part of the signal edges at the input for the reference frequency is redundant, so that this input can be temporarily switched off without affecting the function of the PD ( 209 ). The signal for this shutdown can be obtained from the output signal of the VCO ( 208 ) and the signal at the input for the reference frequency. So that z. B. large groups of sample and hold circuits possible, which automatically switch on and off individually on the common signal for the reference frequency. In addition, if each VCO ( 208 ) has a low output frequency, then a very low total current consumption is possible, which, for. B. may be in the microamp range.
In einer weiteren Variante gemäß Patentanspruch 14 enthält eine Schaltung zum schnellen Erfassen einer Sequenz von Eingangswerten eine Gruppe von erfindungsgemäßen Abtast- und Halte-Schaltungen, wobei deren analoger Eingang (201) für die abzutastende Spannung jeweils über ein Schaltelement mit einem gemeinsamen analogen Eingang für die abzutastende Spannung verbunden ist. Hiermit kann eine schnelle Sequenz am gemeinsamen analogen Eingang erfaßt werden, z. B. indem die Abtast- und Halte-Schaltungen nacheinander vom gemeinsamen Eingang abgeschaltet werden. Die nachfolgende Verarbeitung kann offline erfolgen, wobei die lange Haltezeit der erfindungsgemäßen Abtast- und Halte-Schaltungen zuläßt, daß hierfür vorteilhaft langsame Verarbeitungseinheiten, z. B. langsame A/D-Umsetzer, eingesetzt werden können, so daß eine optimale Wahl der Verarbeitungseinheiten bezüglich anderer Kriterien, wie z. B. der Bedarf an Chipfläche und Verlustleistung, möglich ist. In a further variant according to claim 14, a circuit for quickly acquiring a sequence of input values contains a group of sample and hold circuits, the analog input ( 201 ) thereof for the voltage to be sampled in each case via a switching element with a common analog input for the voltage to be sensed is connected. This allows a fast sequence to be recorded at the common analog input, e.g. B. by switching off the sample and hold circuits one after the other from the common input. The subsequent processing can take place offline, the long hold time of the sample and hold circuits according to the invention permitting slow processing units, e.g. B. slow A / D converter, can be used, so that an optimal choice of processing units with respect to other criteria such. B. the need for chip area and power loss is possible.
In einer weiteren Variante gemäß Patentanspruch 15, für die in Fig. 4 ein Beispiel dargestellt wird, wird eine erfindungsgemäße AHS (200) in einer Verstärkerschaltung (400) mit wiederholbarem Abgleich des Nullpunkts so eingesetzt, daß die Spannung vom Ausgang (423) einer Abgleichschaltung (417) zum Abgleich des Nullpunkts über den Eingang (201) für die abzutastende Spannung der AHS (200) während des Abgleichs abgetastet wird, und die gehaltene Spannung vom Ausgang (202) der AHS (200) an einen Eingang (422) für eine Spannung zum Abgleich des Nullpunkts eines abzugleichenden Verstärkers (418) geschaltet wird. In a further variant, for which an example is shown in FIG. 4, an AHS ( 200 ) according to the invention is used in an amplifier circuit ( 400 ) with repeatable adjustment of the zero point in such a way that the voltage from the output ( 423 ) of an adjustment circuit ( 417 ) for adjusting the zero point via the input ( 201 ) for the voltage to be sampled the AHS ( 200 ) is sampled during the adjustment, and the held voltage from the output ( 202 ) of the AHS ( 200 ) to an input ( 422 ) for one Voltage for adjusting the zero point of an amplifier ( 418 ) to be adjusted is switched.
Hierbei wird vorteilhaft für die zeitliche Stabilisierung der Spannung am Eingang (422) für die Spannung zum Abgleich des Nullpunkts des Verstärkers (418) eine erfindungsgemäße AHS (200) mit Verfahren nach Patentanspruch 13 verwendet. An AHS ( 200 ) according to the invention with the method according to claim 13 is advantageously used for the temporal stabilization of the voltage at the input ( 422 ) for the voltage to adjust the zero point of the amplifier ( 418 ).
Die Verstärkerschaltung (400) kann Teil einer größeren integrierten Schaltung sein, welche diskontinuierlich arbeitet, zum Beispiel durch Verarbeitung von Datenpaketen. Durch die große maximale Haltezeit der AHS (200) kann der Zeitpunkt des Abgleichs des Nullpunkts so gewählt werden, daß er in den Pausen zwischen den aktiven Phasen der Verstärkerschaltung (400), beispielsweise zwischen den Datenpaketen, liegt. Des weiteren kann der Abgleich des Nullpunkts auch von der Häufigkeit her angepaßt werden an die Geschwindigkeit von Parameterschwankungen, z. B. durch Temperaturänderungen. Statt also wie bei einer herkömmlichen Verstärkerschaltung mit Abgleich des Nullpunkts etwa jede Millisekunde einen Abgleich zu benötigen, braucht hier ein Abgleich beispielsweise nur alle 10 Sekunden durchgeführt zu werden, häufig genug, um Temperaturschwankungen zu verfolgen, und dennoch nicht die Arbeitsphasen der größeren integrierten Schaltung unterbrechend. Damit erschließen sich für die Verstärkerschaltung (400) mit Abgleich des Nullpunkts neue Anwendungsgebiete, für die bisher wegen der sonst nötigen Unterbrechungen Abgleichs nur Verstärkerschaltungen ohne wiederholbaren Abgleich des Nullpunkts verwendet wurden. The amplifier circuit ( 400 ) can be part of a larger integrated circuit which operates discontinuously, for example by processing data packets. Due to the large maximum hold time of the AHS ( 200 ), the point in time of the adjustment of the zero point can be selected so that it lies in the pauses between the active phases of the amplifier circuit ( 400 ), for example between the data packets. Furthermore, the adjustment of the zero point can also be adjusted in frequency to the speed of parameter fluctuations, e.g. B. by temperature changes. Instead of needing to be adjusted every millisecond, as in a conventional amplifier circuit with zero adjustment, an adjustment only needs to be carried out every 10 seconds, for example, often enough to track temperature fluctuations and still not interrupt the working phases of the larger integrated circuit , This opens up new areas of application for the amplifier circuit ( 400 ) with adjustment of the zero point, for which previously only amplifier circuits without repeatable adjustment of the zero point were used because of the otherwise necessary interruptions in adjustment.
In einer weiteren Variante gemäß Patentanspruch 16, für die in Fig. 5 ein Beispiel dargestellt wird, wird eine erfindungsgemäße AHS (200) in einer Schaltung (500) für eine Stromquelle mit wiederholbarem Abgleich des Ausgangsstroms der Stromquelle so eingesetzt, daß die Spannung vom Ausgang (523) einer Abgleichschaltung (517) zum Abgleich des Ausgangsstroms über den Eingang (201) für die abzutastende Spannung der AHS (200) während des Abgleichs abgetastet wird, und außerhalb der Zeit des Abgleichs die gehaltene Spannung vom Ausgang (202) der AHS (200) an einen Eingang (522) für eine Spannung zum Abgleich des Ausgangsstroms einer abzugleichenden Stromquelle (518) geschaltet wird. In a further variant according to claim 16, for which an example is shown in FIG. 5, an AHS ( 200 ) according to the invention is used in a circuit ( 500 ) for a current source with repeatable adjustment of the output current of the current source so that the voltage from the output ( 523 ) a trimming circuit ( 517 ) for trimming the output current via the input ( 201 ) for the voltage of the AHS ( 200 ) to be sampled during the trimming, and outside the time of trimming the held voltage from the output ( 202 ) of the AHS ( 200 ) is connected to an input ( 522 ) for a voltage for adjusting the output current of a current source ( 518 ) to be adjusted.
Hierbei wird vorteilhaft für die zeitliche Stabilisierung der Spannung am Eingang (522) für die Spannung zum Abgleich des Ausgangsstroms der abzugleichenden Stromquelle (518) eine erfindungsgemäße AHS (200) mit Verfahren nach Patentanspruch 13 verwendet. In this case, an AHS ( 200 ) according to the invention with a method according to claim 13 is advantageously used for the temporal stabilization of the voltage at the input ( 522 ) for the voltage to adjust the output current of the current source ( 518 ) to be adjusted.
Die Schaltung (500) für eine Stromquelle kann Teil einer größeren integrierten Schaltung sein, welche diskontinuierlich arbeitet, zum Beispiel durch Kanal-Umschaltung eines mehrkanaligen A/D-Umsetzers. Durch die große maximale Haltezeit der AHS (200) kann der Zeitpunkt des Abgleichs des Ausgangsstroms so gewählt werden, daß er in den Pausen zwischen den aktiven Phasen der Schaltung (500) für eine Stromquelle, beispielsweise in der Einschwingzeit nach der Kanal-Umschaltung, liegt. Des weiteren kann der Abgleich des Ausgangsstroms auch von der Häufigkeit her angepaßt werden an die Geschwindigkeit von Parameterschwankungen, z. B. durch Temperaturänderungen. Statt also wie bei einer herkömmlichen Schaltung für eine Stromquelle mit Abgleich des Ausgangsstroms etwa jede Millisekunde einen Abgleich zu benötigen, braucht hier ein Abgleich beispielsweise nur alle 10 Sekunden durchgeführt zu werden, häufig genug, um Temperaturschwankungen zu verfolgen, und dennoch nicht die Arbeitsphasen der größeren integrierten Schaltung unterbrechend. Damit erschließen sich für die Schaltung (500) für eine Stromquelle mit Abgleich des Ausgangsstroms neue Anwendungsgebiete, für die bisher wegen der sonst nötigen Unterbrechungen Abgleichs nur Stromquellen ohne wiederholbaren Abgleich des Ausgangsstroms verwendet wurden. The circuit ( 500 ) for a current source can be part of a larger integrated circuit which operates discontinuously, for example by channel switching of a multi-channel A / D converter. Due to the large maximum hold time of the AHS ( 200 ), the timing of the adjustment of the output current can be selected so that it lies in the pauses between the active phases of the circuit ( 500 ) for a current source, for example in the settling time after the channel switchover , Furthermore, the adjustment of the output current can also be adjusted in frequency to the speed of parameter fluctuations, e.g. B. by temperature changes. So instead of needing adjustment every millisecond, as in a conventional circuit for a current source with adjustment of the output current, an adjustment only needs to be carried out every 10 seconds, for example, often enough to track temperature fluctuations, and yet not the working phases of the larger ones interrupting integrated circuit. This opens up new areas of application for the circuit ( 500 ) for a current source with adjustment of the output current, for which only current sources without repeatable adjustment of the output current have been used up to now because of the otherwise necessary interruptions in adjustment.
Claims (16)
dadurch gekennzeichnet, daß diese Abtast- und Halte-Schaltung (200) außerdem einen Eingang (207) für eine Referenzfrequenz und einen spannungsgesteuerten Oszillator (208) und einen Phasendetektor (209) und ein Schleifenfilter (210) enthält,
wobei der Eingang (207) der Abtast- und Halte-Schaltung (200) für die Referenzfrequenz und der Phasendetektor (209) und das Schleifenfilter (210) und der spannungsgesteuerte Oszillator (208) so gestaltet und verbunden sind, daß sie einen Phase-locked Loop (PLL) bilden können, der bei ein- und derselben angelegten Frequenz am Eingang (207) für die Referenzfrequenz auf mehrere Frequenzen innerhalb des Durchstimmbereiches des spannungsgesteuerten Oszillators (208) einrasten kann, und der Eingang des spannungsgesteuerten Oszillators (208) direkt oder über weitere Elemente mit der elektrischen Kapazität (204) zur Speicherung des Haltewertes verbunden ist. 1. sample and hold circuit ( 200 ) for use in integrated circuits, containing an analog input ( 201 ) for the voltage to be sampled and an analog output ( 202 ) for the sampled or held voltage and an input ( 203 ) for the Switching between sample and hold status and an electrical capacitance ( 204 ) for storing the hold value, which can also include parasitic capacitances and input capacitances, and a switchable element ( 205 ), which, for. B. can be an analog switch or a switchable amplifier, the analog input ( 201 ) of the sample and hold circuit ( 200 ) for the voltage to be sampled via the switchable element ( 205 ) with the electrical capacitance ( 204 ) for storing the hold value and is connected to the analog output ( 202 ) for the sampled or held voltage, and the switchable element ( 205 ) can be switched via the input ( 203 ) of the sample and hold circuit ( 200 ) for switching between the sample and hold state .
characterized in that this sample and hold circuit ( 200 ) also contains an input ( 207 ) for a reference frequency and a voltage-controlled oscillator ( 208 ) and a phase detector ( 209 ) and a loop filter ( 210 ),
the input ( 207 ) of the sample and hold circuit ( 200 ) for the reference frequency and the phase detector ( 209 ) and the loop filter ( 210 ) and the voltage controlled oscillator ( 208 ) are designed and connected to be phase-locked Can form a loop (PLL), which can snap into one and the same frequency applied at the input ( 207 ) for the reference frequency to several frequencies within the tuning range of the voltage-controlled oscillator ( 208 ), and the input of the voltage-controlled oscillator ( 208 ) directly or via further elements are connected to the electrical capacitance ( 204 ) for storing the hold value.
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