[go: up one dir, main page]

DE102018129451A1 - Nichtflüchtige Speichereinrichtung mit vertikaler Struktur und ein Speichersystem, das diese umfasst - Google Patents

Nichtflüchtige Speichereinrichtung mit vertikaler Struktur und ein Speichersystem, das diese umfasst Download PDF

Info

Publication number
DE102018129451A1
DE102018129451A1 DE102018129451.4A DE102018129451A DE102018129451A1 DE 102018129451 A1 DE102018129451 A1 DE 102018129451A1 DE 102018129451 A DE102018129451 A DE 102018129451A DE 102018129451 A1 DE102018129451 A1 DE 102018129451A1
Authority
DE
Germany
Prior art keywords
sub
vertical structure
semiconductor layer
block
memory device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
DE102018129451.4A
Other languages
English (en)
Other versions
DE102018129451B4 (de
Inventor
Bong-Soon Lim
Jin-Young Kim
Sang-Won Shim
Il-han Park
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of DE102018129451A1 publication Critical patent/DE102018129451A1/de
Application granted granted Critical
Publication of DE102018129451B4 publication Critical patent/DE102018129451B4/de
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H10B43/35—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region with cell select transistors, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B41/23—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B41/27—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/08—Address circuits; Decoders; Word-line control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/06—Arrangements for interconnecting storage elements electrically, e.g. by wiring
    • G11C5/063—Voltage and signal distribution in integrated semi-conductor memory access lines, e.g. word-line, bit-line, cross-over resistance, propagation delay
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/10—Decoders
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5226—Via connections in a multilevel interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/535—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including internal interconnections, e.g. cross-under constructions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of semiconductor or other solid state devices
    • H01L25/18—Assemblies consisting of a plurality of semiconductor or other solid state devices the devices being of the types provided for in two or more different main groups of the same subclass of H10B, H10D, H10F, H10H, H10K or H10N
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H10B41/35—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • H10B41/41—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region of a memory region comprising a cell select transistor, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/10—EEPROM devices comprising charge-trapping gate insulators characterised by the top-view layout
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/40—EEPROM devices comprising charge-trapping gate insulators characterised by the peripheral circuit region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/50—EEPROM devices comprising charge-trapping gate insulators characterised by the boundary region between the core and peripheral circuit regions
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/26—Sensing or reading circuits; Data output circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2211/00—Indexing scheme relating to digital stores characterized by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C2211/56—Indexing scheme relating to G11C11/56 and sub-groups for features not covered by these groups
    • G11C2211/564—Miscellaneous aspects
    • G11C2211/5642—Multilevel memory with buffers, latches, registers at input or output

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

Eine nichtflüchtige Speichereinrichtung (100), die Folgendes umfasst: eine erste Halbleiterschicht (L1), die Wortleitungen (WL), Bitleitungen (BL), ein erstes und zweites oberes Substrat (L_SUB_1, U_SUB_2), die zueinander benachbart sind, und ein Speicherzellen-Array (110) umfasst, wobei das Speicherzellen-Array (110) eine erste vertikale Struktur (VS_1) auf dem ersten oberen Substrat (U_SUB_1) und eine zweite vertikale Struktur (VS_2) auf dem zweiten oberen Substrat (U_SUB_2) umfasst; und eine zweite Halbleiterschicht (L2) unter der ersten Halbleiterschicht (L1), wobei die zweite Halbleiterschicht (L2) ein unteres Substrat (L_SUB) umfasst, das Zeilendecodier- und Seitenpufferschaltungen (132, 134, 142, 144) umfasst, wobei die erste vertikale Struktur (VS_1) eine erste Verbindungslochfläche (VA_1) umfasst, in der ein erstes Durchgangsverbindungsloch bereitgestellt ist, wobei das erste Durchgangsverbindungsloch durch die erste vertikale Struktur (VS_1) läuft und eine erste Bitleitung (BL1) und eine erste Seitenpufferschaltung (142) verbindet und die zweite vertikale Struktur (VS_2) einen ersten Teilblock (SB_5, SB6) umfasst, wobei der erste Teilblock (SB_5, SB6) die erste Verbindungslochfläche (VA_3) überlappt.

Description

  • Technisches Erfindungsgebiet
  • Das erfindungsgemäße Konzept bezieht sich auf eine Speichereinrichtung und insbesondere auf eine nichtflüchtige Speichereinrichtung mit einer vertikalen Struktur und ein Speichersystem, das diese umfasst.
  • Erörterung verwandter Technik
  • Da Informationskommunikationseinrichtungen dazu entwickelt werden, eine Vielzahl von Funktionen aufzuweisen, erfordern Speicher für solche Einrichtungen eine hohe Kapazität und einen hohen Integrationsgrad. Da sich die Speicherzellengrößen verringern, um eine hohe Integration zu erreichen, kann die Komplexität der Strukturen von Betriebsschaltungen und/oder Verdrahtungen, die in den Speichereinrichtungen enthalten sind, die elektrischen Eigenschaften verschlechtern. Dementsprechend besteht ein Bedarf an Speichereinrichtungen mit einem hohen Integrationsgrad und ausgezeichneten elektrischen Eigenschaften.
  • KURZDARSTELLUNG
  • Gemäß einer beispielhaften Ausführungsform des erfindungsgemäßen Konzepts wird eine nichtflüchtige Speichereinrichtung bereitgestellt, die Folgendes umfasst: eine erste Halbleiterschicht, die mehrere Wortleitungen, die in einer ersten Richtung verlaufen, mehrere Bitleitungen, die in einer zweiten Richtung verlaufen, ein erstes und zweites oberes Substrat, die zueinander in der ersten Richtung benachbart sind, und ein Speicherzellen-Array umfasst, wobei das Speicherzellen-Array eine erste vertikale Struktur auf dem ersten oberen Substrat und eine zweite vertikale Struktur auf dem zweiten oberen Substrat umfasst; und eine zweite Halbleiterschicht unter der ersten Halbleiterschicht in einer dritten Richtung, die senkrecht zur ersten und zweiten Richtung ist, wobei die zweite Halbleiterschicht ein unteres Substrat umfasst, das mehrere Zeilendecodierschaltungen und mehrere Seitenpufferschaltungen umfasst, wobei die erste vertikale Struktur eine erste Verbindungslochfläche umfasst, in dem ein erstes Durchgangsverbindungsloch bereitgestellt ist, wobei das erste Durchgangsverbindungsloch durch die erste vertikale Struktur läuft und eine erste Bitleitung und eine erste Seitenpufferschaltung verbindet und die zweite vertikale Struktur einen ersten Teilblock umfasst, wobei der erste Teilblock sich in der ersten Richtung mit der ersten Verbindungslochfläche überlappt.
  • Gemäß einer beispielhaften Ausführungsform des erfindungsgemäßen Konzepts wird eine nichtflüchtige Speichereinrichtung bereitgestellt, die Folgendes umfasst: eine erste Halbleiterschicht, die ein erstes oberes Substrat und ein zweites oberes Substrat, die zueinander in einer ersten Richtung benachbart sind, und ein Speicherzellen-Array, das mehrere Speicherblöcke umfasst, die in einer zweiten Richtung angeordnet sind, und eine erste und zweite vertikale Struktur umfasst, wobei die erste vertikale Struktur mehrere erste Gate-Leitungsschichten, die auf dem ersten oberen Substrat geschichtet sind, und mehrere erste Säulen, die durch die ersten Gate-Leitungsschichten laufen und in einer dritten Richtung, die senkrecht zur ersten und zweiten Richtung ist, verlaufen, umfasst, wobei die zweite vertikale Struktur mehrere zweite Gate-Leitungsschichten, die auf dem zweiten oberen Substrat geschichtet sind, und mehrere zweite Säulen, die durch die zweiten Gate-Leitungsschichten laufen und in der dritten Richtung verlaufen, umfasst; und eine zweite Halbleiterschicht, die sich in der dritten Richtung unter der ersten Halbleiterschicht befindet, wobei die zweite Halbleiterschicht ein unteres Substrat umfasst, das mehrere Zeilendecodierschaltungen und mehrere Seitenpufferschaltungen umfasst, wobei die erste vertikale Struktur des Weiteren eine erste Verbindungslochfläche, in der ein erstes Durchgangsverbindungsloch durch die erste vertikale Struktur läuft und mit einer ersten Seitenpufferschaltung verbunden ist, und einen ersten Teilblock, der von der ersten Verbindungslochfläche in der zweiten Richtung beabstandet ist, umfasst und die zweite vertikale Struktur des Weiteren eine zweite Verbindungslochfläche, in der ein zweites Durchgangsverbindungsloch durch die zweite vertikale Struktur läuft und mit einer zweiten Seitenpufferschaltung verbunden ist, und einen zweiten Teilblock, der von der zweiten Verbindungslochfläche in der zweiten Richtung beabstandet ist, umfasst.
  • Gemäß einer beispielhaften Ausführungsform des erfindungsgemäßen Konzepts wird eine nichtflüchtige Speichereinrichtung bereitgestellt, die Folgendes umfasst: eine erste Halbleiterschicht, die ein erstes oberes Substrat und ein zweites oberes Substrat, die zueinander in einer ersten Richtung benachbart sind, und ein Speicherzellen-Array, das eine erste und zweite vertikale Struktur umfasst, umfasst, wobei die erste und zweite vertikale Struktur mehrere Kanalschichten, die vom ersten und zweiten oberen Substrat vertikal verlaufen, und eine erste und zweite Gate-Leitungsschicht, die jeweils auf dem ersten und zweiten oberen Substrat entlang von Seitenwandungen der mehreren Kanalschichten geschichtet sind, umfassen; und eine zweite Halbleiterschicht, die sich in einer vertikalen Richtung unter der ersten Halbleiterschicht befindet, wobei die zweite Halbleiterschicht ein unteres Substrat umfasst, das mehrere Zeilendecodierschaltungen und mehrere Seitenpufferschaltung umfasst, wobei die erste vertikale Struktur des Weiteren ein erstes Durchgangsverbindungsloch umfasst, das durch die erste vertikale Struktur läuft und mit einer erste Seitenpufferschaltung verbunden ist, und die zweite vertikale Struktur des Weiteren einen ersten Teilblock umfasst, wobei der erste Teilblock eine erste Verbindungslochfläche in der ersten Richtung überlappt und ein Kantengebiet umfasst, das elektrisch mit einer ersten Zeilendecodierschaltung verbunden ist.
  • Gemäß einer beispielhaften Ausführungsform des erfindungsgemäßen Konzepts wird eine nichtflüchtige Speichereinrichtung bereitgestellt, die Folgendes umfasst: eine erste Halbleiterschicht, die eine erste vertikale Struktur und eine zweite vertikale Struktur umfasst, wobei jede der ersten und zweiten vertikalen Struktur Gate-Leitungsschichten umfasst, die in einer ersten Richtung geschichtet sind; und eine zweite Halbleiterschicht, die unter der ersten Halbleiterschicht in der ersten Richtung angeordnet ist, wobei die zweite Halbleiterschicht einen Zeilendecodierer, der unter der ersten vertikalen Struktur angeordnet ist, und einen Seitenpuffer, der unter der zweiten vertikalen Struktur angeordnet ist, umfasst, wobei die erste vertikale Struktur mehrere erste Teilblöcke und mehrere erste Verbindungslochflächen umfasst, die zweite vertikale Struktur mehrere zweite Teilblöcke und mehrere zweite Verbindungslochflächen umfasst und wenigstens einer der ersten Teilblöcke wenigstens eine der zweiten Verbindungslochflächen in einer zweiten Richtung überlappt, die im Wesentlichen senkrecht zur ersten Richtung ist.
  • Figurenliste
  • Die oben genannten und andere Merkmale des erfindungsgemäßen Konzepts werden besser verstanden werden, indem beispielhafte Ausführungsformen davon ausführlich unter Bezugnahme auf die zugehörigen Zeichnungen beschrieben werden:
    • 1 ist ein Blockdiagramm einer Speichereinrichtung gemäß einer beispielhaften Ausführungsform des erfindungsgemäßen Konzepts;
    • 2 ist eine Ansicht, die eine Struktur einer Speichereinrichtung gemäß einer beispielhaften Ausführungsform des erfindungsgemäßen Konzepts veranschaulicht;
    • 3 ist eine perspektivische Ansicht, die einen ersten Speicherblock von den Speicherblöcken der 1 gemäß einer beispielhaften Ausführungsform des erfindungsgemäßen Konzepts veranschaulicht;
    • 4 ist ein Schaltplan, der eine Ersatzschaltung des ersten Speicherblocks von den Speicherblöcken der 1 gemäß einer beispielhaften Ausführungsform des erfindungsgemäßen Konzepts veranschaulicht;
    • 5A ist eine Ansicht, die eine Struktur der Speichereinrichtung, die erste und zweite Halbleiterschichten umfasst, gemäß einer beispielhaften Ausführungsform des erfindungsgemäßen Konzepts veranschaulicht;
    • 5B ist eine Draufsicht, die eine obere Oberfläche der zweiten Halbleiterschicht, welche die erste Halbleiterschicht der Speichereinrichtung kontaktiert, gemäß einer beispielhaften Ausführungsform des erfindungsgemäßen Konzepts veranschaulicht;
    • 5C ist eine Draufsicht, die eine obere Oberfläche der ersten Halbleiterschicht, welche die Draufsicht der 5B überlappt, gemäß einer beispielhaften Ausführungsform des erfindungsgemäßen Konzepts veranschaulicht;
    • 6 ist eine Querschnittsansicht der Speichereinrichtung gemäß einer beispielhaften Ausführungsform des erfindungsgemäßen Konzepts;
    • 7 ist eine Querschnittsansicht der Speichereinrichtung gemäß einer beispielhaften Ausführungsform des erfindungsgemäßen Konzepts;
    • 8A und 8B sind Ansichten, um einen Betrieb einer Speichereinrichtung, die einen Teilblock umfasst, gemäß einer beispielhaften Ausführungsform der erfindungsgemäßen Konzepte zu erklären;
    • 9 ist eine Tabelle, um eine Verwendung eines Teilblocks gemäß einer beispielhaften Ausführungsform des erfindungsgemäßen Konzepts zu erklären;
    • 10A ist eine Ansicht, die einen Teilblock gemäß einer beispielhaften Ausführungsform des erfindungsgemäßen Konzepts veranschaulicht;
    • 10B ist ein Blockdiagramm, das verschiedene Peripherieschaltungen, die elektrisch mit dem Teilblock der 10A verbunden sind, gemäß einer beispielhaften Ausführungsform des erfindungsgemäßen Konzepts veranschaulicht;
    • 11 ist eine Querschnittsansicht, die einen Teilblock gemäß einer beispielhaften Ausführungsform des erfindungsgemäßen Konzepts veranschaulicht;
    • 12 ist eine Querschnittsansicht, die einen Teilblock gemäß einer beispielhaften Ausführungsform des erfindungsgemäßen Konzepts veranschaulicht;
    • 13 ist eine Draufsicht, die eine obere Oberfläche der Halbleiterschicht gemäß einer beispielhaften Ausführungsform des erfindungsgemäßen Konzepts veranschaulicht;
    • 14A ist eine Draufsicht, die eine obere Oberfläche der ersten Halbleiterschicht gemäß einer beispielhaften Ausführungsform des erfindungsgemäßen Konzepts veranschaulicht;
    • 14B ist eine Draufsicht, die eine obere Oberfläche der zweiten Halbleiterschicht gemäß einer beispielhaften Ausführungsform des erfindungsgemäßen Konzepts veranschaulicht; und
    • 15 ist ein Blockdiagramm eines Solid-State-Drive- (SSD-) Systems, das eine Speichereinrichtung umfasst, gemäß einer beispielhaften Ausführungsform des erfindungsgemäßen Konzepts.
  • AUSFÜHRLICHE BESCHREIBUNG DER AUSFÜHRUNGSFORMEN
  • Das erfindungsgemäße Konzept wird jetzt ausführlicher unter Bezugnahme auf die zugehörigen Zeichnungen beschrieben, in denen beispielhafte Ausführungsformen des erfindungsgemäßen Konzepts gezeigt werden. In den Figuren können gleiche Bezugszeichen gleiche Elemente bezeichnen.
  • 1 ist ein Blockdiagramm einer Speichereinrichtung 100 gemäß einer beispielhaften Ausführungsform des erfindungsgemäßen Konzepts.
  • Mit Bezug auf die 1: die Speichereinrichtung 100 kann ein Speicherzellen-Array 110, eine Steuerlogikschaltung 120, einen Zeilendecodierer 130 und einen Seitenpuffer 140 umfassen. Die Speichereinrichtung 100 kann des Weiteren eine Dateneingabe-/-ausgabeschaltung oder eine Eingangs-/Ausgangsschnittstelle umfassen. Zusätzlich kann die Speichereinrichtung 100 des Weiteren verschiedene Unterschaltungen umfassen, wie zum Beispiel eine Spannungserzeugungsschaltung zum Erzeigen verschiedener Spannungen, die verwendet werden, um die Speichereinrichtung 100 zu betreiben, und eine Fehlerkorrekturschaltung zum Korrigieren eines Fehlers in den Daten, die aus dem Speicherzellen-Array 110 gelesen werden.
  • Das Speicherzellen-Array 110 kann mehrere Speicherzellen umfassen und kann mit Strangauswahlleitungen SSL, Wortleitungen WL, Masseauswahlleitungen GSL und Bitleitungen BL verbunden sein. Zum Beispiel kann das Speicherzellen-Array 110 über die Strangauswahlleitungen SSL, die Wortleitungen WL und die Masseauswahlleitungen mit dem Zeilendecodierer 130 verbunden sein. Das Speicherzellen-Array 110 kann über die Bitleitungen BL mit dem Seitenpuffer 140 verbunden sein.
  • Zum Beispiel können die mehreren Speicherzellen, die im Speicherzellen-Array 110 enthalten sind, nichtflüchtige Speicherzellen sein, die Daten halten, auch wenn die Versorgungsleistung abgeschaltet wird. Mit anderen Worten: die Speicherzellen können Daten bei Nichtvorhandensein von Versorgungsleistung halten. Wenn die Speicherzellen zum Beispiel nichtflüchtige Speicherzellen sind, kann die Speichereinrichtung 100 ein elektrisch löschbarer programmierbarer Nur-Lese-Speicher (Electrically Erasable Programmable Read-Only Memory, EEPROM), ein Flash-Speicher, ein Phasenwechsel-Direktzugriffsspeicher (Phase-change Random-Access Memory, PRAM), ein resistives RAM (RRAM), ein Nano-Floating-Gate-Speicher (Nano-Floating Gate Memory, NFGM), ein Polymer-RAM (PoRAM), ein Magnet-RAM (MRAM) oder ein ferroelektrischer RAM (FRAM) sein. Obwohl die hier nachstehend zu beschreibenden Ausführungsformen NAND-Flash-Speicherzellen sind, ist das erfindungsgemäße Konzept nicht darauf beschränkt.
  • Das Speicherzellen-Array 110 kann mehrere Speicherblöcke umfassen, z. B. den ersten bis z-ten Speicherblock BLK1 bis BLKz, und jeder Speicherblock kann eine P1 oder eine dreidimensionale (3D-) Struktur aufweisen. Das Speicherzellen-Array 110 kann einen Single-Level-Zellenblock, der Single-Level-Zellen (SLC) umfasst, einen Multi-Level-Zellenblock, der Multi-Level-Zellen (MLC) umfasst, einen Triple-Level-Zellenblock, der Triple-Level-Zellen (TLC) umfasst, oder einen Quad-Level-Zellenblock, der Quad-Level-Zellen (QLC) umfasst, umfassen. Zum Beispiel können einige Speicherblöcke unter den ersten bis z-ten Speicherblöcken BLK1 bis BLKz Single-Level-Zellenblöcke sein und andere Speicherblöcke können Multi-Level-Zellenblöcke, Triple-Level-Zellenblöcke oder Quad-Level-Zellenblöcke sein.
  • In einer beispielhaften Ausführungsform des erfindungsgemäßen Konzepts kann das Speicherzellen-Array 110 erste und zweite vertikale Strukturen umfassen, die sich auf unterschiedlichen oberen Substraten befinden. Zum Beispiel kann die erste vertikale Struktur eine oder mehrere erste Verbindungslochflächen und einen oder mehrere erste Teilblöcke umfassen, und die zweite vertikale Struktur kann einen oder mehrere zweite Verbindungslochflächen und einen oder mehrere zweite Teilblöcke umfassen. In der ersten Verbindungslochfläche sind zum Beispiel eines oder mehrere erste Durchgangsverbindungslöcher ausgebildet, die durch die erste vertikale Struktur laufen und mit einem zweiten Seitenpuffer 144 verbunden sind. Zusätzlich sind in der zweiten Verbindungslochfläche eines oder mehrere erste Durchgangsverbindungslöcher ausgebildet, die durch die zweite vertikale Struktur laufen und mit einem ersten Seitenpuffer 142 verbunden sind. Die Durchgangsverbindungslöcher der ersten und zweiten Verbindungslochfläche werden nachstehend ausführlich beschrieben.
  • Die Steuerlogikschaltung 120 kann einen Befehl CMD und ein Steuersignal CTRL von außerhalb der Speichereinrichtung 100 empfangen. Die Steuerlogikschaltung 120 kann einen Gesamtbetrieb der Speichereinrichtung 100 steuern. Zum Beispiel kann die Steuerlogikschaltung 120 die Speichereinrichtung 100 dazu steuern, eine Speicheroperation entsprechend dem Befehl CMD durchzuführen, das von einem Speicher-Controller angelegt wird. Die Steuerlogikschaltung 120 kann als Reaktion auf das Steuersignal CTRL, das aus dem Speicher-Controller angelegt wird, verschiedene interne Steuersignale erzeugen, die in der Speichereinrichtung 100 verwendet werden. Zum Beispiel kann die Steuerlogikschaltung 120 einen Pegel einer Spannung einstellen, die an die Wortleitungen WL, die Bitleitungen BL und die Masseauswahlleitungen GSL während einer Speicheroperation, wie zum Beispiel einer Programmieroperation oder einer Löschoperation, angelegt wird.
  • In einer beispielhaften Ausführungsform des erfindungsgemäßen Konzepts kann die Steuerlogikschaltung 120, wenn das Speicherzellen-Array 110 mehrere Teilblöcke umfasst, den Zeilendecodierer 130 und den Seitenpuffer 140 so steuern, dass sie zeitgleich auf erste und zweite Teilblöcke unter den Teilblöcken zugreifen. Zusätzlich kann die Steuerlogikschaltung 120 den Zeilendecodierer 130 und den Seitenpuffer 140 so steuern, dass sie unabhängig auf die ersten und zweiten Blöcke zugreifen. Zum Beispiel können die ersten und zweiten Teilblöcke in unterschiedlichen vertikalen Strukturen bereitgestellt werden. In diesem Fall kann auf den ersten Teilblock von einem zweiten Zeilendecodierer 134 und dem ersten Seitenpuffer 142 zugegriffen werden, und auf den zweiten Teilblock kann von einem ersten Zeilendecodierer 132 und dem zweiten Seitenpuffer 144 zugegriffen werden, wie nachstehend ausführlich beschrieben wird.
  • Der Zeilendecodierer 130 kann eine Adresse ADDR von außerhalb der Speichereinrichtung 100 empfangen. Zum Beispiel kann die Adresse ADDR aus dem Speicher-Controller aufgebracht werden. Zum Beispiel kann der Zeilendecodierer 130 wenigstens einen von den ersten bis z-ten Speicherblöcken BLK1 bis BLKz als Reaktion darauf auswählen, dass die Adresse ADDR vom Speicher-Controller aufgebracht wird. Der Zeilendecodierer 130 kann wenigstens eine Wortleitung des ausgewählten Speicherblocks als Reaktion auf die Adresse ADDR auswählen.
  • Der Zeilendecodierer 130 kann zum Durchführen einer Speicheroperation eine Spannung an die ausgewählte Wortleitung des ausgewählten Speicherblocks anlegen. Zum Beispiel kann während einer Programmieroperation der Zeilendecodierer 130 eine Programmierspannung und eine Prüfspannung an die ausgewählte Wortleitung und eine Durchlassspannung an nicht ausgewählte Wortleitungen anlegen. Zusätzlich kann der Zeilendecodierer 130 einige der Strangauswahlleitungen SSL als Reaktion auf die Adresse ADDR auswählen.
  • Der Zeilendecodierer 130 kann den ersten Zeilendecodierer 132 und den zweiten Zeilendecodierer 134 umfassen. Wenn zum Beispiel das Speicherzellen-Array 110 den ersten und zweiten Teilblock in unterschiedlichen vertikalen Strukturen umfasst, kann der erste Zeilendecodierer 132 mit dem zweiten Teilblock und der zweite Zeilendecodierer 134 kann mit dem ersten Teilblock verbunden sein.
  • Der Seitenpuffer 140 kann Daten DATA nach/von außerhalb der Speichereinrichtung 100 übertragen/empfangen. Der Seitenpuffer 140 kann mit dem Speicherzellen-Array 110 über die Bitleitungen BL verbunden sein. Der Seitenpuffer 140 kann als ein Schreibtreiber oder als ein Leseverstärker arbeiten. Während einer Programmieroperation kann der Seitenpuffer 140 zum Beispiel als ein Schreibtreiber arbeiten und kann eine Spannung gemäß den im Speicherzellen-Array 110 zu speichernden Daten DATA an die Bitleitungen BL anlegen. Während einer Leseoperation kann der Seitenpuffer 140 als ein Leseverstärker arbeiten und die im Speicherzellen-Array 110 gespeicherten Daten DATA abtasten.
  • Der Seitenpuffer 140 kann den ersten Seitenpuffer 142 und den zweiten Seitenpuffer 144 umfassen. Wenn zum Beispiel das Speicherzellen-Array 110 den ersten und zweiten Teilblock in unterschiedlichen vertikalen Strukturen umfasst, kann der erste Seitenpuffer 142 mit dem ersten Teilblock und der zweite Seitenpuffer 144 kann mit dem zweiten Teilblock verbunden sein.
  • Die 2 ist eine Ansicht, die eine Struktur einer Speichereinrichtung gemäß einer beispielhaften Ausführungsform des erfindungsgemäßen Konzepts veranschaulicht. Zum Beispiel kann die 2 eine Struktur der Speichereinrichtung 100 der 1 veranschaulichen. Das Folgende wird unter Bezugnahme auf die 1 beschrieben.
  • Mit Bezug auf die 2: die Speichereinrichtung 100 kann eine erste Halbleiterschicht L1 und eine zweite Halbleiterschicht L2 umfassen. Die erste Halbleiterschicht L1 kann auf die zweite Halbleiterschicht L2 in einer dritten Richtung geschichtet sein. In einer beispielhaften Ausführungsform des erfindungsgemäßen Konzepts kann das Speicherzellen-Array 110 auf der ersten Halbleiterschicht L1 ausgebildet sein, und wenigstens eines der Folgenden, die Steuerlogikschaltung 120, der Zeilendecodierer 130 und der Seitenpuffer 140, kann auf der zweiten Halbleiterschicht L2 ausgebildet sein. Zum Beispiel können verschiedene Schaltungen auf der zweiten Halbleiterschicht L2 ausgebildet sein, indem Halbleiterelemente, wie zum Beispiel Transistoren, und Muster zum Verdrahten der Halbleiterelemente auf einem unteren Substrat der zweiten Halbleiterschicht L2 ausgebildet werden.
  • Nachdem die Schaltungen auf der Halbleiterschicht L2 ausgebildet sind, kann die erste Halbleiterschicht L1 einschließlich des Speicherzellen-Arrays 110 ausgebildet werden. Zum Beispiel kann die erste Halbleiterschicht L1 mehrere obere Substrate umfassen. Das Speicherzellen-Array 110 kann auf der ersten Halbleiterschicht L1 ausgebildet werden, indem mehrere Gate-Leitungsschichten, die auf jedem der oberen Substrate geschichtet sind, und mehrere Säulen, die durch die mehreren Gate-Leitungsschichten laufen und in einer vertikalen Richtung (z. B. der dritten Richtung) verlaufen, die senkrecht zu einer oberen Oberfläche jedes der oberen Substrate ist, ausgebildet werden. Zusätzlich können Muster zum elektrischen Verbinden des Speicherzellen-Arrays 110 (z. B. der Wortleitungen WL und der Bitleitungen BL) und der Schaltungen, die auf der zweiten Halbleiterschicht L2 ausgebildet sind, auf der ersten Halbleiterschicht L1 ausgebildet werden. Zum Beispiel können die Wortleitungen WL in einer ersten Richtung verlaufen und in einer zweiten Richtung angeordnet sein. Zusätzlich können die Bitleitungen BL in der zweiten Richtung verlaufen und in der ersten Richtung angeordnet sein.
  • Dementsprechend kann die Speichereinrichtung 100 eine Cell-On-Peri- oder Cell-Over-Peri- (COP-) Struktur aufweisen, bei der die Steuerlogikschaltung 120, der Zeilendecodierer 130, der Seitenpuffer 140 oder verschiedene andere Peripherieschaltungen und das Speicherzellen-Array 110 in einer geschichteten Richtung (z. B. der dritten Richtung) angeordnet sind. Da Schaltungen zum Beispiel unter dem Speicherzellen-Array 110 angeordnet sind, kann die COP-Struktur eine Fläche auf einer zur gestapelten Richtung senkrechten Oberfläche reduzieren, und somit kann die Anzahl an in der Speichereinrichtung 100 integrierten Speicherzellen erhöht werden.
  • Zusätzlich können mehrere Kontaktflächen zur elektrischen Verbindung nach außerhalb der Speichereinrichtung 100 bereitgestellt werden. Zum Beispiel können mehrere Kontaktflächen zum Empfangen des Befehls CMD, der Adresse ADDR und des Steuersignals CTRL von einer externen Einrichtung der Speichereinrichtung 100 bereitgestellt werden, und mehrere Kontaktflächen zum Eingeben/Ausgaben der Daten DATA können bereitgestellt werden. Die Kontaktflächen können sich in einer vertikalen Richtung (z. B. der dritten Richtung) oder einer horizontalen Richtung (z. B. der ersten Richtung oder der zweiten Richtung) benachbart zu einer Peripherieschaltung befinden, die ein Signal, das nach außerhalb der Speichereinrichtung 100 übertragen wird, oder ein Signal, das von außerhalb der Speichereinrichtung 100 empfangen wird, verarbeitet.
  • Die 3 ist eine perspektivische Ansicht, die den ersten Speicherblock BLK1 von den Speicherblöcken der 1 gemäß einer beispielhaften Ausführungsform des erfindungsgemäßen Konzepts veranschaulicht.
  • Mit Bezug auf die 3: der erste Speicherblock BLK1 kann in einer vertikalen Richtung senkrecht zu einem Substrat SUB ausgebildet sein. Obwohl der erste Speicherblock BLK1 zwei Auswahlleitungen (z. B. die Masseauswahlleitung GSL und die Strangauswahlleitung SSL), acht Wortleitungen (z. B. die erste bis achte Wortleitung WL1 bis WL8) und drei Bitleitungen (z. B. die erste bis dritte Bitleitung BL1 bis BL3) umfasst, kann der erste Speicherblock BLK1 mehr oder weniger dieser Elemente, als in der 3 veranschaulicht wird, umfassen. Zusätzlich kann der erste Speicherblock BLK1 in einer beispielhaften Ausführungsform des erfindungsgemäßen Konzepts eine oder mehrere Platzhalter-Wortleitungen zwischen der ersten Wortleitung WL1 und der Masseauswahlleitung GSL umfassen.
  • Das Substrat SUB kann ein Polysiliciumfilm sein, der mit Störstellen eines ersten Leitungstyps (z. B. eines p-Typs) dotiert ist. Das Substrat SUB kann ein Bulk-Silicium-Substrat, ein Silicon-on-Insulator- (SOI-) Substrat, ein Germaniumsubstrat, ein Germanium-on-Insulator- (GOI-) Substrat, ein Silicium-Germanium-Substrat oder ein Substrat eines epitaktischen Dünnfilms, das durch Durchführen von selektivem epitaktischem Wachstum (Selective Epitaxial Growth, SEG) gewonnen wird, sein. Das Substrat SUB kann ein Halbleitermaterial enthalten. Zum Beispiel kann das Substrat SUB Silicium (Si), Germanium (Ge), Silicium-Germanium (SiGe), Galliumarsenid (GaAs), Indium-Galliumarsenid (InGaAs), Aluminium-Galliumarsenid (AlGaAs) oder eine Kombination daraus enthalten.
  • Eine gemeinsame Source-Leitung CSL, die in der ersten Richtung verläuft und mit Störstellen eines zweiten Leitungstyps (z. B. einem n-Typ) dotiert ist, kann im Substrat SUB bereitgestellt werden. Mehrere Isolierfilme IL, die in der ersten Richtung verlaufen, können sequentiell auf einem Abschnitt des Substrats SUB zwischen zwei benachbarten gemeinsamen Source-Leitungen CSL in der dritten Richtung bereitgestellt sein. Die mehreren Isolierfilme IL können voneinander um einen gewissen Abstand in der dritten Richtung beabstandet sein. Zum Beispiel kann jeder der mehreren Isolierfilme IL ein Isoliermaterial, wie zum Beispiel Siliciumoxid, enthalten.
  • Mehrere Säulen P, die in der zweiten Richtung sequentiell angeordnet sind und durch die mehreren Isolierfilme IL in der dritten Richtung laufen, können auf einem Abschnitt des Substrats SUB zwischen zwei benachbarten gemeinsamen Source-Leitungen CSL bereitgestellt sein. Zum Beispiel können die mehreren Säulen P durch die mehreren Isolierfilme IL laufen und das Substrat SUB kontaktieren. Zum Beispiel kann eine Oberflächenschicht S jeder Säule P ein Siliciummaterial, das mit Störstellen des ersten Leitungstyps dotiert ist, enthalten und als ein Kanalgebiet fungieren. Eine Innenseite I jeder Säule P kann ein Isoliermaterial, wie zum Beispiel Siliciumoxid, oder einen Luftspalt enthalten.
  • Eine Ladungsspeicherschicht CS kann entlang freiliegenden Oberflächen der Isolierfilme IL, der Säulen P und des Substrats SUB in einer Fläche zwischen zwei benachbarten gemeinsamen Source-Leitungen CSL bereitgestellt sein. Die Ladungsspeicherschicht CS kann eine Gate-Isolierschicht (z. B. eine ‚tunnelnde Isolierschicht‘), eine Charge-Trapping-Schicht und eine blockierende Isolierschicht umfassen. Die Ladungsspeicherschicht CS kann zum Beispiel eine Oxid-Nitrid-Oxid- (ONO-) Struktur aufweisen. Zusätzlich können Gate-Elektroden GE, wie zum Beispiel die Masse- und Strangauswahlleitungen GSL und SSL, und die erste bis achte Wortleitung WL1 bis WL8 auf einer freiliegenden Oberfläche der Ladungsspeicherschicht CS in Flächen zwischen zwei benachbarten gemeinsamen Source-Leitungen CSL bereitgestellt sein.
  • Drains oder Drain-Kontakte DR können jeweils auf den mehreren Säulen P bereitgestellt sein. Zum Beispiel kann jeder der Drains oder der Drain-Kontakte DR ein Siliciummaterial umfassen, das mit Störstellen des zweiten Leitungstyps dotiert ist. Die erste bis dritte Bitleitung BL1 bis BL3, die in einer zweiten Richtung verlaufen und voneinander durch einen gewissen Abstand in der ersten Richtung beabstandet sind, können auf den Drain-Kontakten DR bereitgestellt sein.
  • Die 4 ist ein Schaltplan, der eine Ersatzschaltung des ersten Speicherblocks BLK1 von den Speicherblöcken der 1 gemäß einer beispielhaften Ausführungsform des erfindungsgemäßen Konzepts veranschaulicht.
  • Mit Bezug auf die 4: der erste Speicherblock BLK1 kann ein vertikaler NAND-Flash-Speicher sein, und jeder der ersten bis z-ten Speicherblöcke BLK1 bis BLKz der 1 kann, wie in der 4 gezeigt ist, umgesetzt sein. Der erste Speicherblock BLK1 kann mehrere NAND-Stränge NS11 bis NS33, mehrere Wortleitungen, z. B. die erste bis achte Wortleitung WL1 bis WL8, mehrere Bitleitungen, z. B. die erste bis dritte Bitleitung BL1 bis BL3, mehrere Masseauswahlleitungen, z. B. die erste bis dritte Masseauswahlleitung GSL1 bis GSL3, mehrere Strangauswahlleitungen, z. B. die erste bis dritte Strangauswahlleitung SSL1 bis SSL3, und die gemeinsame Source-Leitung CSL umfassen. Die Anzahl an NAND-Strängen, die Anzahl an Wortleitungen, die Anzahl an Bitleitungen, die Anzahl an Masseauswahlleitungen und die Anzahl an Strangauswahlleitungen kann auf verschiedene Weisen gemäß den beispielhaften Ausführungsformen des erfindungsgemäßen Konzepts geändert werden.
  • Die NAND-Stränge NS11, NS21 und NS31 werden zwischen der ersten Bitleitung BL1 und der gemeinsamen Source-Leitung CSL bereitgestellt, die NAND-Stränge NS12, NS22 und NS32 werden zwischen der zweiten Bitleitung BL2 und der gemeinsamen Source-Leitung CSL bereitgestellt, und die NAND-Stränge NS13, NS23 und NS33 werden zwischen der dritten Bitleitung BL3 und der gemeinsamen Source-Leitung CSL bereitgestellt. Jeder NAND-Strang (z. B. NS11) kann einen Strangauswahltransistor SST, mehrere Speicherzellen MC1 bis MC8 und einen Masseauswahltransistor GST umfassen.
  • NAND-Stränge, die gemeinsam mit einer Bitleitung verbunden sind, können eine Spalte bilden. Zum Beispiel können die NAND-Stränge NS11, NS21 und NS31, die gemeinsam mit der ersten Bitleitung BL1 verbunden sind, einer ersten Spalte entsprechen, die NAND-Stränge NS12, NS22 und NS32, die gemeinsam mit der zweiten Bitleitung BL2 verbunden sind, können einer zweiten Spalte entsprechen, und die NAND-Stränge NS13, NS23 und NS33, die gemeinsam mit der dritten Bitleitung BL3 verbunden sind, können einer dritten Spalte entsprechen.
  • Die mit einer Strangauswahlleitung verbundenen NAND-Stränge können eine Zeile bilden. Zum Beispiel können die NAND-Stränge NS11, NS12 und NS13, die mit der ersten Strangauswahlleitung SSL1 verbunden sind, einer ersten Zeile entsprechen, die NAND-Stränge NS21, NS22 und NS23, die mit der zweiten Strangauswahlleitung SSL2 verbunden sind, können einer zweiten Zeile entsprechen, und die NAND-Stränge NS31, NS32 und NS33, die mit der dritten Strangauswahlleitung SSL3 verbunden sind, können einer dritten Zeile entsprechen.
  • Die Strangauswahltransistoren SST können mit der ersten bis dritten Strangauswahlleitung SSL1 bis SSL3 verbunden sein. Die mehreren Speicherzellen MC1 bis MC8 können jeweils mit der ersten bis achten Wortleitung WL1 bis WL8 verbunden sein. Die Masseauswahltransistoren GST können mit der ersten bis dritten Masseauswahlleitung GSL1 bis GSL3 verbunden sein, und die Strangauswahltransistoren SST können mit der ersten bis dritten Bitleitung BL1 bis BL3 verbunden sein. Die Masseauswahltransistoren GST können mit der gemeinsamen Source-Leitung CSL verbunden sein.
  • In der vorliegenden Ausführungsform sind Wortleitungen auf der gleichen Höhe (z. B. WL1) üblicherweise verbunden, die erste bis dritte Strangauswahlleitung SSL1 bis SSL3 auf der gleichen Höhe sind voneinander getrennt, und die erste bis dritte Masseauswahlleitung GSL1 bis GSL3 auf der gleichen Höhe sind voneinander getrennt. Wenn zum Beispiel Speicherzellen, die mit der ersten Wortleitung WL1 verbunden sind und in den NAND-Strängen NS11, NS12 und NS13, entsprechend der ersten Spalte, enthalten sind, programmiert werden, sind die erste Wortleitung WL1 und die erste Strangauswahlleitung SSL1 ausgewählt. Allerdings ist das erfindungsgemäße Konzept nicht darauf beschränkt, und in anderen Ausführungsformen können die erste bis dritte Masseauswahlleitung GSL1 bis GSL3 zusammen verbunden sein.
  • Die 5A ist eine Ansicht, die eine Struktur der Speichereinrichtung 100, welche die erste und zweite Halbleiterschicht L1 und L2 umfasst, gemäß einer beispielhaften Ausführungsform des erfindungsgemäßen Konzepts veranschaulicht. Die 5B ist eine Draufsicht, die eine obere Oberfläche der zweiten Halbleiterschicht L2, welche die erste Halbleiterschicht L1 der Speichereinrichtung 100 kontaktiert, gemäß einer beispielhaften Ausführungsform des erfindungsgemäßen Konzepts veranschaulicht. Die 5C ist eine Draufsicht, die eine obere Oberfläche der ersten Halbleiterschicht L1, welche die Draufsicht der 5B überlappt, gemäß einer beispielhaften Ausführungsform des erfindungsgemäßen Konzepts veranschaulicht. In den 5A bis 5C sind die erste und zweite Halbleiterschicht L1 und L2 zur Vereinfachung der Erklärung in der dritten Richtung voneinander beabstandet. Allerdings kontaktieren eine untere Oberfläche der ersten Halbleiterschicht L1 und die obere Oberfläche der zweiten Halbleiterschicht L2 einander tatsächlich, wie in der 2 gezeigt wird.
  • Mit Bezug auf die 5A bis 5C: der erste und zweite Zeilendecodierer 132 und 134 können in einer Richtung verlaufen (z. B. der zweiten Richtung, in der die Wortleitungen WL angeordnet sind), senkrecht zu einer Richtung, in der die Wortleitungen WL verlaufen. Zusätzlich können der erste und zweite Seitenpuffer 142 und 144 in einer Richtung verlaufen (z. B. der ersten Richtung, in der die Bitleitungen BL angeordnet sind), senkrecht zu den Bitleitungen BL. Mit anderen Worten: in der Speichereinrichtung 100 mit einer COP-Struktur können der Zeilendecodierer 130 (siehe 1) und der Seitenpuffer 140 (siehe 1) in zwei oder mehr Teile aufgeteilt und angeordnet sein, wie in den 5A und 5B gezeigt wird, um die Fläche des Zeilendecodierers 130 und des Seitenpuffers 140, die das Speicherzellen-Array 110 (Siehe 1) der ersten Halbleiterschicht L1 in der dritten Richtung überlappen, zu vergrößern.
  • Mit Bezug auf die 5B: die zweite Halbleiterschicht L2 kann durch eine erste virtuelle Linie X0-X0' in der ersten Richtung parallel zu den Wortleitungen WL und eine zweite virtuelle Linie Y0-Y0' in der zweiten Richtung parallel zu den Bitleitungen BL in das erste bis vierte Gebiet R1 bis R4 aufgeteilt sein. Zum Beispiel können die erste virtuelle Linie X0-X0' und die zweite virtuelle Linie Y0-Y0' das Speicherzellen-Array 110 (siehe 1), das sich auf der ersten Halbleiterschicht L1 befindet, in der dritten Richtung überlappen. Mit anderen Worten: wenigstens ein Teil jedes der ersten bis vierten Gebiete R1 bis R4 kann das Speicherzellen-Array 110, das sich auf der ersten Halbleiterschicht L1 befindet, in der dritten Richtung überlappen.
  • Der erste und zweite Zeilendecodierer 132 und 134 können sich jeweils im zweiten und dritten Gebiet R2 und R3 befinden, und der erste und zweite Seitenpuffer 142 und 144 können sich jeweils im ersten und vierten Gebiet R1 und R4 befinden. Obwohl das erste bis vierte Gebiet R1 bis R4 in der vorliegenden Ausführungsform die gleiche Fläche aufweisen, ist das erfindungsgemäße Konzept nicht darauf beschränkt.
  • Mit Bezug auf die 5C: das Speicherzellen-Array 110 kann sich auf der ersten Halbleiterschicht L1 befinden, und das Speicherzellen-Array 110 kann eine erste vertikale Struktur VS_1 und eine zweite vertikale Struktur VS_2 umfassen. Wie in der 5C gezeigt wird, kann das Speicherzellen-Array 110 mehrere Speicherblöcke umfassen, z. B. den ersten bis zwölften Speicherblock BLK1 bis BLK12, die als die erste und zweite vertikale Struktur VS_1 und VS_2 ausgebildet sind. Der erste bis zwölfte Speicherblock BLK1 bis BLK12 können in der zweiten Richtung angeordnet sein. Obwohl die Anzahl an Speicherblöcken in der vorliegenden Ausführungsform 12 ist, ist das erfindungsgemäße Konzept nicht darauf beschränkt.
  • Wie in der 5C gezeigt wird, kann die erste vertikale Struktur VS_1 mehrere erste Teilblöcke SB_1 bis SB_4 und mehrere erste Verbindungslochflächen VA_1 bis VA_2 umfassen. Zusätzlich kann die zweite vertikale Struktur VS_2 mehrere zweite Teilblöcke SB_5 bis SB_8 und mehrere zweite Verbindungslochflächen VA_3 und VA_4 umfassen. Das erfindungsgemäße Konzept ist nicht auf die Anzahl an ersten und zweiten Teilblöcken und die Anzahl an ersten und zweiten Verbindungslochflächen beschränkt, die in der vorliegenden Ausführungsform veranschaulicht werden.
  • In den ersten Verbindungslochflächen VA_1 und VA_2 können zum Beispiel eines oder mehrere erste Durchgangsverbindungslöcher ausgebildet sein, die jeweils durch die erste vertikale Struktur VS_1 laufen und mit dem ersten Seitenpuffer 142 verbunden sind. In den zweiten Verbindungslochflächen VA_3 und VA_4 können zusätzlich eines oder mehrere zweite Durchgangsverbindungslöcher ausgebildet sein, die jeweils durch die zweite vertikale Struktur VS_2 laufen und mit dem zweiten Seitenpuffer 144 verbunden sind.
  • In einer beispielhaften Ausführungsform des erfindungsgemäßen Konzepts kann wenigstens einer der ersten Teilblöcke SB_1 bis SB_4 elektrisch mit dem zweiten Zeilendecodierer 134 verbunden sein. Zusätzlich kann wenigstens einer der zweiten Teilblöcke SB_5 bis SB_8 elektrisch mit dem ersten Zeilendecodierer 132 verbunden sein.
  • In einer beispielhaften Ausführungsform des erfindungsgemäßen Konzepts können wenigstens Teile der ersten Teilblöcke SB_1 und SB_2 die zweite Verbindungslochfläche VA_3 in der ersten Richtung überlappen. Wenn wenigstens Teile der ersten Teilblöcke SB_1 und SB_2 die zweite Verbindungslochfläche VA_3 überlappen, kann die zweite Verbindungslochfläche VA_3 wenigstens Teile der ersten Teilblöcke SB_1 und SB_2 überlappen. Zusätzlich können wenigstens Teile der ersten Teilblöcke SB_3 und SB_4 die zweite Verbindungslochfläche VA_4 in der ersten Richtung überlappen.
  • In einer beispielhaften Ausführungsform des erfindungsgemäßen Konzepts können wenigstens Teile der zweiten Teilblöcke SB_5 und SB_6 die erste Verbindungslochfläche VA_1 in der ersten Richtung überlappen. Zusätzlich können wenigstens Teile der zweiten Teilblöcke SB_7 und SB_8 die erste Verbindungslochfläche VA_2 in der ersten Richtung überlappen.
  • Die 6 ist eine Querschnittsansicht der Speichereinrichtung 100 gemäß einer beispielhaften Ausführungsform des erfindungsgemäßen Konzepts. Die 6 ist zum Beispiel eine Querschnittsansicht, die entlang der Linie VI-VI' der 5C aufgenommen ist, die Ausgestaltungen der ersten und zweiten Halbleiterschicht L1 und L2 veranschaulicht. Die 6 ist zum Beispiel eine Querschnittsansicht des ersten Speicherblocks BLK1, der auf der ersten Halbleiterschicht L1 und der zweiten Halbleiterschicht L2 bereitgestellt ist, die den ersten Speicherblock BLK1 überlappen.
  • Mit Bezug auf die 6: die zweite Halbleiterschicht L2 kann ein unteres Substrat L_SUB und den zweiten Zeilendecodierer 134 und den zweiten Seitenpuffer 144, die auf dem unteren Substrat ausgebildet sind, umfassen. Zusätzlich kann die zweite Halbleiterschicht L2 mehrere erste untere Kontakte LMC1, die elektrisch mit dem zweiten Zeilendecodierer 134 verbunden sind, eine erste untere leitfähige Leitung PM1, die elektrisch mit den mehreren ersten unteren Kontakten LMC1 verbunden ist, und eine untere Isolierschicht IL1, welche die mehreren ersten unteren Kontakte LMC1 und die erste untere leitfähige Leitung PM1 abdeckt, umfassen. Zum Beispiel kann das untere Substrat L_SUB ein Halbleitersubstrat sein, das ein Halbleitermaterial enthält, wie zum Beispiel Einkristall-Silicium oder Einkristall-Germanium, und kann aus einem Silicium-Wafer hergestellt sein.
  • Der zweite Zeilendecodierer 134 und der zweite Seitenpuffer 144 können auf Abschnitten des unteren Substrats L_SUB ausgebildet sein. Mit anderen Worten: der zweite Zeilendecodierer 134 und/oder der zweite Seitenpuffer 144 können durch Ausbilden von mehreren Transistoren auf dem unteren Substrat L_SUB ausgebildet sein.
  • Die erste Halbleiterschicht L1 kann ein erstes oberes Substrat U_SUB_1, ein zweites oberes Substrat U_SUB_2, die erste vertikale Struktur VS_1, die sich auf dem ersten oberen Substrat U_SUB_1 befindet, und die zweite vertikale Struktur VS_2, die sich auf dem zweiten oberen Substrat U_SUB_2 befindet, umfassen. Zusätzlich kann die erste Halbleiterschicht L1 mehrere erste obere Kontakte UMC1, mehrere erste Bitleitungen BL1, mehrere erste Kantenkontakte EC1 und mehrere erste obere leitfähige Leitungen UPM1, die elektrisch mit der ersten vertikalen Struktur VS_1 verbunden sind, umfassen. Zusätzlich kann die erste Halbleiterschicht L1 mehrere zweite obere Kontakte UMC2, mehrere zweite Bitleitungen BL2, mehrere zweite Kantenkontakte EC2 und mehrere zweite obere leitfähige Leitungen UPM2, die elektrisch mit der zweiten vertikalen Struktur VS_2 verbunden sind, umfassen. Zusätzlich kann die erste Halbleiterschicht L1 eine obere Isolierschicht IL2 umfassen, welche die erste und zweite vertikale Struktur VS_1 und VS_2 und verschiedene leitfähige Leitungen abdeckt.
  • Das erste und zweite obere Substrat U_SUB_1 und U_SUB_2 können Stützschichten sein, die jeweils die erste und zweite Gate-Leitungsschicht GS_1 und GS_2 stützen. Das erste und zweite obere Substrat U_SUB_1 und U_SUB_2 können zum Beispiel Basissubstrate sein.
  • Jedes vom ersten und zweiten oberen Substrat U_SUB_1 und U_SUB_2 kann ein Polysiliciumfilm sein, der mit Störstellen eines ersten Leitungstyps (z. B. eines p-Typs) dotiert ist. Jedes vom ersten und zweiten oberen Substrat U_SUB_1 und U_SUB_2 kann ein Bulk-Silicium-Substrat, ein SOI-Substrat, ein Germanium-Substrat, ein GOI-Substrat, ein Silicium-Germanium-Substrat oder ein Substrat eines epitaktischen Dünnfilms, der durch Durchführen von SEG gewonnen wird, sein. Jedes vom ersten und zweiten oberen Substrat U_SUB_1 und U_SUB_2 kann ein Halbleitermaterial enthalten. Zum Beispiel kann jedes vom ersten und zweiten oberen Substrat U_SUB_1 und U_SUB_2 Si, Ge, SiGe, GaAS, InGaAs, AlGaAs oder eine Kombination daraus enthalten.
  • Die erste vertikale Struktur VS_1 kann die ersten Gate-Leitungsschichten GS_1, die sich auf dem ersten oberen Substrat U_SUB_1 befinden, und mehrere Säulen P1, die durch die erste Gate-Leitungsschichten GS_1 laufen und in der dritten Richtung auf einer oberen Oberfläche des ersten oberen Substrats U_SUB_1 verlaufen, umfassen. Die ersten Gate-Leitungsschichten GS_1 können eine Masseauswahlleitung GSL_1, Wortleitungen WL1_1 bis WL4_1 und eine Strangauswahlleitung SSL_1 umfassen. Die Masseauswahlleitung GSL_1, die Wortleitungen WL1_1 bis WL4_1 und die Strangauswahlleitung SSL_1 können sequentiell auf dem ersten oberen Substrat U_SUB_1 ausgebildet sein, und eine Isolierschicht 52 kann sich unter oder über jeder der ersten Gate-Leitungsschichten GS_1 befinden. Da die erste und zweite vertikale Struktur VS_1 und VS_2 in der Querschnittsansicht, die entlang der Linie VI-VI' des ersten Speicherblocks BLK1 der 6 aufgenommen ist, entsprechende Ausgestaltungen aufweisen, wird möglicherweise keine wiederholte Erklärung von Elementen der zweiten vertikalen Struktur VS_2 gegeben, die denen der ersten vertikalen Struktur VS_1 entsprechen.
  • Die zweite vertikale Struktur VS_2 kann mehrere Säulen P2 umfassen, die durch die zweiten Gate-Leitungsschichten GS_2 verlaufen. Jede der Säulen P2 kann eine Oberflächenschicht S2 und eine Innenseite I2 umfassen. Die zweiten Gate-Leitungsschichten GS_2 können eine Masseauswahlleitung GSL_2, Wortleitungen WL1_2 bis WL4_2 und eine Strangauswahlleitung SSL 2 umfassen. Eine Isolierschicht 62 kann sich unter oder über jeder der zweiten Gate-Leitungsschichten GS_2 befinden.
  • Zusätzlich ist, obwohl in der vorliegenden Ausführungsform vier Wortleitungen in der ersten vertikalen Struktur VS_1 ausgebildet sind, das erfindungsgemäße Konzept nicht darauf beschränkt. Zum Beispiel kann eine Vielzahl von Wortleitungen zwischen der Masseauswahlleitung GSL_1 und der Strangauswahlleitung SSL_1 in einer vertikalen Richtung (z. B. der dritten Richtung) senkrecht zum ersten oberen Substrat U_SUB_1 geschichtet sein, und die Isolierschicht 52 kann sich zwischen benachbarten Wortleitungen befinden. Zusätzlich können zwei oder mehr Masseauswahlleitungen GSL_1 und zwei oder mehr Strangauswahlleitungen SSL_1 in der vertikalen Richtung geschichtet sein.
  • Jede der mehreren Säulen P1 kann eine Oberflächenschicht S1 und eine Innenseite I1 umfassen. Zum Beispiel kann die Oberflächenschicht S1 jeder der Säulen P1 ein Siliciummaterial, das mit Störstellen dotiert ist, oder ein Siliciummaterial, das nicht mit Störstellen dotiert ist, enthalten. Die Oberflächenschicht S1 kann zum Beispiel als ein Kanalgebiet fungieren. Die Oberflächenschicht S1 kann so ausgebildet sein, dass sie eine Becherform (oder eine zylindrische Form mit einer geschlossenen Unterseite) aufweist, die in der dritten Richtung verläuft. Eine Innenseite I1 jeder der Säulen P1 kann ein Isoliermaterial, wie zum Beispiel Siliciumoxid, oder einen Luftspalt enthalten.
  • Zum Beispiel können die Masseauswahlleitung GSL_1 und ein Abschnitt der Oberflächenschicht S1, der benachbart zur Masseauswahlleitung GSL_1 ist, den Masseauswahltransistor GST bilden (siehe 4). Zusätzlich können die Wortleitungen WL1_1 bis WL4_1 und ein Abschnitt der Oberflächenschicht S1, der benachbart zu den Wortleitungen WL1_1 bis WL4_1 ist, die Speicherzellentransistoren MC1 bis MC8 bilden (siehe 4). Zusätzlich können die Strangauswahlleitung SSL_1 und ein Abschnitt der Oberflächenschicht S1, der benachbart zur Strangauswahlleitung SSL_1 ist, den Strangauswahltransistor SST bilden (siehe 4).
  • Ein Drain-Gebiet DR1 kann auf der Säule P1 ausgebildet sein. Ein Drain-Gebiet DR2 kann auf der Säule P2 ausgebildet sein. Zum Beispiel kann das Drain-Gebiet DR1 ein Siliciummaterial enthalten, das mit Störstellen dotiert ist. Das Drain-Gebiet DR1 kann eine Kanalkontaktfläche sein. Zum Beispiel kann das Drain-Gebiet DR1 elektrisch über den ersten oberen Kontakt UMC1 mit der ersten Bitleitung BL1 verbunden sein.
  • Ein Ätzstoppfilm 53 kann auf einer Seitenwandung des Drain-Gebiets DR1 ausgebildet sein. Ein Ätzstoppfilm 63 kann auf einer Seitenwandung des Drain-Gebiets DR2 ausgebildet sein. Eine obere Oberfläche des Ätzstoppfilms 53 kann auf dem gleichen Niveau wie eine obere Oberfläche des Drain-Gebiets DR1 ausgebildet sein. Der Ätzstoppfilm 53 kann ein Isoliermaterial enthalten, wie zum Beispiel Siliciumnitrid oder Siliciumoxid.
  • Die erste vertikale Struktur VS_1 kann ein Kantengebiet EG1 umfassen. Die zweite vertikale Struktur VS_2 kann ein Kantengebiet EG2 umfassen. Wie in der 6 gezeigt wird, kann ein Querschnitt des Kantengebiets EG1 eine gestufte Kontaktflächenstruktur ausbilden. Die gestufte Kontaktflächenstruktur kann als eine „Wortleitungskontaktfläche“ bezeichnet werden. Die mehreren ersten Kantenkontakte EC1 können mit dem Kantengebiet EG1 verbunden sein, und ein elektrisches Signal kann über die ersten Kantenkontakte EC1 aus einer Peripherieschaltung, wie zum Beispiel dem zweiten Zeilendecodierer 134, angelegt werden. Zum Beispiel kann ein Kontaktsteckverbinder MCP1, der durch die erste vertikale Struktur VS_1, das erste obere Substrat U_SUB_1 und einen Teil der zweiten Halbleiterschicht L2 läuft, eine mit der ersten unteren leitfähigen Leitung PM1 verbundene Seite und die andere mit dem Kantengebiet EG1 über die ersten oberen leitfähigen Leitungen UPM1 elektrisch verbundene Seite aufweisen. Wenigstens einige der ersten Kantenkontakte EC1 können durch Teile der ersten und zweiten Halbleiterschicht L1 und L2 in der dritten Richtung zwischen dem ersten und dem zweiten oberen Substrat U_SUB_1 und U_SUB_2 laufen und können eine Seite aufweisen, die mit einem Kontaktsteckverbinder elektrisch verbunden ist, der mit der unteren leitfähigen Leitung (z. B. PM1) verbunden ist. Der Kontaktsteckverbinder MCP1 kann ein Isolierfilmmuster IP1 und ein leitfähiges Muster MP1 aufweisen.
  • Ein Kontaktsteckverbinder MCP2, der durch die zweite vertikale Struktur VS_2, das zweite obere Substrat U_SUB_2 und einen Teil der zweiten Halbleiterschicht L2 läuft, kann eine mit der ersten unteren leitfähigen Leitung PM1 verbundene Seite und die andere mit dem Kantengebiet EG2 über die zweiten oberen leitfähigen Leitungen UPM2 elektrisch verbundene Seite aufweisen. Der Kontaktsteckverbinder MCP2 kann ein Isolierfilmmuster IP2 und ein leitfähiges Muster MP2 aufweisen.
  • Die 7 ist eine Querschnittsansicht der Speichereinrichtung 100 gemäß einer beispielhaften Ausführungsform des erfindungsgemäßen Konzepts. Die 7 ist zum Beispiel eine Querschnittsansicht, die entlang der Linie VII-VII' der 5C aufgenommen ist, die Ausgestaltungen der ersten und zweiten Halbleiterschicht L1 und L2 veranschaulicht. Die 7 ist zum Beispiel eine Querschnittsansicht, die den ersten Teilblock SB_1 und die zweite Verbindungslochfläche VA_3, die auf der ersten Halbleiterschicht L1 bereitgestellt sind, und die zweite Halbleiterschicht L2, die den ersten Teilblock SB_1 und die zweite Verbindungslochfläche VA_3 überlappt, veranschaulicht. Eine wiederholte Erklärung der gleichen Elemente in der 6 wird möglicherweise in der 7 nicht gegeben.
  • Mit Bezug auf die 7: mehrere Durchgangsverbindungslöcher THV, die durch die zweite vertikale Struktur VS_2, das zweite obere Substrat U_SUB_2 und einen Teil der zweiten Halbleiterschicht L2 laufen, können im zweiten Verbindungslochgebiet VA_3 ausgebildet sein. Jedes der Durchgangsverbindungslöcher THV kann ein Isolierfilmmuster IP3 und ein leitfähiges Muster MP3 aufweisen. Wie in der 7 gezeigt wird, kann jedes der Durchgangsverbindungslöcher THV den zweiten Seitenpuffer 144 und den zweiten oberen Kontakt UMC2 elektrisch verbinden. Der zweite obere Kontakt UMC2 kann mit der zweiten Bitleitung BL2 verbunden sein. Mit anderen Worten: die zweiten Bitleitungen BL2 können über die mehreren Durchgangsverbindungslöcher THV, die in der zweiten Verbindungslochfläche VA_3 ausgebildet sind, elektrisch mit dem zweiten Seitenpuffer 144 verbunden sein, der auf der zweiten Halbleiterschicht L2 ausgebildet ist.
  • Die mehreren Durchgangsverbindungslöcher THV können mit dem zweiten Seitenpuffer 144 über zweite und dritte untere leitfähige Leitung PM2 und PM3 verbunden sein. Die zweite und dritte leitfähige Leitung PM2 und PM3 können mit dem zweiten Seitenpuffer 144 zum Beispiel über die zweiten unteren Kontakte LMC2 verbunden sein.
  • In einer beispielhaften Ausführungsform des erfindungsgemäßen Konzepts werden leitfähige Muster, wie zum Beispiel Kontakte, möglicherweise nicht im Kantengebiet EG_V der zweiten Verbindungslochfläche VA_3 ausgebildet. In einer beispielhaften Ausführungsform des erfindungsgemäßen Konzepts können zusätzliche leitfähige Platzhaltermuster im Kantengebiet EG_V ausgebildet sein.
  • Der erste Teilblock SB_1 kann wenigstens einen Teil der zweiten Verbindungslochfläche VA_3 in der ersten Richtung überlappen. In einer beispielhaften Ausführungsform des erfindungsgemäßen Konzepts kann der erste Teilblock SB_1 mehrere Säulen P1 umfassen, die durch die ersten Gate-Leitungsschichten GS_1 laufen und in der dritten Richtung auf einer oberen Oberfläche des ersten oberen Substrats U_SUB_1 verlaufen. Zusätzlich können mehrere Kantenkontakte EC_S mit einem Kantengebiet EG_S des ersten Teilblocks SB_1 verbunden sein. Ein elektrisches Signal kann aus einer Peripherieschaltung, wie zum Beispiel dem zweiten Zeilendecodierer 134, über die mehreren Kantenkontakte EC_S angelegt werden. Zum Beispiel kann der erste Teilblock SB_1 mehrere Stränge umfassen, die mehrere Speicherzellen umfassen, und kann als ein Speicherteilblock fungieren.
  • Da die Speichereinrichtung 100 gemäß einer beispielhaften Ausführungsform des erfindungsgemäßen Konzepts Teilblöcke umfasst, die eine Verbindungslochfläche überlappen, wo Durchgangsverbindungslöcher in der ersten Richtung ausgebildet sind, kann ein Integrationsgrad erhöht sein. Da die Teilblöcke als Reserveblöcke fungieren können, kann zusätzlich die Anzahl an zusätzlichen Reserveblöcken reduziert sein. Dementsprechend kann eine Chipgröße der Speichereinrichtung 100 reduziert sein.
  • Die 8A und 8B sind Ansichten, um einen Betrieb einer Speichereinrichtung, die einen Teilblock umfasst, gemäß einer beispielhaften Ausführungsform des erfindungsgemäßen Konzepts zu erklären.
  • Mit Bezug auf die 8A: auf den ersten Speicherblock BLK1 von den ersten bis zwölften Speicherblöcken BLK1 bis BLK12 kann als ein ausgewählter Speicherblock SLT_BLK zugegriffen werden. Auf den ausgewählten Speicherblock SLT_BLK kann zum Beispiel vom Zeilendecodierer 130 (siehe 1) und vom Seitenpuffer 140 (siehe 1) zugegriffen werden. Zum Beispiel kann die Speichereinrichtung 100 (siehe 1) in einem Normalbetrieb eine Zugriffsoperation in Einheiten von Speicherblöcken durchführen.
  • In einer beispielhaften Ausführungsform des erfindungsgemäßen Konzepts kann auf jeden der Teilblöcke SB_1 bis SB_8 unabhängig zugegriffen werden. Zum Beispiel kann auf die Teilblöcke SB_1 bis SB_8 durch den Zeilendecodierer 130 (siehe 1) und den Seitenpuffer 140 (siehe 1) unter der Steuerung der Steuerlogikschaltung 120 (siehe 1) zugegriffen werden. Zum Beispiel kann auf den ersten Teilblock SB_1 als einem ausgewählten Teilblock SLT_SB zugegriffen werden. In einer beispielhaften Ausführungsform des erfindungsgemäßen Konzepts kann auf jeden der Teilblöcke SB_1 bis SB_8 als ausgewählte Teilblöcke SLT_SB unabhängig zugegriffen werden, und verschiedene Speicheroperationen, wie zum Beispiel eine Programmieroperation, eine Löschoperation und eine Leseoperation können durchgeführt werden.
  • Mit Bezug auf die 8B: auf zwei Teilblöcke SB_1 und SB_8 von den Teilblöcken SB_1 bis SB_8 kann als die ausgewählten Teilblöcke SLT_SB zeitgleich zugegriffen werden. Zum Beispiel können der Zeilendecodierer 130 (Siehe 1) und der Seitenpuffer 140 (siehe 1) zeitgleich auf einen der ersten Teilblöcke SB_1 bis SB_4 und einen der zweiten Teilblöcke SB_5 bis SB_8 unter der Steuerung der Steuerlogikschaltung 120 (Siehe 1) zugreifen. Zum Beispiel kann auf die Teilblöcke SB_1 und SB_8, auf die zeitgleich als die ausgewählten Teilblöcke SLT_SB zugegriffen worden ist, als Speicherblöcke mit der gleichen Speichergröße wie die des ausgewählten Speicherblocks SLT_BLK zugegriffen werden. In diesem Fall können verschiedene Speicheroperationen, wie zum Beispiel eine Programmieroperation, eine Löschoperation und eine Leseoperation, auf den ausgewählten Teilblöcken SLT_SB durchgeführt werden. In einer beispielhaften Ausführungsform des erfindungsgemäßen Konzepts können die Teilblöcke SB_1 bis SB_8 als Reserveblöcke für den ersten bis zwölften Speicherblock BLK1 bis BLK12 fungieren.
  • Die 9 ist eine Tabelle, um eine Verwendung eines Teilblocks gemäß einer beispielhaften Ausführungsform des erfindungsgemäßen Konzepts zu erklären. Die Tabelle der 9 zeigt zum Beispiel einen Datentyp, der in den Teilblöcken SB_1 bis SB_8 (siehe 8A) gespeichert ist, und die Anzahl der Teilblöcke SB_1 bis SB_8, in denen jeweils Daten gespeichert werden, wenn die Teilblöcke SB_1 bis SB_8 als Reserveblöcke fungieren. In der Tabelle können L, M, N, P und Q, die natürliche Zahlen gleich oder größer als 1 sind, die gleichen sein oder sich voneinander unterscheiden.
  • Mit Bezug auf die 9: wenn die Teilblöcke SB_1 bis SB_8 (siehe 8A) als Reserveblöcke für die ersten bis zwölften Speicherblöcke BLK1 bis BLK12 (siehe 8A) fungieren, kann wenigstens eines von Folgenden, Firmware- (F/W-) Daten, Debug-Daten, Sicherheitsdaten, Metadaten und Garbage Collection (GC-) Daten, in jedem der Teilblöcke SB_1 bis SB_8 (siehe 8A) gespeichert werden. Allerdings ist das erfindungsgemäße Konzept nicht darauf beschränkt, und verschiedene andere Datenelemente können in den Teilblöcken SB_1 bis SB_8 (siehe 8A) gespeichert werden.
  • Die in den Teilblöcken SB_1 bis SB_8 (siehe 8A) gespeicherten Daten können relativ klein sein. Zum Beispiel können die in den Teilblöcken SB_1 bis SB_8 (siehe 8A) gespeicherten Daten Daten sein, die gemäß der Anzahl an Blöcken gespeichert werden. Zum Beispiel können die F/W-Daten in L Speicherblöcken gespeichert werden, und die Debug-Daten können in M Speicherblöcken gespeichert werden. Die Sicherheitsdaten können in N Speicherblöcken gespeichert werden, die Metadaten können in P Speicherblöcken gespeichert werden, und die GC-Daten können in Q Speicherblöcken gespeichert werden.
  • Wenn die Teilblöcke SB_1 bis SB_8 (siehe 8A) als Reserveblöcke fungieren, kann in einer beispielhaften Ausführungsform des erfindungsgemäßen Konzepts, da die Daten in den Teilblöcken SB_1 bis SB_8 (siehe 8A) gespeichert sind, die Anzahl an zusätzlichen Reserveblöcken reduziert sein. Dementsprechend kann eine Speicher-Chip-Größe reduziert sein.
  • Die 10A ist eine Ansicht, die einen Teilblock gemäß einer beispielhaften Ausführungsform des erfindungsgemäßen Konzepts veranschaulicht. Die 10B ist ein Blockdiagramm, das verschiedene Peripherieschaltungen, die elektrisch mit dem Teilblock der 10A verbunden sind, gemäß einer beispielhaften Ausführungsform des erfindungsgemäßen Konzepts veranschaulicht.
  • Mit Bezug auf die 10A: mehrere Kontakte MCPa können in den Teilblöcken SB_1a und SB_2a ausgebildet sein. Zum Beispiel können die Teilblöcke SB_1a und SB_2a Gate-Leitungsschichten (z. B. GS_1 der 7) umfassen, und die mehreren Kontakte MCPa können durch die Gate-Leitungsschichten laufen und voneinander beabstandet sein.
  • In einer beispielhaften Ausführungsform des erfindungsgemäßen Konzepts können wenigstens einige der mehreren Kontakte MCPa mit wenigstens einer von mehreren Peripherieschaltungen, die in der Speichereinrichtung 100 (siehe 1) enthalten sind, verbunden sein und als ein Kondensator fungieren. Zum Beispiel kann der Kontakt MCPa eine obere Elektrode oder eine untere Elektrode eines Kondensators bilden.
  • Mit Bezug auf die 10B: eine Peripherieschaltung 150 verwendet wenigstens einige der Kontakte MCPa der 10A als einen Kondensator. Wie in der 10B gezeigt wird, kann die Peripherieschaltung 150 eine Spaltenlogik 151, einen internen Spannungsgenerator 152_1, einen Hochspannungsgenerator 152_2, einen Vordecodierer 153, einen Temperatursensor 154, einen Befehlsdecodierer 155, einen Adressdecodierer 156, einen Bewegungszonen-Controller 157, einen Scheduler 158 und eine Test-/Messschaltung 159 umfassen. Die Elemente der Peripherieschaltung 150 der 10B sind beispielhaft, und die Peripherieschaltung 150 gemäß einer beispielhaften Ausführungsform des erfindungsgemäßen Konzepts kann Elemente umfassen, die nicht in der 10B veranschaulicht sind, und kann andere Elemente als die in der 10B veranschaulichten umfassen. Die 10B wird unter Bezugnahme auf die 1 beschrieben.
  • Die Spaltenlogik 151 kann ein Signal zum Ansteuern des Seitenpuffers 140 erzeugen. Der Vordecodierer 153 kann ein Signal erzeugen, um ein Timing eines Signals zum Ansteuern des Zeilendecodierers 130 zu erzeugen. Der interne Spannungsgenerator 152_1 kann Spannungen erzeugen, die in der Speichereinrichtung 100 verwendet werden, zum Beispiel Spannungen, die an Wortleitungen und Bitleitungen angelegt werden, Referenzspannungen und Leistungsversorgungsspannungen. Der Hochspannungsgenerator 152_2 kann eine Ladungspumpe und einen Regler umfassen und kann Hochspannungen erzeugen, die zum Programmieren oder Löschen von Speicherzellen des Speicherzellen-Arrays 110 verwendet werden. Der Temperatursensor 154 kann eine Temperatur der Speichereinrichtung 100 erfassen und ein Signal entsprechend der erfassten Temperatur ausgeben.
  • Der Befehlsdecodierer 155 kann einen Befehl CMD, der von außerhalb der Speichereinrichtung 100 empfangen wird, setzend speichern und decodieren und kann einen Betriebsmodus der Speichereinrichtung 100 gemäß dem decodierten Befehl CMD einstellen. Der Adressdecodierer 156 kann ein Adresssignal ADDR, das von außerhalb der Speichereinrichtung 100 empfangen wird, setzend speichern und decodieren und kann einen Speicherblock aktivieren, der gemäß der decodierten Adresse ADDR ausgewählt ist. Der Bewegungszonen-Controller 157 kann eine Operation steuern, verschiedene Spannungen an Stränge, z. B. NAND-Stränge, die im Speicherzellen-Array 110 enthalten sind, anzulegen. Der Scheduler 158 kann einen Prozessor oder einen Zustandsautomaten umfassen und kann mehrere Steuersignale zu geeigneten Zeitpunkten gemäß dem durch den Befehl CMD eingestellten Betriebsmodus erzeugen.
  • Die Test-/Messschaltung 159 kann Eigenschaften der Speichereinrichtung 100 testen oder messen, um Informationen zu den Eigenschaften der Speichereinrichtung 100 in einem Prozess zur Herstellung der Speichereinrichtung 100 bereitzustellen. Zusätzlich kann die Test-/Messschaltung 159 gemäß dem Befehl CMD arbeiten, der von außerhalb der Speichereinrichtung 100 empfangen wird. Des Weiteren kann ein System, das die Speichereinrichtung 100 umfasst, die Test-/Messschaltung 159 verwenden, um Informationen über die Eigenschaften der Speichereinrichtung 100 zu Beginn einer Operation zu ermitteln.
  • In einer beispielhaften Ausführungsform des erfindungsgemäßen Konzepts können sich Schaltungen, die Elementen der Peripherieschaltung 150 der 10B entsprechen, auf der zweiten Halbleiterschicht L2 der 2 oder der 5A zusammen mit dem Zeilendecodierer 130 und dem Seitenpuffer 140 der 1 befinden.
  • Die 11 ist eine Querschnittsansicht, die einen Teilblock gemäß einer beispielhaften Ausführungsform des erfindungsgemäßen Konzepts veranschaulicht.
  • Eine Ausgestaltung eines ersten Teilblocks SB_1b der 11 ist ähnlich einer Ausgestaltung des ersten Teilblocks SB_1, der unter Bezugnahme auf die 5C und 7 beschrieben wurde. Allerdings sind Säulen (z. B. P1 der 7), die durch die Gate-Leitungsschichten GS_1b laufen, in der vorliegenden Ausführungsform möglicherweise nicht im ersten Teilblock SB_1b ausgebildet, und die Gate-Leitungsschichten GS_1b und die Isolierschichten 52b können als ein Kondensator fungieren. Zum Beispiel können die Gate-Leitungsschichten GS_1b beide Elektroden des Kondensators bilden, und die Isolierschicht 52b kann eine dielektrische Schicht des Kondensators bilden. In einer beispielhaften Ausführungsform des erfindungsgemäßen Konzepts kann der erste Teilblock SB_1b mit einer Peripherieschaltung (z. B. 150 der 10B) über obere leitfähige Leitungen UPM11 und UPM12 und mehrere Kontakte, welche die oberen leitfähigen Leitungen UPM11 und UPM12 mit dem ersten Teilblock SB_1b verbinden, verbunden sein.
  • Die Gate-Leitungsschichten GS_1b können eine Masseauswahlleitung GSL_1b, Wortleitungen WL1_1b bis WL4_1b und eine Strangauswahlleitung SSL_1b auf einem oberen Substrat U_SUB_1b umfassen. Ein Ätzstoppfilm 53b kann zum Beispiel auf einer obersten Isolierschicht 52b angeordnet sein.
  • Die 12 ist eine Querschnittsansicht, die einen Teilblock gemäß einer beispielhaften Ausführungsform des erfindungsgemäßen Konzepts veranschaulicht.
  • Eine Ausgestaltung eines ersten Teilblocks SB _1c der 12 ist ähnlich einer Ausgestaltung des ersten Teilblocks SB_1, der unter Bezugnahme auf die 5C und 7 beschrieben wurde. Allerdings sind Säulen (z. B. P1 der 7), die durch die Gate-Leitungsschichten GS_1c laufen, in der vorliegenden Ausführungsform möglicherweise nicht im ersten Teilblock SB_1c ausgebildet, und die Gate-Leitungsschichten GS_1c können als Widerstandselemente fungieren. Wenn zum Beispiel die Gate-Leitungsschichten GS_1c über Kontakte und obere leitfähige Leitungen UPM21 bis UPM27 elektrisch verbunden sind, wie in der 12 gezeigt wird, können leitfähige Schichten der Gate-Leitungsschichten GS_1c Widerstandselemente bilden, die in Reihe verbunden sind. In einer beispielhaften Ausführungsform des erfindungsgemäßen Konzepts kann der erste Teilblock SB_1c mit einer Peripherieschaltung (z. B. 150 der 10B) über die oberen leitfähigen Leitungen UPM21 und UPM27 und mehrere Kontakte, die den ersten Teilblock SB_1c und die oberen leitfähigen Leitungen UPM21 und UPM27 elektrisch verbinden, verbunden sein.
  • Die Gate-Leitungsschichten GS_1c können eine Masseauswahlleitung GSL_1c, Wortleitungen WL1_1c bis WL4_1c und eine Strangauswahlleitung SSL_1c auf einem oberen Substrat U_SUB_1c umfassen. Ein Ätzstoppfilm 53c kann zum Beispiel auf einer obersten Isolierschicht 52c angeordnet sein.
  • Die 13 ist eine Draufsicht, die eine obere Oberfläche einer Halbleiterschicht gemäß einer beispielhaften Ausführungsform des erfindungsgemäßen Konzepts veranschaulicht.
  • Eine Ausgestaltung einer oberen Oberfläche einer ersten Halbleiterschicht L1d der 13 ist ähnlich einer Ausgestaltung einer oberen Oberfläche der ersten Halbleiterschicht L1, die unter Bezugnahme auf die 5C beschrieben wurde. Allerdings kann eine zweite vertikale Struktur VS_2d in der vorliegenden Ausführungsform mehrere zweite Verbindungslochflächen VA_3d bis VA_6d umfassen, und erste Verbindungslochflächen VA_1d und VA_2d, die in einer ersten vertikalen Struktur VS_1d enthalten sind, können die zweiten Verbindungslochflächen VA_5d und VA_6d in der ersten Richtung überlappen. Mit anderen Worten: nur die erste vertikale Struktur VS_1d von der ersten und zweiten vertikalen Struktur VS_1d und VS_2d kann die Teilblöcke SB_1d bis SB_4d umfassen. Das Bezugszeichen Referenznummer 110d in der 13 entspricht einem Speicherzellen-Array.
  • Die 14A ist eine Draufsicht, die eine obere Oberfläche einer zweiten Halbleiterschicht L2e gemäß einer beispielhaften Ausführungsform des erfindungsgemäßen Konzepts veranschaulicht. Die 14B ist eine Draufsicht, die eine obere Oberfläche einer ersten Halbleiterschicht L1e gemäß einer beispielhaften Ausführungsform des erfindungsgemäßen Konzepts veranschaulicht. Eine widerholte Erklärung der gleichen Elemente in den 5B und 5C wird in den 14A und 14B nicht gegeben.
  • Mit Bezug auf die 14A: die zweite Halbleiterschicht L2e kann durch eine erste virtuelle Linie X1 -X1' in der ersten Richtung und eine zweite virtuelle Linie Y1-Y1' in der zweiten Richtung in das erste bis vierte Gebiet R1e bis R4e aufgeteilt sein. In einer beispielhaften Ausführungsform des erfindungsgemäßen Konzepts können sich Flächen von wenigstens zwei Gebieten vom ersten bis vierten Gebiet R1e bis R4e voneinander unterscheiden. Zum Beispiel können sich Flächen des ersten Gebiets R1e und des vierten Gebiets R4e voneinander unterscheiden. Zusätzlich können sich Flächen des zweiten Gebiets R2e und des dritten Gebiets R3e voneinander unterscheiden.
  • Dementsprechend können sich eine Fläche, die von einem ersten Zeilendecodierer 132e auf der zweiten Halbleiterschicht L2e belegt wird, und eine Fläche, die von einem zweiten Zeilendecodierer 134e auf der zweiten Halbleiterschicht L2e belegt wird, voneinander unterscheiden. Zum Beispiel kann die Fläche, die vom ersten Zeilendecodierer 132e auf der zweiten Halbleiterschicht L2e belegt wird, größer als die Fläche sein, die vom zweiten Zeilendecodierer 134e auf der zweiten Halbleiterschicht L2e belegt wird.
  • Dementsprechend können sich eine Fläche, die vom ersten Seitenpuffer 142e auf der zweiten Halbleiterschicht L2e belegt wird, und eine Fläche, die vom zweiten Seitenpuffer 144e auf der zweiten Halbleiterschicht L2e belegt wird, voneinander unterscheiden. Zum Beispiel kann die Fläche, die vom ersten Seitenpuffer 142e auf der zweiten Halbleiterschicht L2e belegt wird, größer als die Fläche sein, die vom zweiten Seitenpuffer 144e auf der zweiten Halbleiterschicht L2e belegt wird.
  • Mit Bezug auf die 14B: ein Speicherzellen-Array 110 kann sich auf der ersten Halbleiterschicht L1e befinden und kann eine erste vertikale Struktur VS_1e und eine zweite vertikale Struktur VS_2e umfassen. Wie in der 14B gezeigt wird, kann die erste vertikale Struktur VS_1e mehrere erste Teilblöcke SB_1e und SB_2e und mehrere erste Verbindungslochflächen VA_1e bis VA_3e umfassen. Zusätzlich kann die zweite vertikale Struktur VS_2e mehrere zweite Teilblöcke SB_3e bis SB_8e und eine zweite Verbindungslochfläche VA_4e umfassen. Mit anderen Worten: die Anzahl an Teilblöcken und Verbindungslochflächen, die in der ersten vertikalen Struktur VS_1e enthalten sind, kann sich von der Anzahl an Teilblöcken und Verbindungslochflächen unterscheiden, die in der zweiten vertikalen Struktur VS_2e enthalten sind.
  • Die 15 ist ein Blockdiagramm eines Solid-State-Drive- (SSD-) Systems 1000, das eine Speichereinrichtung umfasst, gemäß einer beispielhaften Ausführungsform des erfindungsgemäßen Konzepts.
  • Mit Bezug auf die 15: das SSD-System 1000 kann einen Host 1100 und ein SSD 1200 umfassen. Das SSD 1200 kann ein Signal SIG zum/vom Host 1100 über einen Signalverbinder übertragen/empfangen und kann Leistung PWR über einen Leistungsverbinder empfangen.
  • Das SSD 1200 kann einen SSD-Controller 1210, eine Zusatzleistungsversorgung 1220 und mehrere Speichereinrichtungen 1230, 1240 und 1250 umfassen. Die mehreren Speichereinrichtungen 1230, 1240 und 1250 können jeweils eine geschichtete NAND-Flash-Speichereinrichtung sein und so umgesetzt sein, wie unter Bezugnahme auf die 1 bis 14B beschrieben ist. Dementsprechend kann jede Speichereinrichtung 1230, 1240 und 1250 einen hohen Integrationsgrad aufweisen.
  • Während das erfindungsgemäße Konzept insbesondere in Bezug auf beispielhafte Ausführungsformen davon gezeigt und beschrieben worden ist, werden Fachleute verstehen, dass daran verschiedene Änderungen in Form und Details vorgenommen werden können, ohne vom Schutzbereich des erfindungsgemäßen Konzepts, wie es durch die beigefügten Ansprüche definiert wird, abzuweichen.

Claims (24)

  1. Nichtflüchtige Speichereinrichtung, die Folgendes umfasst: eine erste Halbleiterschicht (L1; L1e), die mehrere Wortleitungen (WL; WL1-WL8; WL1_1-WL4_1; WL1_2-WL4_2; WL1_1b-WL4_1b; WL1_1c-WL4_1c), die in einer ersten Richtung verlaufen, mehrere Bitleitungen (BL; BL1-BL3), die in einer zweiten Richtung verlaufen, ein erstes und zweites oberes Substrat (U_SUB_1, U_SUB_2), die zueinander in der ersten Richtung benachbart sind, und ein Speicherzellen-Array (110) umfasst, wobei das Speicherzellen-Array (110; 110e) eine erste vertikale Struktur (VS_1; VS_1e) auf dem ersten oberen Substrat (U_SUB_1) und eine zweite vertikale Struktur (VS_2; VS_2e) auf dem zweiten oberen Substrat (U_SUB_2) umfasst; und eine zweite Halbleiterschicht (L2; L2e) unter der ersten Halbleiterschicht (L1; L1e) in einer dritten Richtung senkrecht zur ersten und zweiten Richtung, wobei die zweite Halbleiterschicht (L2; L2e) ein unteres Substrat (L_SUB) umfasst, das mehrere Zeilendecodierschaltungen (132, 134; 132e, 134e) und mehrere Seitenpufferschaltungen (142, 144; 142e, 144e) umfasst, wobei die erste vertikale Struktur (VS_1; VS_1e) eine erste Verbindungslochfläche (VA_1; VA_1e) umfasst, in der ein erstes Durchgangsverbindungsloch bereitgestellt ist, wobei das erste Durchgangsverbindungsloch durch die erste vertikale Struktur (VS_1; VS_1e) läuft und eine erste Bitleitung (BL1) und eine erste Seitenpufferschaltung (142; 142e) verbindet, und die zweite vertikale Struktur (VS_2; VS_2e) einen ersten Teilblock (SB_5, SB_6; SB_3e, SB_4e) umfasst, wobei der erste Teilblock (SB_5, SB_6; SB_3e, SB_4e) die erste Verbindungslochfläche (VA_1; VA_1e) in der ersten Richtung überlappt.
  2. Nichtflüchtige Speichereinrichtung nach Anspruch 1, wobei die zweite Halbleiterschicht (L2; L2e) ein erstes, zweites, drittes und viertes Gebiet (R1-R4; R1e-R4e) umfasst, die entlang der ersten und zweiten Richtung an einem Punkt aufgeteilt sind, der das Speicherzellen-Array (110; 110e) in der dritten Richtung überlappt, wobei das erste und zweite Gebiet (R1, R2; R1e, R2e) in der ersten Richtung zueinander benachbart sind und das zweite und dritte Gebiet (R2, R4; R2e, R4e) zueinander in der zweiten Richtung benachbart sind, wobei sich die erste Seitenpufferschaltung (142; 142e) im ersten Gebiet (R1; R1e) befindet und sich eine zweite Seitenpufferschaltung (144; 144e) im dritten Gebiet (R4; R4e) befindet.
  3. Nichtflüchtige Speichereinrichtung nach Anspruch 2, wobei die mehreren Zeilendecodierschaltungen (132, 134; 132e, 134e) eine erste und zweite Zeilendecodierschaltung (132, 134; 132e, 134e) umfassen, die sich jeweils im zweiten und vierten Gebiet (R2, R3; R2e, R3e) befinden, und der erste Teilblock (SB_5, SB_6; SB_3e, SB_4e) elektrisch mit der zweiten Zeilendecodierschaltung (132; 132e) verbunden ist.
  4. Nichtflüchtige Speichereinrichtung nach einem der Ansprüche 1 bis 3, wobei die zweite vertikale Struktur (VS_2; VS_2e) des Weiteren eine zweite Verbindungslochfläche (VA_3; VA_4e) umfasst, in der ein zweites Durchgangsverbindungsloch (THV) bereitgestellt ist, wobei das zweite Durchgangsverbindungsloch (THV) durch die zweite vertikale Struktur (VS_2; VS_2e) läuft und eine zweite Bitleitung (BL2) und eine zweite Seitenpufferschaltung (144; 144e) verbindet, wobei die erste vertikale Struktur (VS_1; VS_1e) des Weiteren einen zweiten Teilblock (SB_1, SB_2; SB_1e, SB_2e) umfasst, wobei der zweite Teilblock (SB_3, SB_4) die zweite Verbindungslochfläche (VA_3) in der ersten Richtung überlappt.
  5. Nichtflüchtige Speichereinrichtung nach einem der Ansprüche 1 bis 4, wobei der erste Teilblock (SB_5, SB_6; SB_3e, SB_4e) mehrere Gate-Leitungsschichten umfasst, die auf dem zweiten oberen Substrat (U_SUB_2) geschichtet sind.
  6. Nichtflüchtige Speichereinrichtung nach Anspruch 5, wobei der erste Teilblock (SB_5, SB_6; SB_3e, SB_4e) mehrere Säulen (P; P2) umfasst, die durch die mehreren Gate-Leitungsschichten laufen und von einer oberen Oberfläche des zweiten oberen Substrats (U_SUB_2) in die dritte Richtung verlaufen.
  7. Nichtflüchtige Speichereinrichtung nach Anspruch 5 oder 6, wobei der erste Teilblock (SB_5, SB_6; SB_3e, SB_4e) ein zweites Durchgangsverbindungsloch umfasst, das durch die mehreren Gate-Leitungsschichten läuft.
  8. Nichtflüchtige Speichereinrichtung nach einem der Ansprüche 1 bis 7, wobei die zweite vertikale Struktur (VS_2; VS_2e) des Weiteren eine zweite Verbindungslochfläche (VA_3; VA_4e) umfasst, in der ein zweites Durchgangsverbindungsloch bereitgestellt ist, wobei das zweite Durchgangsverbindungsloch durch die zweite vertikale Struktur läuft und eine zweite Bitleitung (BL2) und eine zweite Seitenpufferschaltung (144; 144e) verbindet, und wobei die erste vertikale Struktur (VS_1; VS_1e) des Weiteren einen zweiten Teilblock (SB_1, SB_2; SB1e, SB_2e) umfasst, wobei der zweite Teilblock (SB_1, SB_2; SB_1e, SB_2e) die zweite Verbindungslochfläche (VA_3; VA_4e) in der ersten Richtung überlappt.
  9. Nichtflüchtige Speichereinrichtung, die Folgendes umfasst: eine erste Halbleiterschicht (L1; L1e), die ein erstes oberes Substrat (U_SUB_1) und ein zweites oberes Substrat (U_SUB_2), die zueinander in einer ersten Richtung benachbart sind, und ein Speicherzellen-Array (110; 110e), das mehrere Speicherblöcke umfasst, die in einer zweiten Richtung angeordnet sind, und eine erste und zweite vertikale Struktur (VS_1, VS_2; VS_1e, VS_2e) umfasst, wobei die erste vertikale Struktur (VS_1, VS_1e) mehrere erste Gate-Leitungsschichten (GS_1), die auf dem ersten oberen Substrat (U_SUB_1) geschichtet sind, und mehrere erste Säulen (P1), die durch die ersten Gate-Leitungsschichten (GS_1) laufen und in einer dritten Richtung, die senkrecht zur ersten und zweiten Richtung ist, verlaufen, umfasst, wobei die zweite vertikale Struktur (VS_2; VS_2e) mehrere zweite Gate-Leitungsschichten (GS_2), die auf dem zweiten oberen Substrat (U_SUB_2) geschichtet sind, und mehrere zweite Säulen (P2), die durch die zweiten Gate-Leitungsschichten (GS_2) laufen und in der dritten Richtung verlaufen, umfasst; und eine zweite Halbleiterschicht (L2; L2e), die sich in einer dritten Richtung unter der ersten Halbleiterschicht (L1; L1e) befindet, wobei die zweite Halbleiterschicht (L2; L2e) ein unteres Substrat (L_SUB) umfasst, das mehrere Zeilendecodierschaltungen (132, 134; 132e, 134e) und mehrere Seitenpufferschaltungen (142, 144; 142e, 144e) umfasst, wobei die erste vertikale Struktur (VS_1; VS_1e) des Weiteren eine erste Verbindungslochfläche (VA_1; VA_1e), in der ein erstes Durchgangsverbindungsloch durch die erste vertikale Struktur (VS_1; VS_1e) läuft und mit einer ersten Seitenpufferschaltung (142; 142e) verbunden ist, und einen ersten Teilblock (SB_1, SB_2; SB_1e, SB_2e), der von der ersten Verbindungslochfläche (VA_1; VA_1e) in der zweiten Richtung beabstandet ist, umfasst und wobei die zweite vertikale Struktur (VS_2; VS_2e) des Weiteren eine zweite Verbindungslochfläche (VA_3; VA_4e), in der ein zweites Durchgangsverbindungsloch (THV) durch die zweite vertikale Struktur (VS_2; VS_2e) läuft und mit einer zweiten Seitenpufferschaltung (144; 144e) verbunden ist, und einen zweiten Teilblock (SB_5, SB_6; SB_3e, SB_4e), der von der zweiten Verbindungslochfläche (VA_3; VA_4e) in der zweiten Richtung beabstandet ist, umfasst.
  10. Nichtflüchtige Speichereinrichtung nach Anspruch 9, wobei der erste Teilblock (SB_1, SB_2; SB_1e, SB_2e) die zweite Verbindungslochfläche (VA_3; VA_4e) in der ersten Richtung überlappt und der zweite Teilblock (SB_5, SB_6; SB_3e, SB_4e) die erste Verbindungslochfläche (VA_1; VA_1e) in der ersten Richtung überlappt.
  11. Nichtflüchtige Speichereinrichtung nach Anspruch 9 oder 10, wobei die zweite Halbleiterschicht (L2; L2e) ein erstes, zweites, drittes und viertes Gebiet (R1-R4; R1c-R4e) umfasst, die entlang der ersten und zweiten Richtung aufgeteilt sind, wobei wenigstens eines vom ersten, zweiten, dritten und vierten Gebiet (R1-R4; R1eR4e) das Speicherzellen-Array (110; 110e) überlappt, wobei sich die erste Seitenpufferschaltung (142; 142e) im ersten Gebiet (R1; R1e) befindet und sich eine zweite Seitenpufferschaltung (144; 144e) im dritten Gebiet (R4; R4e) befindet.
  12. Nichtflüchtige Speichereinrichtung nach Anspruch 11, wobei die mehreren Zeilendecodierschaltungen (132, 134; 132e, 134e) eine erste und zweite Zeilendecodierschaltung (132, 134; 132e, 134e) umfassen, die sich jeweils im zweiten und vierten Gebiet (R2, R3; R2e, R3e) befinden, wobei der zweite Teilblock (SB_5, SB_6; SB_3e, SB_4e) elektrisch mit der ersten Zeilendecodierschaltung (132; 132e) verbunden ist und der erste Teilblock (SB_1, SB_2; SB_1e, SB_2e) elektrisch mit der zweiten Zeilendecodierschaltung (134; 134e) verbunden ist.
  13. Nichtflüchtige Speichereinrichtung nach Anspruch 12, die des Weiteren eine Steuerschaltung (120) umfasst, die dazu ausgelegt ist, die erste und zweite Zeilendecodierschaltung (132, 134) so zu steuern, dass sie zeitgleich auf den ersten Teilblock (SB_1, SB_2; SB_1e, SB_2e) und den zweiten Teilblock (SB_5, SB_6; SB_3e, SB_4e) zugreifen.
  14. Nichtflüchtige Speichereinrichtung nach Anspruch 12 oder 13, die des Weiteren eine Steuerschaltung (110) umfasst, die dazu ausgelegt ist, die erste und zweite Zeilendecodierschaltung (132, 134; 132e, 134e) so zu steuern, dass sie unabhängig auf den ersten Teilblock (SB_1, SB_2; SB_1e, SB_2e) und den zweiten Teilblock (SB_5, SB_6; SB_3e, SB_4e) zugreifen.
  15. Nichtflüchtige Speichereinrichtung nach einem der Ansprüche 9 bis 14, wobei der erste Teilblock (SB_1, SB_2; SB_1e, SB_2e) mehrere Stränge umfasst, die jeweils mehrere Speicherzellen umfassen, die vom ersten oberen Substrat (U_SUB_1) in der dritten Richtung geschichtet sind.
  16. Nichtflüchtige Speichereinrichtung nach einem der Ansprüche 9 bis 15, wobei der erste Teilblock (SB_1, SB_2; SB_1e, SB_2e) ein drittes Durchgangsverbindungsloch umfasst, das durch die mehreren ersten Gate-Leitungsschichten (GS_1) in der dritten Richtung läuft.
  17. Nichtflüchtige Speichereinrichtung nach Anspruch 16, wobei die zweite Halbleiterschicht (L2; L2e) des Weiteren eine Peripherieschaltung (150) umfasst, die elektrisch mit dem dritten Durchgangsverbindungsloch verbunden ist.
  18. Nichtflüchtige Speichereinrichtung nach einem der Ansprüche 9 bis 17, wobei der erste Teilblock (SB_1, SB_2) in mehrfacher Anzahl bereitgestellt ist und der zweite Teilblock (SB_5, SB_6) in mehrfacher Anzahl bereitgestellt ist, wobei die Anzahl der ersten Teilblöcke (SB_1, SB_2) und die Anzahl der zweiten Teilblöcke (SB_5, SB_6) zueinander gleich sind.
  19. Nichtflüchtige Speichereinrichtung, die Folgendes umfasst: eine erste Halbleiterschicht (L1; L1e), die ein erstes oberes Substrat (U_SUB_1) und ein zweites oberes Substrat (U_SUB_2), die einander in einer ersten Richtung benachbart sind, und ein Speicherzellen-Array (110; 110e), das eine erste und zweite vertikale Struktur umfasst (VS_1, VS_2; VS_1e, VS_2e), umfasst, wobei die erste und zweite vertikale Struktur (VS_1, VS_2; VS_1e, VS_2e) mehrere Kanalschichten (S1, S2), die vom ersten und zweiten oberen Substrat (U_SUB_1; U_SUB_2) vertikal verlaufen, und eine erste und zweite Gate-Leitungsschicht (GS_1, GS_2), die jeweils auf dem ersten und zweiten oberen Substrat (U_SUB_1; U_SUB_2) entlang von Seitenwandungen der mehreren Kanalschichten (S1, S2) geschichtet sind, umfassen; und eine zweite Halbleiterschicht (L2; L2e), die sich in einer vertikalen Richtung unter der ersten Halbleiterschicht (L1; L1e) befindet, wobei die zweite Halbleiterschicht (L2; L2e) ein unteres Substrat (L_SUB) umfasst, das mehrere Zeilendecodierschaltungen (132, 134) und mehrere Seitenpufferschaltungen (142, 144; 142e, 144e) umfasst, wobei die erste vertikale Struktur (VS_1; VS_1e) des Weiteren ein erstes Durchgangsverbindungsloch umfasst, das durch die erste vertikale Struktur läuft (VS_1; VS_1e) und mit einer ersten Seitenpufferschaltung (142; 142e) verbunden ist, und die zweite vertikale Struktur (VS_2; VS_2e) des Weiteren einen ersten Teilblock (SB_5, SB_6; SB_3e, SB_4e) umfasst, wobei der erste Teilblock (SB_5, SB_6; SB_3e, SB_4e) eine erste Verbindungslochfläche (VA_1; VA_1e) in der ersten Richtung überlappt und ein Kantengebiet umfasst, das elektrisch mit einer ersten Zeilendecodierschaltung (132; 132e) verbunden ist.
  20. Nichtflüchtige Speichereinrichtung nach Anspruch 19, wobei sich wenigstens eine der mehreren Kanalschichten (S1, S2) im ersten Teilblock (SB_5, SB_6; SB_3e, SB_4e) befindet.
  21. Nichtflüchtige Speichereinrichtung, die Folgendes umfasst: eine erste Halbleiterschicht (L1), die eine erste vertikale Struktur (VS_1) und eine zweite vertikale Struktur (VS_2) umfasst, wobei jede der ersten und zweiten vertikalen Struktur (VS_1, VS_2) Gate-Leitungsschichten (GS_1, GS_2) umfasst, die in einer ersten Richtung geschichtet sind; und eine zweite Halbleiterschicht (L2), die unter der ersten Halbleiterschicht (L1) entlang der ersten Richtung angeordnet ist, wobei die zweite Halbleiterschicht (L2) einen Zeilendecodierer (134), der unter der ersten vertikalen Struktur (VS_1) angeordnet ist, und einen Seitenpuffer (144), der unter der zweiten vertikalen Struktur (VS_2) angeordnet ist, umfasst, wobei die erste vertikale Struktur (VS_1) mehrere erste Teilblöcke (SB_1-SB_4) und mehrere erste Verbindungslochflächen (VA_1, VA_2) umfasst, wobei die zweite vertikale Struktur (VS_2) mehrere zweite Teilblöcke (SB_5-SB_8) und mehrere zweite Verbindungslochflächen (VA_3, VA_4) umfasst, und wobei wenigstens einer der ersten Teilblöcke (SB_1-SB_4) wenigstens eine der zweiten Verbindungslochflächen (VA_3, VA_4) in einer zweiten Richtung überlappt, die im Wesentlichen senkrecht zur ersten Richtung ist.
  22. Nichtflüchtige Speichereinrichtung nach Anspruch 21, wobei wenigstens eine der ersten Verbindungslochflächen (VA_1, VA_2) wenigstens einen der zweiten Teilblöcke (SB_5-SB_8) in der zweiten Richtung überlappt.
  23. Nichtflüchtige Speichereinrichtung nach Anspruch 21 oder 22, wobei der wenigstens eine erste Teilblock (SB_1-SB_4) den Zeilendecodierer (134) in der ersten Richtung überlappt.
  24. Nichtflüchtige Speichereinrichtung nach einem der Ansprüche 21 bis 23, wobei wenigstens eine der zweiten Verbindungslochflächen (VA_3, VA_4) den Seitenpuffer (144) in der ersten Richtung überlappt.
DE102018129451.4A 2017-11-27 2018-11-22 Nichtflüchtige Speichereinrichtung mit vertikaler Struktur Active DE102018129451B4 (de)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1020170159694A KR102462503B1 (ko) 2017-11-27 2017-11-27 수직형 구조를 가지는 불휘발성 메모리 장치 및 이를 포함하는 메모리 시스템
KR10-2017-0159694 2017-11-27

Publications (2)

Publication Number Publication Date
DE102018129451A1 true DE102018129451A1 (de) 2019-05-29
DE102018129451B4 DE102018129451B4 (de) 2023-02-09

Family

ID=66442632

Family Applications (1)

Application Number Title Priority Date Filing Date
DE102018129451.4A Active DE102018129451B4 (de) 2017-11-27 2018-11-22 Nichtflüchtige Speichereinrichtung mit vertikaler Struktur

Country Status (5)

Country Link
US (3) US10672791B2 (de)
JP (1) JP7187281B2 (de)
KR (1) KR102462503B1 (de)
CN (1) CN109841241B (de)
DE (1) DE102018129451B4 (de)

Families Citing this family (39)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11211328B2 (en) * 2017-10-16 2021-12-28 SK Hynix Inc. Semiconductor memory device of three-dimensional structure
KR102472376B1 (ko) * 2017-10-16 2022-12-01 에스케이하이닉스 주식회사 3차원 구조의 반도체 메모리 장치
KR102462503B1 (ko) * 2017-11-27 2022-11-02 삼성전자주식회사 수직형 구조를 가지는 불휘발성 메모리 장치 및 이를 포함하는 메모리 시스템
US11211403B2 (en) * 2017-11-27 2021-12-28 Samsung Electronics Co., Ltd. Nonvolatile memory device having a vertical structure and a memory system including the same
JP2020145231A (ja) 2019-03-04 2020-09-10 キオクシア株式会社 半導体装置およびその製造方法
WO2021016804A1 (zh) * 2019-07-29 2021-02-04 中国科学院微电子研究所 三维存储器及其制作方法
KR102738686B1 (ko) * 2019-08-06 2024-12-09 삼성전자주식회사 메모리 장치
US11158379B2 (en) 2019-08-26 2021-10-26 Samsung Electronics Co., Ltd. Nonvolatile memory device, storage device, and operating method of nonvolatile memory device
KR102814246B1 (ko) * 2019-08-26 2025-05-30 삼성전자주식회사 불휘발성 메모리 장치, 스토리지 장치, 그리고 불휘발성 메모리 장치의 동작 방법
KR102744537B1 (ko) * 2019-09-03 2024-12-19 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그 제조 방법
KR102832722B1 (ko) * 2019-09-06 2025-07-10 삼성전자주식회사 크랙 검출 구조물을 포함하는 반도체 장치 및 비휘발성 메모리 장치
KR102821422B1 (ko) * 2019-09-27 2025-06-17 삼성전자주식회사 비휘발성 메모리 장치
KR102728524B1 (ko) 2019-10-01 2024-11-13 삼성전자주식회사 메모리 장치
KR102801211B1 (ko) 2019-10-29 2025-04-29 삼성전자주식회사 돌출한 비아 라이너 층을 갖는 관통 비아 구조를 포함하는 3차원 반도체 소자 및 그 형성 방법
KR102744707B1 (ko) * 2019-11-19 2024-12-19 삼성전자주식회사 비휘발성 메모리 장치
KR102832408B1 (ko) * 2019-11-26 2025-07-10 에스케이하이닉스 주식회사 칩 대 칩 본딩 구조를 갖는 반도체 메모리 장치
KR20210088810A (ko) * 2020-01-06 2021-07-15 에스케이하이닉스 주식회사 3차원 반도체 메모리 장치
KR102753340B1 (ko) * 2020-01-10 2025-01-14 에스케이하이닉스 주식회사 반도체 장치
KR102811043B1 (ko) 2020-02-05 2025-05-21 삼성전자주식회사 3차원 반도체 메모리 장치
KR102764509B1 (ko) * 2020-02-25 2025-02-10 삼성전자주식회사 3차원 반도체 메모리 장치
JP2021145053A (ja) * 2020-03-12 2021-09-24 キオクシア株式会社 半導体記憶装置
US11424262B2 (en) 2020-03-17 2022-08-23 Micron Technology, Inc. Microelectronic devices including staircase structures, and related memory devices and electronic systems
JP2021153080A (ja) 2020-03-24 2021-09-30 キオクシア株式会社 半導体記憶装置
KR102769746B1 (ko) 2020-05-25 2025-02-17 에스케이하이닉스 주식회사 3차원 메모리 장치 및 그 제조방법
KR102373846B1 (ko) * 2020-05-25 2022-03-14 한양대학교 산학협력단 집적화를 도모하는 3차원 플래시 메모리 및 그 제조 방법
WO2021237884A1 (en) * 2020-05-27 2021-12-02 Yangtze Memory Technologies Co., Ltd. Methods for forming three-dimensional memory devices
KR20210152617A (ko) 2020-06-08 2021-12-16 삼성전자주식회사 반도체 소자
KR102446185B1 (ko) * 2020-08-25 2022-09-22 한양대학교 산학협력단 효율적인 레이아웃을 위한 구조를 갖는 3차원 플래시 메모리
KR20220019896A (ko) * 2020-08-10 2022-02-18 삼성전자주식회사 반도체 장치 및 이를 포함하는 데이터 저장 시스템
KR20220049214A (ko) 2020-10-14 2022-04-21 삼성전자주식회사 씨오피 구조를 갖는 비휘발성 메모리 장치
KR20220053726A (ko) * 2020-10-22 2022-05-02 삼성전자주식회사 메모리 장치
KR20220067884A (ko) * 2020-11-18 2022-05-25 삼성전자주식회사 비휘발성 메모리 칩 및 비휘발성 메모리 칩을 포함하는 반도체 패키지
KR20220073014A (ko) * 2020-11-26 2022-06-03 에스케이하이닉스 주식회사 반도체 메모리 장치
KR20220090957A (ko) 2020-12-23 2022-06-30 삼성전자주식회사 스토퍼층을 포함하는 반도체 장치 및 이를 포함하는 전자 시스템
US20230106571A1 (en) * 2021-10-06 2023-04-06 Macronix International Co., Ltd. 3d nor and 3d nand memory integration
KR20230075164A (ko) * 2021-11-22 2023-05-31 삼성전자주식회사 수직형 구조를 가지는 메모리 장치 및 이를 포함하는 메모리 시스템
KR20230096636A (ko) * 2021-12-23 2023-06-30 에스케이하이닉스 주식회사 로우 디코더를 구비하는 메모리 장치
CN118661225A (zh) * 2022-12-30 2024-09-17 长江存储科技有限责任公司 三维非易失性存储器布局规划架构
US20250107110A1 (en) * 2023-09-21 2025-03-27 Macronix International Co., Ltd. Capacitor structure

Family Cites Families (40)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20090084236A (ko) * 2008-01-31 2009-08-05 삼성전자주식회사 메모리 칩 어레이
JP2013161803A (ja) 2012-02-01 2013-08-19 Toshiba Corp 半導体記憶装置
JP2013207123A (ja) * 2012-03-29 2013-10-07 Toshiba Corp 半導体装置
US10541029B2 (en) 2012-08-01 2020-01-21 Micron Technology, Inc. Partial block memory operations
US9595533B2 (en) 2012-08-30 2017-03-14 Micron Technology, Inc. Memory array having connections going through control gates
KR102012903B1 (ko) * 2012-10-30 2019-08-21 삼성전자주식회사 불휘발성 메모리 장치 및 불휘발성 메모리 장치의 프로그램 방법
KR20150056309A (ko) * 2013-11-15 2015-05-26 삼성전자주식회사 3차원 반도체 장치 및 그 제조 방법
KR102150969B1 (ko) 2013-12-05 2020-10-26 삼성전자주식회사 반도체 장치 및 그 제조방법
KR102148436B1 (ko) 2014-02-21 2020-08-27 에스케이하이닉스 주식회사 반도체 장치 및 이의 제조방법
JP2015172990A (ja) 2014-03-12 2015-10-01 株式会社東芝 不揮発性半導体記憶装置
KR102135181B1 (ko) 2014-05-12 2020-07-17 삼성전자주식회사 반도체 장치 및 이의 제조 방법
KR102116671B1 (ko) * 2014-07-30 2020-06-01 삼성전자주식회사 불휘발성 메모리 장치 및 그것의 워드 라인 구동 방법
KR102275543B1 (ko) 2014-10-27 2021-07-13 삼성전자주식회사 3차원 반도체 메모리 장치
KR102282138B1 (ko) * 2014-12-09 2021-07-27 삼성전자주식회사 반도체 소자
KR102415401B1 (ko) 2015-05-21 2022-07-01 삼성전자주식회사 3차원 반도체 메모리 장치 및 그것의 동작 방법
US9646981B2 (en) 2015-06-15 2017-05-09 Sandisk Technologies Llc Passive devices for integration with three-dimensional memory devices
KR102408657B1 (ko) 2015-07-23 2022-06-15 삼성전자주식회사 반도체 장치 및 그 제조 방법
KR102449571B1 (ko) * 2015-08-07 2022-10-04 삼성전자주식회사 반도체 장치
KR102398666B1 (ko) * 2015-08-19 2022-05-16 삼성전자주식회사 비휘발성 메모리 장치 및 이를 포함하는 비휘발성 메모리 시스템
KR20170027571A (ko) * 2015-09-02 2017-03-10 에스케이하이닉스 주식회사 반도체 장치 및 그 제조방법
US9698151B2 (en) * 2015-10-08 2017-07-04 Samsung Electronics Co., Ltd. Vertical memory devices
US9818759B2 (en) 2015-12-22 2017-11-14 Sandisk Technologies Llc Through-memory-level via structures for a three-dimensional memory device
CN113113055B (zh) * 2016-01-13 2024-06-11 铠侠股份有限公司 半导体存储装置
US10269620B2 (en) 2016-02-16 2019-04-23 Sandisk Technologies Llc Multi-tier memory device with through-stack peripheral contact via structures and method of making thereof
US9721663B1 (en) 2016-02-18 2017-08-01 Sandisk Technologies Llc Word line decoder circuitry under a three-dimensional memory array
KR102589594B1 (ko) * 2016-03-02 2023-10-17 삼성전자주식회사 반도체 메모리 소자
KR102589301B1 (ko) * 2016-04-29 2023-10-13 삼성전자주식회사 비휘발성 메모리 장치
KR102610403B1 (ko) * 2016-05-04 2023-12-06 에스케이하이닉스 주식회사 3차원 구조의 반도체 메모리 장치 및 그 제조방법
KR102604053B1 (ko) * 2016-05-09 2023-11-20 삼성전자주식회사 수직형 메모리 장치
KR102618562B1 (ko) * 2016-05-16 2023-12-27 삼성전자주식회사 반도체 칩 및 그 제조 방법
KR102601214B1 (ko) * 2016-05-16 2023-11-10 삼성전자주식회사 수직형 구조를 가지는 메모리 장치 및 이를 포함하는 메모리 시스템
US10347333B2 (en) * 2017-02-16 2019-07-09 Micron Technology, Inc. Efficient utilization of memory die area
KR102403732B1 (ko) * 2017-11-07 2022-05-30 삼성전자주식회사 3차원 비휘발성 메모리 소자
KR102462503B1 (ko) 2017-11-27 2022-11-02 삼성전자주식회사 수직형 구조를 가지는 불휘발성 메모리 장치 및 이를 포함하는 메모리 시스템
KR102387099B1 (ko) * 2017-12-27 2022-04-15 삼성전자주식회사 타겟 게이트 라인의 전압 강하를 보상하는 비휘발성 메모리 장치
KR102566771B1 (ko) 2018-01-31 2023-08-14 삼성전자주식회사 3차원 반도체 소자
JP2019192686A (ja) * 2018-04-19 2019-10-31 東芝メモリ株式会社 半導体記憶装置およびその製造方法
KR102618492B1 (ko) 2018-05-18 2023-12-28 삼성전자주식회사 3차원 반도체 소자
KR102680864B1 (ko) 2018-08-29 2024-07-04 삼성전자주식회사 3차원 반도체 소자
US11501847B2 (en) * 2019-09-27 2022-11-15 Samsung Electronics Co., Ltd. Nonvolatile memory device with address re-mapping

Also Published As

Publication number Publication date
US20210193680A1 (en) 2021-06-24
CN109841241A (zh) 2019-06-04
US10672791B2 (en) 2020-06-02
CN109841241B (zh) 2023-10-20
JP2019096885A (ja) 2019-06-20
US20200258911A1 (en) 2020-08-13
US11233068B2 (en) 2022-01-25
KR20190061376A (ko) 2019-06-05
US10978481B2 (en) 2021-04-13
KR102462503B1 (ko) 2022-11-02
US20190164991A1 (en) 2019-05-30
DE102018129451B4 (de) 2023-02-09
JP7187281B2 (ja) 2022-12-12

Similar Documents

Publication Publication Date Title
DE102018129451B4 (de) Nichtflüchtige Speichereinrichtung mit vertikaler Struktur
DE112017004208B4 (de) 3d-nand mit teilblocklöschen
US11211403B2 (en) Nonvolatile memory device having a vertical structure and a memory system including the same
DE102018125126A1 (de) Nichtflüchtige Speichervorrichtung mit einem Zeilendecodierer
DE112017001761B4 (de) NAND-Struktur mit Stufenauswahl-Gate-Transistoren
DE102015105858B4 (de) Halbleitervorrichtungen mit Peripherieschaltungsbereich und einem ersten und einem zweiten Speicherbereich
DE112019000164T5 (de) Speichervorrichtung mit verbundenen wortleitungen zur schnellen programmierung
DE102013107715A1 (de) Nichtflüchtige Speichervorrichtung und Verfahren zum Steuern des Aussetzens einer Befehlsausführung derselben
DE102019124668A1 (de) Transistorschwellenspannungshaltung in 3d-speicher
KR102601213B1 (ko) 비휘발성 메모리 장치 및 비휘발성 메모리 장치의 제조 방법
DE112019000157T5 (de) Speichervorrichtung mit von nand-ketten getrennten bitleitungen zur schnellen programmierung
DE102020116365B4 (de) Löschvorgang in 3d-nand
DE102020105991A1 (de) SUBBLOCK-GRÖßENREDUKTION FÜR NICHTFLÜCHTIGE 3D-SPEICHER
DE112016002610T5 (de) Speichervorrichtung und Speichersystem
DE102020105946A1 (de) Speicherzellen-fehlform-abschwächung
DE102021110403B4 (de) Nichtflüchtige Speichervorrichtung und Betriebsverfahren eines nichtflüchtigen Speichers
DE102020114755A1 (de) Halbleitervorrichtung
DE102021121845B4 (de) Nichtflüchtige speichervorrichtung und nichtflüchtiges speichersystem, welches dieselbe enthält
DE102020116812A1 (de) Nichtflüchtige Speichervorrichtung
KR20190128895A (ko) 수직형 메모리 장치
DE102021106214A9 (de) Seitenpufferschaltung und Speichervorrichtung mit derselben
DE102006054967B4 (de) Nichtflüchtiges Speicherbauelement
DE102020113141A1 (de) Nichtflüchtige Speichervorrichtung mit einer Cell-Over-Periphery (COP)-Struktur mit Adress-Re-Mapping
DE102021115148A1 (de) Nichtflüchtige speichervorrichtung mit einer cell-on-periphery-struktur
DE102010016666A1 (de) Speicherzellenanordnungen

Legal Events

Date Code Title Description
R012 Request for examination validly filed
R016 Response to examination communication
R018 Grant decision by examination section/examining division
R079 Amendment of ipc main class

Free format text: PREVIOUS MAIN CLASS: H01L0027115510

Ipc: H10B0041200000

R020 Patent grant now final