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DE102004005992B3 - Herstellungsverfahren für eine Halbleiterstruktur - Google Patents

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DE102004005992B3
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Abstract

Die vorliegende Erfindung schafft ein Herstellungsverfahren für eine Halbleiterstruktur. Das Herstellungsverfahren umfasst die Schritte: Bereitstellen eines Halbleitersubstrats (1) mit einem Gatedielektrikum (5); Bereitstellen einer Mehrzahl von mehrschichtigen länglichen, im Wesentlichen parallel zueinander verlaufenden Gatestapeln (GS1; GS2) auf dem Gatedielektrikum (5), welche eine unterste Schicht (10) aus Silizium aufweisen; Vorsehen einer ersten Linerschicht (60) aus einem ersten Material über den Gatestapeln (GS1, GS2) und dem daneben freiliegenden Gatedielektrikum (5), deren Dicke (h) geringer als eine Dicke (h') der untersten Schicht (10) aus Silizium ist; Vorsehen von Seitenwandspacern (70) aus einem zweiten Material an den vertikalen Flanken der Gatestapel (GS1; GS2) über der ersten Linerschicht (60), wobei ein Bereich der ersten Linerschicht (60) über dem Gatedielektrikum (5) zwischen den Gatestapeln (GS1; GS2) freibleibt; selektives Entfernen der ersten Linerschicht (60) gegenüber den Seitenwandspacern (70) zum lateralen Freilegen der untersten Schicht (10) aus Silizium der Gatestapel (GS1; GS2); und selektives Oxidieren der freigelegten untersten Schicht (10) zum Bilden von Seitenwandoxidbereichen (50') an den Gatestapeln (GS1; GS2).

Description

  • Die vorliegende Erfindung betrifft ein Herstellungsverfahren für eine Halbleiterstruktur
  • Aus der US 2003/0141554 A1 und der US 6,521,963 B1 ist jeweils eine Halbleiterstruktur bekannt, welche eine Mehrzahl von parallel verlaufenden Gatestapeln aufweist, die durch ein Gatedielektrikum von einem Halbleitersubstrat getrennt sind und welche eine unterste Schicht aus Silizium aufweisen.
  • Die Gatestapel weisen weiterhin erste und zweite übereinander liegende Seitenwandspacer auf sowie laterale Seitenwandoxidbereiche an den Gatestapeln unterhalb der ersten und zweiten Seitenwandspacer, die sich bis unter die Gatestapel erstrecken.
  • Aus der US 6,127,711 A ist ein Verfahren zur Herstellung einer Halbleitervorrichtung bekannt, wobei ein doppelter Nitrid/Oxid-Seitenwandspacer mit anschließendem selektiven Ätzen des Nitridteils bis zu einem Polysiliziumgate bekannt ist.
  • Obwohl prinzipiell auf beliebige integrierte Schaltungen anwendbar, werden die vorliegende Erfindung sowie die ihr zugrundeliegende Problematik in bezug auf integrierte Speicherschaltungen in Silizium-Technologie erläutert.
  • 2a–c zeigen schematische Darstellungen aufeinanderfolgender Verfahrensstadien eines Herstellungsverfahrens einer Halbleiterstruktur zur Illustration der erfindungsgemäßen Problematik.
  • In 2a bezeichnet Bezugszeichen 1 ein Silizium-Halbleitersubstrat, in das (nicht näher illustrierte) Elemente einer Halbleiterspeicherschaltung integriert sind. Bezugszeichen 5 ist eine Gatedielektrikumsschicht aus Siliziumoxid. Über dem Gatedielektrikum 5 vorgesehen ist eine Schichtenfolge aus einer untersten Schicht 10 aus Polysilizium, einer zweituntersten Schicht 15 aus WN, einer drittuntersten Schicht 20 aus W und einer obersten Schicht aus Siliziumnitrid.
  • Mittels eines üblichen Ätzverfahrens sind in die Schichtenfolge teilfertige längliche, im wesentlichen parallele Gatestapel GS1, GS2 geätzt worden. Dabei ist die unterste Schicht 10 gegenüber ihrer ursprünglichen Dicke h' lediglich auf eine reduzierte Dicke h'' verdünnt worden. Mit anderen Worten sind im in 2a gezeigten Prozesszustand die Gatestapel GS1, GS2 noch nicht vollständig voneinander ge trennt. Beim gezeigten Beispiel ist die Dicke h'' ungefähr halb so groß wie die Dicke h'.
  • In einem darauffolgenden Prozessschritt, der in 2b illustriert ist, werden an den vertikalen Flanken der halbfertigen Gatestapel GS1, GS2 Seitenwandspacer 30 aus Siliziumnitrid gebildet, die typischerweise eine Dicke von 5 nm in der 90 nm-Technologie aufweisen.
  • Anschließend an den im 2b gezeigten Prozesszustand erfolgt eine anisotrope Ätzung der Struktur unter Verwendung der Seitenwandspacer 30 als Maske, wobei das zwischen den halbfertigen Gatestapeln GS1, GS2 oberhalb des Dielektrikums 5 freiliegende Polysilizium entfernt wird, um die Gatestapel GS1, GS2 vollständig zu separieren.
  • In einem weiteren Verfahrensschritt erfolgt dann eine selektive Oxidation der freiliegenden lateralen Oberfläche der untersten Schicht 10 aus Polysilizium, um dort Seitenwand-Oxidbereiche 50 als Isolation zu schaffen.
  • Problematisch bei der mit Bezug auf 2a–c beschriebenen Halbleiterstruktur ist es, dass die Schichten 15, 20 aus WN bzw. W einerseits einen hohen Übergangswiderstand zur Schicht 10 aus Polysilizium aufweisen und häufig Wortleitungs-Bitleitungs-Kurzschlüsse auftreten.
  • Der hohe Übergangswiderstand rührt von einem unzureichenden Schutz gegenüber Sauerstoffdiffusion durch die dünnen Spacer her, und die Wortleitungs-Bitleitungs-Kurzschlüsse rühren daher, dass das Polysilizium 10 der untersten Schicht 10 seitlich nach außen unterhalb den Spacern 30 vorsteht und daher dort nur eine sehr dünne Isolation aus dem Seitenwandoxidbereich 50 vorhanden ist.
    •
  • Daher ist es Aufgabe der vorliegenden Erfindung, ein Herstellungsverfahren für eine Halbleiterstruktur zu schaffen, bei der die obigen Verkapselungsprobleme beseitigt sind.
  • Erfindungsgemäß wird dieses Problem durch das in Anspruch 1 angegebene Herstellungsverfahren gelöst.
  • Die Vorteile des erfindungsgemäßen Verfahrens liegen insbesondere darin, dass eine effektive Verkapselung erreicht wird.
  • In den Unteransprüchen finden sich vorteilhafte Weiterbildungen und Verbesserungen des Gegenstandes der Erfindung.
  • Gemäss einer bevorzugten Weiterbildung wird nach dem selektiven Oxidieren eine dritte Linerschicht aus dem ersten oder zweiten Material über den Gatestapeln und dem daneben freiliegenden Gatedielektrikum vorgesehen.
  • Gemäss einer weiteren bevorzugten Weiterbildung ist das zweite Material Siliziumoxid oder dotiertes Polysilizium.
  • Gemäss einer weiteren bevorzugten Weiterbildung weisen die Gatestapel eine zweitunterste Schicht aus WN, eine drittunterste Schicht aus W und eine oberste Schicht aus Siliziumnitrid auf.
  • Gemäss einer weiteren bevorzugten Weiterbildung ist das erste Material Siliziumnitrid.
  • Gemäss einer weiteren bevorzugten Weiterbildung geschieht das selektive Entfernen durch eine Nassätzung.
  • Gemäss einer weiteren bevorzugten Weiterbildung stehen die Seitenwandoxidbereiche an den Gatestapeln nicht in Kontakt mit der zweituntersten Schicht aus WN.
  • Ein Ausführungsbeispiel der Erfindung ist in den Zeichnungen dargestellt und in der nachfolgenden Beschreibung näher erläutert.
  • 1a–e zeigen schematische Darstellungen aufeinanderfolgender Verfahrensstadien eines Herstellungsverfahrens einer Halbleiterstruktur als Ausführungsform der vorliegenden Erfindung; und
  • 2a–c zeigen schematische Darstellungen aufeinanderfolgender Verfahrensstadien eines Herstellungsverfahrens einer Halbleiterstruktur zur Illustration der Problematik, die der Erfindung zugründe liegt.
  • In den Figuren bezeichnen gleiche Bezugszeichen gleiche oder funktionsgleiche Bestandteile.
    •
  • 1a–e zeigen schematische Darstellungen aufeinanderfolgender Verfahrensstadien eines Herstellungsverfahrens einer Halbleiterstruktur als Ausführungsform der vorliegenden Erfindung.
  • Der Prozesszustand gemäß 1a entspricht dem Prozesszustand gemäß 2a mit der Ausnahme, dass die Gatestapel GS1, GS2 bereits vollständig voneinander getrennt sind. Mit anderen Worten ist die Schichtätzung zum Trennen der Gatestapel GS1, GS2 bis zum Erreichen der Oberfläche des Gatedielektrikums 5 fortgesetzt worden. Somit liegt gemäß 1a ein Silizium-Halbleitersubstrat 1 mit einem darüberliegenden Dielektrikum vor, auf dem eine Mehrzahl von mehrschichtigen länglichen, im wesentlichen parallel zueinander verlaufenden Gatestapeln GS1, GS2 vorgesehen ist, welche eine unterste Schicht 10 aus Polysilizium mit einer Dicke h' aufweisen.
  • Weiter mit Bezug auf 1b wird über der resultierenden Struktur eine 10 nm dicke Linerschicht aus Siliziumnitrid abgeschieden. Diese Linerschicht 60 aus Siliziumnitrid weist eine Dicke h auf, die geringer ist als die Dicke h' der untersten Schicht 10 aus Polysilizium, und zwar hier um ca. 50 %. Da die Dicke h der Linerschicht 60 wesentlich geringer ist als der Abstand zwischen benachbarten Gatestapeln GS1, GS2, füllt die Linerschicht 60 den Zwischenraum zwischen den Gatestapeln GS1, GS2 nicht aus, sondern verläuft entlang der Konturen.
  • Anschließend wird über der resultierenden Struktur eine weitere Linerschicht aus Siliziumoxid, z.B. TEOS, abgeschieden, die eine Dicke von typischerweise 8 nm aufweist. Durch eine bekannte anisotrope Spacerätzung wird die Linerschicht geätzt, um Seitenwandspacer 70 aus Siliziumoxid an den vertikalen Flanken der Gatestapel GS1, GS2 über der ersten Linerschicht 60 vorzusehen, wobei ein Bereich der ersten Linerschicht 60 über dem Gatedielektrikum 5 zwischen den Gatestapeln GS1, GS2 freibleibt.
  • In einem darauffolgenden Prozessschritt, der in 1d illustriert ist, erfolgt eine selektive Nassätzung zum Entfernen der ersten Linerschicht 60 von den horizontalen Oberflächen, also auf der Oberseite der Gatestapel GS1, GS2 und auf der Dielektrikumschicht 5 zwischen den Gatestapeln GS1, GS2. Selektiv ist diese Ätzung sowohl gegenüber dem Material des Dielektrikums 5 als auch gegenüber dem Polysilizium der untersten Schicht 10. Sobald die unterste Schicht 10 lateral freigelegt ist, kann die Ätzung gestoppt werden.
  • In einem daran anschließenden Prozessschritt erfolgt ein selektives Oxidieren der freigelegten untersten Schicht 10 zum Bilden von Seitenwand-Oxidbereichen 50' an der Unterseite der Gatestapel GS1, GS2. Im Unterschied zu dem in 2 illustrierten Beispiel weist hier die unterste Schicht 10 keine Überstände nach außen auf, sondern ist etwas durch die Seitenwand-Oxidbereiche 50' zurückgezogen.
  • Schließlich wird über der resultierenden Struktur eine weitere Linerschicht 75 aus Siliziumoxid mit einer Dicke von typischerweise 8 nm abgeschieden, um die Struktur unter den Seitenwandspacern 60', 70 zu schließen.
  • Bei dem selektiven Ätzprozess werden aus der Linerschicht 60 Seitenwandspacer 60' gebildet, die im wesentlichen konform zu den Seitenwandspacern 70 angeordnet sind.
  • Durch das Abscheiden der Linerschicht 75 aus Siliziumoxid werden die Ausbuchtungen unter den Spacern 60', 70 geschlossen und wird eine solide Verkapselung der Gatestapel GS1, GS2 erreicht, welche im wesentlichen unanfällig gegenüber Sauerstoffdiffusion ist.
  • Obwohl die vorliegende Erfindung vorstehend anhand eines bevorzugten Ausführungsbeispiels beschrieben wurde, ist sie darauf nicht beschränkt, sondern auf vielfältige Art und Weise modifizierbar.
  • Insbesondere ist die Auswahl der Schichtmaterialien bzw. Füllmaterialien nur beispielhaft und kann in vielerlei Art variiert werden.
    • 1
    Halbleitersubstrat
    5
    Gatedielektrikum
    10
    Polysiliziumschicht
    15
    WNschicht
    20
    Wschicht
    25
    Siliziumnitridschicht
    GS1, GS2
    Gatestapel
    30, 60
    SiN-Liner
    h, h', h''
    Dicke
    70
    Siliziumoxidspacer
    60'
    Siliziumnitridspacer
    50, 50'
    Seitenwandoxidbereiche
    75
    Siliziumoxidliner

Claims (7)

  1. Herstellungsverfahren für eine Halbleiterstruktur mit den Schritten: Bereitstellen eines Halbleitersubstrats (1) mit einem Gatedielektrikum (5); Bereitstellen einer Mehrzahl von mehrschichtigen länglichen, parallel zueinander verlaufenden Gatestapeln (GS1; GS2) auf dem Gatedielektrikum (5), welche eine unterste Schicht (10) aus Silizium aufweisen; Vorsehen einer ersten Linerschicht (60) aus einem ersten Material über den Gatestapeln (GS1; GS2) und dem daneben freiliegenden Gatedielektrikum (5), deren Dicke (h) geringer als eine Dicke (h') der untersten Schicht (10) aus Silizium ist; Vorsehen von Seitenwandspacern (70) aus einem zweiten Material an den vertikalen Flanken der Gatestapel (GS1; GS2) über der ersten Linerschicht (60), wobei ein Bereich der ersten Linerschicht (60) über dem Gatedielektrikum (5) zwischen den Gatestapeln (GS1; GS2) freibleibt; selektives Entfernen der ersten Linerschicht (60) gegenüber den Seitenwandspacern (70) und dem Gatedielektrikum (5), so dass die unterste Schicht (10) aus Silizium lateral freigelegt wird; selektives Oxidieren der freigelegten untersten Schicht (10) zum Bilden von Seitenwandoxidbereichen (50') an den Gatestapeln (GS1; GS2).
  2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass nach dem selektiven Oxidieren eine dritte Linerschicht (75) aus dem ersten oder zweiten Material über den Gatestapeln (GS1; GS2) und dem daneben freiliegenden Gatedielektrikum (5) vorgesehen wird.
  3. Verfahren nach Anspruch 1 oder 2, dadurch gekennzeichnet, dass das zweite Material Siliziumoxid oder dotiertes Polysilizium ist.
  4. Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass die Gatestapel (GS1; GS2) eine zweitunterste Schicht (15) aus WN, eine drittunterste Schicht (20) aus W und eine oberste Schicht aus Siliziumnitrid aufweisen.
  5. Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass das erste Material Siliziumnitrid ist.
  6. Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass das selektive Entfernen durch eine Nassätzung geschieht.
  7. Verfahren nach Anspruch 4, dadurch gekennzeichnet, dass die Seitenwandoxidbereiche (50') an den Gatestapeln (GS1; GS2) nicht in Kontakt mit der zweituntersten Schicht (15) aus WN gebildet werden.
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