2. Beschreibung des Stands
der Technik2. Description of the stand
of the technique
Da
die Elemente eine Halbleitervorrichtung immer dichter integriert
werden, werden charakteristische Größen der Muster, die auf einem
Chip ausgebildet werden, wie etwa die Breite einer Leitungsschicht
und der Raum zwischen den Leitungsschichten immer kleiner und kleiner.
Ein besonders wichtiges Verfahren bei jedem Halbleiterherstellungsverfahren
ist die Ausbildung von Kontakten, die die isolierten Bereiche verbinden,
die auf einem Halbleitersubstrat mit einer Leitungsschicht ausgebildet
sind. Eine Schlüsselüberlegung
bei der Ausbildung dieser Kontakte ist das Sicherstellen von ausreichenden Ausrichtungs-
und Isolationsgrenzen bzw. -spielräumen, welche zu vergrößerten Kontaktbereichen
geführt
haben. Dementsprechend ist bei Speichervorrichtungen, wie beispielsweise
dynamischen Speicher mit wahlfreiem Zugriff (DRAM), die Kontaktfläche eine
wichtiger Faktor, der die Größe einer
Speicherzelle bestimmt.There
the elements of a semiconductor device integrated more dense
become, characteristic sizes of the patterns, which on one
Chip can be formed, such as the width of a conductor layer
and the space between the conductor layers getting smaller and smaller.
A particularly important process in any semiconductor manufacturing process
is the formation of contacts that connect the isolated areas,
formed on a semiconductor substrate with a wiring layer
are. A key consideration
In forming these contacts, it is important to ensure sufficient alignment
and isolation margins resulting in increased contact areas
guided
to have. Accordingly, memory devices such as
dynamic random access memory (DRAM), the contact area a
important factor, the size of a
Memory cell determined.
Bei
hochintegrierten Halbleitervorrichtungen, die eine Technologie mit
einer charakteristische Größe von nicht
mehr als 0,25 Mikron verwenden, wird es schwierig, kleine Kontaktöffnungen
mit herkömmlichen
Herstellungsverfahren auszubilden. Insbesondere bei Speichervorrichtungen,
die eine Vielzahl von Leitungsschichten verwenden, ist die Höhe zwischen den
Leitungsschichten aufgrund einer dazwischenliegenden Isolationszwischenschicht
vergrößert, so daß die Ausbildung
eines Kontaktes zwischen den Leitungsschichten sehr schwierig wird.
Dementsprechend ist für
die Fälle,
bei denen eine Steuerung der Design Rule (d.h. der Designparameter)
beschränkt ist
und komplexe Muster bzw. Masken wie beispielsweise Speicherzellen,
wiederholt werden, ein Verfahren entwickelt worden, bei dem eine
Kontaktöffnung durch
eine Self-Aligned-Technik ausgebildet wird, um die Zellenfläche zu verringern.at
highly integrated semiconductor devices using a technology with
a characteristic size of not
more than 0.25 micron, it will be difficult to small contact openings
with conventional
Form manufacturing process. Especially with memory devices,
which use a variety of conductor layers, the height between the
Conductive layers due to an intervening insulating interlayer
enlarged, so that the training
a contact between the conductor layers is very difficult.
Accordingly, for
the cases
where control of the design rule (i.e., the design parameter)
is limited
and complex patterns or masks such as memory cells,
be repeated, a method has been developed in which a
Contact opening through
a self-aligning technique is formed to reduce the cell area.
Bei
herkömmlichen
Self-Aligned-Kontaktverfahren wird der Kontakt unter Verwendung
des Stufenunterschieds einer peripheren Struktur ausgebildet. Kontakte
mit verschiedenen Größen können ohne die
Verwendung einer Maske erzielt werden, anhängig von der peripheren Strukturhöhe, der
Dicke des Isolationsmaterials an der Stelle, an der die Kontaktöffnung ausgebildet
werden soll, und dem Ätzverfahren.
Bei diesem weit verbreiteten Self-Aligned-Kontaktverfahren wird
eine Kontaktöffnung
durch ein Ausnutzen der Ätzselektivität der Oxid-
und Nitridschichten, während
der Verwendung eines anisotropes Ätzverfahrens ausgebildet.at
usual
Self-aligned contact methods use the contact
formed the step difference of a peripheral structure. contacts
with different sizes can be without the
Use of a mask can be achieved, depending on the peripheral structure height, the
Thickness of the insulating material at the location where the contact opening is formed
to be, and the etching process.
In this widespread self-aligned contact method is
a contact opening
by exploiting the etch selectivity of the oxide
and nitride layers while
formed using an anisotropic etching process.
1 zeigt eine Querschnittsansicht
einer Halbleitervorrichtung mit einer Self-Aligned-Kontaktstruktur
(im Folgenden wird „self-aligned" mit „selbst ausgerichtet" bezeichnet), die
gemäß einem
herkömmlichen
Verfahren ausgebildet worden ist. Gemäß 1 enthalten linienartige Leitungsstrukturen 19,
die auf einem Halbleitersubstrat 10 ausgebildet sind, eine
erste Leitungsschicht 16 und eine Siliziumnitridschicht 18,
die auf der ersten Leitungsschicht 16 „gestapelt" bzw. aufgebracht ist. Nach Ausbilden
von Siliziumnitridabstandshaltern 20 an den Seiten der Leitungsstrukturen 19 wird
eine Isolationsschicht 22, die aus Siliziumoxid besteht, über den
Leitungsstrukturen 19 und dem Substrat 10 ausgebildet.
Anschließend
wird ein anisotropes Ätzverfahren,
das die selektiven Ätzraten
der Siliziumoxid- und Siliziumnitridschicht ausnutzt, verwendet,
um zum Ausbilden einer selbst ausgerichteten (self-aligned) Kontaktöffnung 23,
die den Substratbereich zwischen den Leiterstrukturen 19 freilegt,
die Siliziumoxidisolationsschicht 22 wegzuätzen. 1 FIG. 12 shows a cross-sectional view of a semiconductor device having a self-aligned contact structure (hereinafter "self-aligned" is referred to as "self-aligned") formed according to a conventional method. According to 1 contain line-like conduction structures 19 on a semiconductor substrate 10 are formed, a first conductor layer 16 and a silicon nitride layer 18 that on the first conductor layer 16 After stacking silicon nitride spacers 20 on the sides of the line structures 19 becomes an insulation layer 22 , which consists of silicon oxide, over the line structures 19 and the substrate 10 educated. Subsequently, an anisotropic etching process that utilizes the selective etch rates of the silicon oxide and silicon nitride layers is used to form a self-aligned contact opening 23 covering the substrate area between the conductor structures 19 exposes the silicon oxide insulation layer 22 etch away.
Nach
einem Auftragen einer zweiten Leitungsschicht 24, welche
die selbst ausgerichtete Kontaktöffnung 23 auffüllt, wird
die zweite Leitungsschicht 24 durch ein Rückätzverfahren
oder ein chemisch-mechanisches Polieren (CMP) entfernt, bis die obere
Oberfläche
der Isolationsschicht 22 freigelegt ist. Im Ergebnis ist
damit eine selbst ausgerichtete Kontaktstruktur in der selbst ausgerichteten
Kontaktöffnung 23 ausgebildet.After applying a second conductor layer 24 which the self-aligned contact opening 23 fills up, becomes the second conductive layer 24 removed by an etch back or chemical mechanical polishing (CMP) until the top surface of the insulating layer 22 is exposed. The result is a self-aligned contact structure in the self-aligned contact opening 23 educated.
Bei
diesem herkömmlichen
Verfahren wird die Siliziumoxidisolationsschicht 22 unter
der Bedingung geätzt,
daß das
Siliziumoxid schneller als das Siliziumnitrid der auf der ersten
Leitungsschicht 16 aufgebrachten Siliziumnitridschicht 18 geätzt wird, wodurch
die selbst ausgerichtete Kontaktöffnung 23 ausgebildet
wird. Da Siliziumnitrid ein nicht-leitendes Material ist, wird zwischen
der ersten Leitungsschicht 16, die von der Siliziumnitridschicht 18 bedeckt
wird, und der zweiten Leitungsschicht 24 innerhalb der selbst
ausgerichteten Kontaktöffnung
kein elektrischer Kurzschluß erzeugt.
Da jedoch die Dielektrizitätskonstante
von Siliziumnitrid 7,5 beträgt, wird die Kapazität zwischen
der ersten Leitungsschicht 16 und der zweiten Leitungsschicht 24,
verglichen mit einer allgemeinen bzw. herkömmlichen Kontaktstruktur, bei
welcher die erste Leitungsschicht von der zweiten Leitungsschicht
unter Verwendung einer Siliziumoxidschicht mit einer Dielektrizitätskonstanten von
3,9 elektrisch isoliert ist, um einen Faktor von 2 vergrößert.In this conventional method, the silicon oxide insulating layer becomes 22 etched under the condition that the silicon oxide is faster than the silicon nitride on the first conductor layer 16 applied silicon nitride layer 18 is etched, causing the self-aligned contact opening 23 is trained. Since silicon nitride is a non-conductive material, it is interposed between the first conductive layer 16 that of the silicon nitride layer 18 is covered, and the second conductive layer 24 generates no electrical short circuit within the self-aligned contact opening. However, since the dielectric constant of silicon nitride 7 . 5 is, the capacitance between the first conductor layer 16 and the second conductive layer 24 , Compared with a general or conventional contact structure, wherein the first conductive layer of the second conductive layer using a Sili ziumoxidschicht with a dielectric constant of 3.9 is electrically isolated, increased by a factor of 2.
Für den Fall
einer DRAM-Vorrichtung, bei der eine Kondensator-Kontaktöffnung so
ausgebildet ist, daß sie
mit einer Bitleitung, die die oben beschriebene Self-Aligned-Kontaktstruktur
verwendet, selbst ausgerichtet ist, wird eine Bitleitungskapazität (CBL) verglichen mit einer allgemeinen bzw.
herkömmlichen
Kontaktstruktur vergrößert, bei
welcher die Bitleitung und der Kondensatorkontaktstopfen bzw. -stecker
(d.h., die Speicherelektrode) voneinander durch die Siliziumoxidschicht
isoliert sind, was zu einer verringerten Zellkapazität führt. Wenn
beispielsweise eine selbst ausge richtete Kondensator-Kontaktöffnung in
einer DRAM-Vorrichtung mit einem Designparameter von 0,15 μm ausgebildet
ist, wird eine Ladungskapazität
zwischen der Bitleitung und der Speicherelektrode so erhöht, daß die Bitleitungskapazität (CBL) auf 30 fF erhöht wird.In the case of a DRAM device in which a capacitor contact hole is formed to self-align with a bit line using the self-aligned contact structure described above, a bit line capacitance (C BL ) is compared with a general one or conventional contact structure in which the bit line and the capacitor contact plug (ie, the storage electrode) are isolated from each other by the silicon oxide layer, resulting in a reduced cell capacity. For example, when a self-aligned capacitor contact hole is formed in a DRAM device having a design parameter of 0.15 μm, a charge capacity between the bit line and the memory electrode is increased so that the bit line capacitance (C BL ) is increased to 30 fF.
2 zeigt eine Querschnittsansicht
einer Halbleitervorrichtung mit einer selbst ausgerichteten Kontaktstruktur
gemäß einem
anderen herkömmlichen
Verfahren, welches Dual-Abstandshalter verwendet. Gemäß 2 enthalten Leitungsstrukturen 39 vom
Zahlentyp, die auf einem Halbleitersubstrat 30 ausgebildet
sind, eine erste Leitungsschicht 36, die von einer Siliziumnitridschicht 38 bedeckt
ist. An den Seiten der Leitungsstrukturen 39 werden zwei Abstandshalter,
die aus einem Siliziumoxidabstandshalter 40 und einem Siliziumnitridabstandshalter 42 bestehen,
ausgebildet. Eine Isolationsschicht 44 wird über den
Leitungsstrukturen 39 und dem Substrat 30 ausgebildet
und zum Ausbilden einer selbst ausgerichteten Kontaktöffnung 45 maskiert,
die einen Abschnitt des Substrat 30 zwischen den Leitungsstrukturen 39 freilegt.
Die selbst ausgerichtete Kontaktöffnung 45 wird
mit einer zweiten Leitungsschicht 46 aufgefüllt, um
dadurch eine selbst ausgerichtete Kontaktstruktur auszubilden. 2 FIG. 12 shows a cross-sectional view of a semiconductor device having a self-aligned contact structure according to another conventional method using dual spacers. FIG. According to 2 contain line structures 39 of the number type, on a semiconductor substrate 30 are formed, a first conductor layer 36 that of a silicon nitride layer 38 is covered. On the sides of the line structures 39 be two spacers made of a silica spacer 40 and a silicon nitride spacer 42 exist, trained. An isolation layer 44 is about the line structures 39 and the substrate 30 formed and for forming a self-aligned contact opening 45 masked, which is a section of the substrate 30 between the line structures 39 exposes. The self-aligned contact opening 45 comes with a second conductive layer 46 filled to thereby form a self-aligned contact structure.
Gemäß diesem
zweiten herkömmlichen
Verfahren werden Abstandshalter 40, die aus Siliziumoxid
mit einer niedrigeren Dielektrizitätskonstanten als Siliziumnitrid
bestehen, auf beiden Seiten der Leitungsstrukturen 39 ausgebildet
und anschließend werden
weiter die Abstandshalter 42, die aus Siliziumnitrid bestehen,
zum Verwirklichen des selbst ausgerichteten Kontaktes ausgebildet.
Falls jedoch eine Fehlausrichtung während eines Lithographieverfahrens
für den
selbst ausgerichteten Kontakt auftritt, kann dies zu der unerwünschten
Situation führen, daß das Ätzen in
der Nähe
der Ecken der Leitungsstrukturen 39 derart fortschreitet,
daß der
Siliziumabstandshalter 40 zusammen mit der Siliziumoxidisolationsschicht 44 schnell
geätzt
wird, und somit die Oberfläche
der ersten Leitungsschicht 36 freigelegt wird. Folglich
kann ein elektrischer Kurzschluß zwischen
der ersten Leitungsschicht 36 und der zweiten Leitungsschicht 46 innerhalb
der selbst ausgerichteten Kontaktöffnung 45 erzeugt
werden.According to this second conventional method, spacers 40 , which consist of silicon oxide with a lower dielectric constant than silicon nitride, on both sides of the line structures 39 trained and then continue to be the spacers 42 formed of silicon nitride formed to realize the self-aligned contact. However, if misalignment occurs during a self-aligned contact lithography process, this can lead to the undesirable situation that etching occurs near the corners of the line structures 39 progresses so that the silicon spacer 40 together with the silicon oxide insulation layer 44 is rapidly etched, and thus the surface of the first conductor layer 36 is exposed. Consequently, an electrical short between the first conductor layer 36 and the second conductive layer 46 within the self-aligned contact opening 45 be generated.
Ein
anderes herkömmliches
Verfahren, bei dem eine selbst ausgerichtete Kontaktstruktur unter Verwendung
von Dual-Abstandshaltern realisiert ist, die aus einem Siliziumoxidabstandshalter
und einem Siliziumnitridabstandshalter bestehen, wird in dem US-Patent
Nr. 5 899 722 offenbart. 3 zeigt
eine Querschnittsansicht einer in diesem US-Patent offenbarten Halbleitervorrichtung.Another conventional method in which a self-aligned contact structure is realized using dual spacers consisting of a silicon oxide spacer and a silicon nitride spacer is disclosed in U.S. Patent No. 5,899,722. 3 shows a cross-sectional view of a disclosed in this US Patent semiconductor device.
Gemäß 3 enthalten linienartige
Halbleiterstrukturen 59, die auf einem Halbleitersubstrat 50 ausgebildet
sind, eine erste Leitungsschicht 56, die mit einer Siliziumnitridschicht 58 bedeckt
ist. Ein Siliziumnitridabstandshalter 60 und ein Siliziumoxidabstandshalter 62 werden
aufeinanderfolgend auf den Seiten der Leitungsstrukturen 59 ausgebildet.
Eine Siliziumoxid-Isolationsschicht 64 wird über den
Leitungsstrukturen 59 und dem Substrat 50 ausgebildet. Durch
Benutzen eines anisotropen Ätzverfahrens
unter Verwendung der selektiven Ätzraten
der Siliziumoxid- und Siliziumnitridschichten wird die Isolationsschicht 64 zum
Ausbilden einer selbst ausgerichteten Kontaktöffnung 65, die einen
Abschnitt des Substrats 50 zwischen den Leitungsstrukturen 59 freilegt,
weggeätzt.According to 3 contain line-like semiconductor structures 59 on a semiconductor substrate 50 are formed, a first conductor layer 56 that with a silicon nitride layer 58 is covered. A silicon nitride spacer 60 and a silicon oxide spacer 62 become consecutive on the sides of the line structures 59 educated. A silicon oxide insulation layer 64 is about the line structures 59 and the substrate 50 educated. By using an anisotropic etching process using the selective etching rates of the silicon oxide and silicon nitride layers, the insulating layer becomes 64 for forming a self-aligned contact opening 65 containing a section of the substrate 50 between the line structures 59 exposed, etched away.
Während diesen
anisotropen Ätzverfahrens werden
die Siliziumoxidabstandshalter 62 innerhalb der selbst
ausgerichteten Kontaktöffnung 65 zusammen
mit der Siliziumoxidisolationsschicht 64 weggeätzt. Anschließend wird
die selbst ausgerichtete Kontaktöffnung 65 mit
einer zweiten Leitungsschicht 66 aufgefüllt, um dadurch die selbst
ausgerichtete Kontaktstruktur auszubilden.During this anisotropic etching process, the silicon oxide spacers become 62 within the self-aligned contact opening 65 together with the silicon oxide insulation layer 64 etched away. Subsequently, the self-aligned contact opening 65 with a second conductive layer 66 filled to thereby form the self-aligned contact structure.
Gemäß dem in
US-Patent Nr. 5 899 722 offenbarten Verfahren wird, obwohl eine
Fehlausrichtung während
eines lithographischen Verfahrens zum Ausbilden des selbst ausgerichteten
Kontaktes auftreten derart kann, daß das Ätzen in der Nähe der Ecken
der Halbleiterstrukturen 59 fortschreitet, kein elektrischer
Kurzschluß zwischen
der ersten Leitungsschicht 56 und der zweiten Leitungsschicht 66 erzeugt,
da die obere Oberfläche
und die Seiten der ersten Leitungsschicht 56 mit der nichtleitenden
Siliziumnitridschicht 58 und dem Siliziumnitridabstandshalter 60 bedeckt
sind. Da jedoch die Siliziumoxidabstandshalter 62 innerhalb
der selbst ausgerichteten Kontaktöffnung 65 während des Ätzverfahrens
entfernt werden, bestehen lediglich die Siliziumnitridabstandshalter
mit einer höheren
Dielektrizitätskonstante
als das Siliziumoxid zwischen der ersten Leitungsschicht 56 und
der zweiten Leitungsschicht 66, welche ähnlich zu dem in 1 gezeigten herkömmlichen
Verfahren ist. Dementsprechend ist die Ladungskapazität zwischen
der ersten Leitungsschicht 56 und der zweiten Leitungsschicht 66 innerhalb
der selbst ausgerichteten Kontaktöffnung 65 nicht erniedrigt
und ist ähnlich
der in Bezug auf 1 beschriebenen.According to the method disclosed in U.S. Patent No. 5,899,722, although misalignment may occur during a lithographic process for forming the self-aligned contact, such etching may occur near the corners of the semiconductor structures 59 progresses, no electrical short between the first conductor layer 56 and the second conductive layer 66 generated because the upper surface and the sides of the first conductive layer 56 with the non-conductive silicon nitride layer 58 and the silicon nitride spacer 60 are covered. However, because the silicon oxide spacers 62 within the self-aligned contact opening 65 are removed during the etching process, only the Siliziumnitridabstandshalter exist with a higher dielectric constant than the silicon oxide between the first conductive layer 56 and the second conductive layer 66 which are similar to the one in 1 shown conventional method. Accordingly, the charge capacity is between the first conductive layer 56 and the second conductive layer 66 within the self-aligned contact opening 65 not demeaned and is similar in terms of 1 . described
Die
US-Patent Nr. 5 731 236, 5 766 992 und 5 817 562 offenbaren allgemeine
Verfahren, bei welchen ein Siliziumnitridabstandshalter ausgebildet wird,
nachdem ein Siliziumoxidabstandshalter an den Seiten der Leitungsstruktur
ausgebildet worden ist. Da gemäß diesen
Verfahren der Siliziumoxidabstandshalter durch ein thermisches Oxidationsverfahren
ausgebildet worden ist, ist der Siliziumoxidabstandshalter sehr
dünn (z.B.
eine Dicke von weniger als ca. 10nm), was nicht zu einer Verringerung
einer Ladungskapazität
führt.
Wenn jedoch der Siliziumoxidabstandshalter relativ schnell während des Ätzverfahrens
zu dem selbst ausgerichteten Kontakt geätzt wird, wird ein elektrischer
Kurzschluß zwischen
der Leitungsschicht und der leitenden Struktur innerhalb der selbst
ausgerichteten Kontaktöffnung
erzeugt. Ferner können
diese Verfahren nicht bei Fällen
angewendet werden, bei denen der Leiter aus einem Metall besteht,
das leicht oxidiert werden kann.The
U.S. Patent Nos. 5,731,236, 5,766,992 and 5,817,562 disclose general
Method in which a silicon nitride spacer is formed,
after a silicon oxide spacer on the sides of the line structure
has been trained. Because according to these
Method of silica spacers by a thermal oxidation method
has been formed, the Siliziumoxidabstandshalter is very
thin (e.g.
a thickness of less than about 10nm), which is not a reduction
a charge capacity
leads.
However, if the silica spacer becomes relatively fast during the etching process
is etched to the self-aligned contact, an electric
Short circuit between
the conductor layer and the conductive structure within the self
aligned contact opening
generated. Furthermore, can
these procedures do not apply in cases
be applied, in which the conductor is made of a metal,
which can be easily oxidized.
US-Patent
5 817 562 offenbart insbesonder die Verwendung eines Siliziumoxidabstandshalter (insultaing
sidewall spacer 28) um eine verbesserte polysilizium-FET-Gate-Elektrodenstrukturen
mit Seitenwandspacer für
selbstausgerichtete Kontakte zu schaffen. Das US-Patent 5 766 992
offenbart die Verwendung von Siliziumnitridspacern (13, 31 in 7 und 15),
die auf auf eine Siliziumoxidschicht (12, 30 in 7 und 15)
abgeschieden wird, zur Schaffung eines MOSFET unter Verwendung von selbst-ausgerichteten
Kontakte.In particular, U.S. Patent 5,817,562 discloses the use of an insulting sidewall spacer 28 to provide improved polysilicon FET gate structures with sidewall spacers for self-aligned contacts. US Pat. No. 5,766,992 discloses the use of silicon nitride spacers (US Pat. 13 . 31 in 7 and 15 ), which are deposited on a silicon oxide layer ( 12 . 30 in 7 and 15 ), to provide a MOSFET using self-aligned contacts.
Kurzfassung der ErfindungSummary of the invention
Es
ist daher Aufgabe der vorliegenden Erfindung, eine Halbleitervorrichtung
zum Verrigern der Ladungskapazität
zwischen einer ersten Leitungsschicht und einer zweiten Leitungsschicht
innerhalb einer selbst ausgerichteten Kontaktöffnung zu schaffen, sowie ein
Herstellungsverfahren für
eine Halbleitervorrichtung zum Verringern der Ladungskapazität zwischen
einer ersten Leitungsschicht und einer zweiten Leitungsschicht innerhalb
einer selbst ausgerichteten Kontaktöffnung zu schaffen.It
It is therefore an object of the present invention to provide a semiconductor device
for reducing the charge capacity
between a first conductive layer and a second conductive layer
to create within a self-aligned contact opening, as well as a
Manufacturing process for
a semiconductor device for reducing the charge capacity between
a first conductive layer and a second conductive layer within
to create a self-aligned contact opening.
In Übereinstimmung
mit einem ersten Aspekt der vorliegenden Erfindung, wird eine Halbleitervorrichtung
vorgesehen, die ein Halbleitersubstrat und zwei voneinander beabstandete
auf dem Halbleitersubstrat ausgebildete Leitungsstrukturen aufweist, wobei
jede der Leitungsstrukturen eine erste Leitungsschicht und eine
auf der ersten Leitungsschicht aufgebrachte Siliziumnitridmaskierungsschicht
aufweist. Siliziumoxidabstandshalter sind auf beiden Seiten aller
Leitungsstrukturen ausgebildet, wobei die obere Oberfläche der
Siliziumoxidabstandshalter mit einer Höhe ausgebildet sind, die niedriger
als eine obere Oberfläche
einer Siliziumnitridmaskierungsschicht ist, wodurch obere Seitenabschnitte
der Leitungsstrukturen teilweise freigelegt sind. Anschließend werden
Siliziumnitridabstandshalter auf den freigelegten oberen Seitenabschnitten
der Leitungsstrukturen und der Oberfläche der Siliziumoxidabstandshalter
ausgebildet. Eine Isolationsschicht deckt die Leitungsstrukturen
und das Halbleitersubstrat ab, wobei die Isolationsschicht eine
selbst ausgerichtete Kontaktöffnung
aufweist, die die Siliziumnitridabstandshalter zwischen den beabstandeten
Leitungsstrukturen freilegt. Eine zweite Leitungsschicht füllt die
selbst ausgerichtete Kontaktöffnung
auf und ist mit den Leitungssstrukturen selbst ausgerichtet (self-aligned).In accordance
With a first aspect of the present invention, a semiconductor device
provided, which is a semiconductor substrate and two spaced apart
having formed on the semiconductor substrate line structures, wherein
each of the line structures has a first conduction layer and a
Silicon nitride masking layer deposited on the first conductive layer
having. Silicon oxide spacers are on both sides of all
Conductor structures formed, wherein the upper surface of the
Silicon oxide spacers are formed with a height that is lower
as an upper surface
a silicon nitride masking layer, thereby forming upper side portions
the line structures are partially exposed. Then be
Silicon nitride spacers on the exposed upper side sections
the line structures and the surface of the silicon oxide spacers
educated. An insulation layer covers the line structures
and the semiconductor substrate, wherein the insulating layer is a
Self-aligned contact opening
having the silicon nitride spacers between them spaced apart
Line structures exposed. A second conductive layer fills the
Self-aligned contact opening
on and is self-aligned with the line structures.
Bei
dem zweiten Aspekt der Erfindung wird eine dynamische Speichervorrichtung
mit wahlfreien Zugriff vorgesehen, die eine auf einem Halbleitersubstrat
ausgebildete erste Isolationszwischenschicht aufweist, in welcher
Transistoren bestehend aus einem Gate, einem Kondensator-Kontaktbereich
und einem Bitleitungs-Kontaktbereich ausgebildet sind. Die erste
Isolationszwischenschicht weist eine Bitleitungs-Kontaktöffnung auf,
die den Bitleitungs-Kontaktbereich freilegt. Zwei beabstandete Bitleitungsstrukturen
sind auf der ersten Isolationszwischenschicht ausgebildet. Der Kondensator-Kontaktbereich
ist unterhalb angeordnet und zwischen den Bitleitungsstrukturen
ausgerichtet, und jede der Bitleitungsstrukturen enthält eine
Bitleitung, die mit dem Bitleitungs-Kontaktbereich über eine
Bitleitungs-Kontaktöffnung
in Kontakt steht, und eine auf der Bitleitung aufgebrachte Siliziumnitridmaskierungsschicht. Siliziumoxidabstandshalter
sind auf den Seiten jeder Bitleitungsstruktur ausgebildet, wobei
eine obere Oberfläche
der Oxidabstandshalter mit einer Höhe ausgebildet ist, die höher als
die obere Oberfläche der
Siliziumnitridmaskierungsschicht ist, wodurch obere Seitenabschnitte
der Bitleitungsstrukturen teilweise freigelegt sind. Siliziumnitridabstandshalter werden
auf den freigelegten oberen Seitenabschnitten jeder der Bitleitungsstrukturen
und der Oberfläche
der Siliziumoxidabstandshalter ausgebildet. Eine zweite Isolationszwischenschicht,
die auf den Bitleitungsstrukturen und der ersten Isolationszwischenschicht
abgebildet ist, enthält
eine selbst ausgerichtete Kontaktöffnung, die Siliziumnitridabstandshalter in
dem Kondensator-Kontaktbereich freilegt. Eine Kondensatorleitungsschicht
füllt die
selbst ausgerichtete Kontaktöffnung
auf und ist mit dem Bitleitungsstrukturen selbst ausgerichtet.at
The second aspect of the invention is a dynamic storage device
provided with random access, one on a semiconductor substrate
formed first insulating intermediate layer, in which
Transistors consisting of a gate, a capacitor contact area
and a bit line contact region. The first
Isolation interlayer has a bit line contact opening,
which exposes the bit line contact area. Two spaced bitline structures
are formed on the first insulating interlayer. The capacitor contact area
is located below and between the bit line structures
aligned, and each of the bit line structures includes a
Bit line connected to the bit line contact area via a
Bit line contact opening
is in contact, and a silicon nitride masking layer deposited on the bit line. Siliziumoxidabstandshalter
are formed on the sides of each bit line structure, wherein
an upper surface
the oxide spacer is formed with a height higher than
the upper surface of the
Silicon nitride masking layer is, whereby upper side sections
the bit line structures are partially exposed. Silicon nitride spacers are
on the exposed upper side portions of each of the bit line structures
and the surface
the silicon oxide spacer is formed. A second isolation interlayer,
that on the bit line structures and the first isolation interlayer
is included
a self-aligned contact opening, the Siliziumnitridabstandshalter in
exposes the capacitor contact area. A capacitor line layer
fill those
Self-aligned contact opening
and is aligned with the bitline structures themselves.
Gemäß der vorliegenden
Erfindung sind Dual-Abstandshalter (d.h., ein Siliziumoxidabstandshalter
und ein Siliziumnitridabstandshalter) an den Seiten der Leitungsstrukturen
ausgebildet, die die erste die mit der Siliziumnitridmaskierungsschicht
bedeckte Leitungsschicht aufweisen. Die Seiten der ersten Leitungsschicht
sind mit den Siliziumoxidabstandshalter mit einer niedrigen Dielektrizitätskonstante
bedeckt, wodurch die Ladungskapazität zwischen der ersten Leitungsschicht
und der zweiten Leitungsschicht innerhalb der selbst ausgerichteten
Kontaktöffnung
verringert ist.According to the present invention, dual spacers (ie, a silicon oxide spacer and a silicon nitride spacer) are formed on the sides of the conductive patterns covering the first one with the silicon nitride masking layer te line layer have. The sides of the first conductive layer are covered with the silicon oxide spacers having a low dielectric constant, thereby reducing the charge capacity between the first conductive layer and the second conductive layer within the self-aligned contact hole.
Da
ferner die obere Oberfläche
der Siliziumoxidabstandshalter mit einer Höhe ausgebildet ist, die niedriger
als die obere Oberfläche
der Siliziumnitridmaskierungsschicht ist, bestehen lediglich die
Siliziumnitridabstandshalter an den Ecken der Leitungsstruktur.
Dementsprechend wird, obgleich eine Fehlausrichtung während eines
lithographischen Verfahrens für
den selbst ausgerichteten Kontakt erzeugt werden kann, kein elektrischer
Kurzschluß zwischen
der ersten Leitungsschicht und der zweiten Leitungsschicht innerhalb
der selbst ausgerichteten Kontaktöffnung erzeugt.There
furthermore, the upper surface
the silicon oxide spacer is formed with a lower height
as the upper surface
is the Siliziumnitridmaskierungsschicht is, consist only of
Silicon nitride spacers at the corners of the line structure.
Accordingly, although misalignment will occur during a
lithographic process for
the self-aligned contact can be generated, no electrical
Short circuit between
the first conductive layer and the second conductive layer within
generates the self-aligned contact opening.
Kurze Beschreibung
der ZeichnungenShort description
the drawings
Die
obigen Merkmale und anderen Vorteile der vorliegenden Erfindung
werden unter Bezugnahme auf die beispielhaften Ausführungsformen
in Zusammenhang mit der beigefügten
Zeichnung besser ersichtlich, in welcher:The
The above features and other advantages of the present invention
be with reference to the exemplary embodiments
in connection with the attached
Drawing better apparent in which:
1 eine Querschnittsansicht
einer Halbleitervorrichtung mit einer Self-Aligned-Kontaktstruktur
gemäß einem
ersten herkömmlichen
Verfahren zeigt; 1 shows a cross-sectional view of a semiconductor device with a self-aligned contact structure according to a first conventional method;
2 eine Querschnittsansicht
einer Halbleitervorrichtung mit einer Self-Aligned-Kontaktstruktur
gemäß einem
anderen herkömmlichen
Verfahren zeigt; 2 Fig. 12 shows a cross-sectional view of a semiconductor device having a self-aligned contact structure according to another conventional method;
3 eine Querschnittsansicht
einer Halbleitervorrichtung mit einer Self-Aligned-Kontaktstruktur
gemäß einem
weiteren anderen herkömmlichen Verfahren
zeigt; 3 Fig. 12 shows a cross-sectional view of a semiconductor device having a self-aligned contact structure according to another another conventional method;
4 eine Querschnittsansicht
einer Halbleitervorrichtung mit einer Self-Aligned-Kontaktstruktur
gemäß einer
Ausführungsform
der vorliegenden Erfindung zeigt; 4 FIG. 12 is a cross-sectional view of a semiconductor device having a self-aligned contact structure according to an embodiment of the present invention; FIG.
5 eine Draufsicht einer
DRAM-Vorrichtung gemäß einer
bevorzugten Ausführungsform
der vorliegenden Erfindung zeigt; 5 shows a plan view of a DRAM device according to a preferred embodiment of the present invention;
6 eine Querschnittsansicht
einer DRAM-Vorrichtung mit einer Self-Aligned-Kontaktöffnung gemäß einer
ersten Ausführungs form
der vorliegenden Erfindung entlang einer Linie 6-6' in 5 zeigt; 6 a cross-sectional view of a DRAM device with a self-aligned contact opening according to a first embodiment of the present invention along a line 6-6 'in 5 shows;
7A bis 7H Querschnittsansichten zeigen, wie
ein Herstellungsverfahren der in 6 gezeigten
DRAM-Vorrichtung darstellen; und 7A to 7H Cross-sectional views show how a manufacturing process of the in 6 represent DRAM device shown; and
8 eine Querschnittsansicht
einer DRAM-Vorrichtung mit einer Self-Aligned-Kontaktöffnung gemäß einer
zweiten Ausführungsform
der vorliegenden Erfindung entlang einer Linie 8-8' in 5 zeigt. 8th a cross-sectional view of a DRAM device with a self-aligned contact opening according to a second embodiment of the present invention along a line 8-8 'in 5 shows.
Beschreibung
der bevorzugten Ausführungsformendescription
of the preferred embodiments
Im
Folgenden wird die vorliegende Erfindung unter Bezugnahme auf die
beiliegende Zeichnung, in welcher bevorzugte Ausführungsformen
der Erfindung gezeigt sind, detaillierter beschrieben. Die Erfindung
kann jedoch verschiedenen Formen ausgeführt sein und sollte nicht als
auf die hierin dargelegten Ausführungsformen
beschränkt
ausgelegt werden; vielmehr sind diese Ausführungsformen dazu vorgesehen,
die Offenbarung möglichst
gründlich und
vollständig
zu machen, und dem Fachmann das Konzept der Erfindung vermitteln.
In der Zeichnung ist die Dicke der Schichten und der Bereiche der Übersichtlichkeit
halber vergrößert dargestellt.
Ebenso ist es ersichtlich, daß wenn
eine Schicht als „auf" einer anderen Schicht
oder Substrat bezeichnet wird, diese Schicht entweder direkt auf
der anderen Schicht oder dem Substrat angeordnet sein kann oder
ebenso dazwischenliegende Schichten vorhanden sein können.in the
Below, the present invention will be described with reference to FIGS
accompanying drawing, in which preferred embodiments
of the invention are described in more detail. The invention
However, it can be executed in different forms and should not be considered as
to the embodiments set forth herein
limited
be interpreted; rather, these embodiments are intended to
the revelation as possible
thoroughly and
Completely
and convey the concept of the invention to a person skilled in the art.
In the drawing, the thickness of the layers and the areas of clarity
half enlarged.
Likewise, it is apparent that when
one layer as "on" another layer
or substrate, this layer either directly on
the other layer or the substrate may be arranged or
as intermediate layers may be present.
4 zeigt eine Querschnittsansicht
einer Halbleitervorrichtung mit einer selbst ausgerichteten Kontaktstruktur
gemäß einer
Ausführungsform
der vorliegenden Erfindung. Gemäß 4 sind zwei Leitungsstrukturen 105,
von denen jede eine erste Leitungsschicht 102 und eine
auf der ersten leitenden Schicht 102 aufgebrachte Siliziumnitridmarkierungsschicht 104 enthält, auf
einem Halbleitersubstrat 100 ausgebildet. Die linienartigen
Leitungsstrukturen 105 sind mit einem vorbestimmten Zwischenraum
(S) ausgebildet. Vorzugsweise besteht die erste Leitungsschicht 102 aus
einem Metall, wie beispielsweise Wolfram (W), Titan (Ti) oder Titannitrid
(TiN). Alternativ kann die erste leitende Schicht 102 aus
dotiertem Polysilizium bestehen. 4 FIG. 12 is a cross-sectional view of a semiconductor device having a self-aligned contact structure according to an embodiment of the present invention. FIG. According to 4 are two line structures 105 each of which is a first conductive layer 102 and one on the first conductive layer 102 applied silicon nitride marking layer 104 contains, on a semiconductor substrate 100 educated. The linear line structures 105 are formed with a predetermined gap (S). Preferably, the first conductive layer 102 of a metal such as tungsten (W), titanium (Ti) or titanium nitride (TiN). Alternatively, the first conductive layer 102 consist of doped polysilicon.
Dual-Abstandshalter,
die aus einem Siliziumoxidabstandshalter 106 und einem
Siliziumnitridabstandshalter 108 bestehen, werden an den
Seiten der Leitungsstrukturen 105 ausgebildet. Der Siliziumabstandshalter 106 ist
mit einer Höhe
ausgebildet, die niedriger als die obere Oberfläche 104a der Siliziumnitridmaskierungsschicht 104 ist,
wodurch die oberen Abschnitte der Seiten 104b der Leitungsstrukturen 105 teilweise
freigelegt sind. Der Siliziumnitridabstandshalter 108 ist
ein äußerer Abstandshalter
und ist durchgängig
an den freigelegten Seiten 104b der Leitungsstrukturen 105 und
auf den Oberflächen
der Siliziumoxidabstandshalter 106 ausgebildet.Dual spacers made of a silicon oxide spacer 106 and a silicon nitride spacer 108 exist on the sides of the line structures 105 educated. The silicon spacer 106 is formed with a height lower than the upper surface 104a the silicon nitride masking layer 104 is, making the top sections of the pages 104b the line structures 105 are partially exposed. The silicon nitride spacer 108 is an outer spacer and is continuous on the exposed sides 104b the line structures 105 and on the surfaces of the silica spacers 106 ausgebil det.
Vorzugsweise
besteht der Siliziumoxidabstandshalter 106 aus einem mit
chemischer Dampfabscheidungsverfahren abgeschiedenem Siliziumoxid
und ist so ausgebildet, daß der
Abstand (d) zwischen der oberen Oberfläche 104a der Siliziumnitridmakierungsschicht 104 und
der oberen Oberfläche 106a der
Siliziumoxidabstandshalter 106 mehr als ungefähr 30 nm
beträgt.
Bei einer alternativen Ausführungsform
kann die obere Oberfläche 106a des Siliziumoxidabstandshalters
niedriger als die Bodenoberfläche 104c der
Siliziumnitridmaskierungsschicht 104 ausgebildet sein.Preferably, the Siliziumoxidabstandshalter 106 of a chemical vapor deposited silicon oxide and is formed so that the distance (d) between the upper surface 104a the silicon nitride coating layer 104 and the upper surface 106a the silica spacer 106 is more than about 30 nm. In an alternative embodiment, the upper surface 106a of the silicon oxide spacer lower than the soil surface 104c the silicon nitride masking layer 104 be educated.
Über den
Leitungsstrukturen 105 und dem Halbleitersubstrat 100 wird
eine Siliziumoxidisolationsschicht 110 ausgebildet, welche
danach zum Ausbilden einer selbst ausgerichteten Kontaktöffnung 112,
die die Siliziumnitridabstandshalter 108 in dem Zwischenraum
(S) der Leitungsstrukturen 105 freilegt, maskiert wird.
Die Siliziumoxidationsschicht 110 erstreckt sich ebenso
teilweise über
die obere Oberfläche
der Leitungsstrukturen 105.About the line structures 105 and the semiconductor substrate 100 becomes a silicon oxide insulating layer 110 formed, which thereafter to form a self-aligned contact opening 112 containing the silicon nitride spacers 108 in the gap (S) of the line structures 105 uncovered, is masked. The silicon oxidation layer 110 also extends partially over the upper surface of the conductive structures 105 ,
Die
selbst ausgerichtete Kontaktöffnung 112 wird
mit einer zweiten Leitungsschicht 114 aufgefüllt. Die
zweite Leitungsschicht 114 ist mit den Leitungsstrukturen 105 selbst
ausgerichtet, wodurch eine selbst ausgerichtete Kontaktstruktur
ausgebildet ist. Die zweite Leitungsschicht 114 kann zu
einem stöpsel
bzw -steckerartigen (plug type) Kontakt ausgebildet werden, wie
in 4 gezeigt, oder kann
zu einem vorbestimmten Muster durch ein herkömmliches Lithographieverfahren
ausgebildet werden.The self-aligned contact opening 112 comes with a second conductive layer 114 refilled. The second conductive layer 114 is with the line structures 105 self-aligned, whereby a self-aligned contact structure is formed. The second conductive layer 114 can be formed into a plug-type contact, as in FIG 4 or may be formed into a predetermined pattern by a conventional lithography method.
5 zeigt eine Draufsicht
einer DRAM-Vorrichtung gemäß einer
bevorzugten Ausführungsform der
vorliegenden Erfindung und zeigt einen Speicherzellenbereich. 6 zeigt eine Querschnittsansicht einer
DRAM-Vorrichtung mit einer selbst ausgerichteten Kontaktöffnung gemäß einer
ersten Ausführungsform
der vorliegenden Erfindung entlang einer Linie 6-6' in 5. 5 shows a plan view of a DRAM device according to a preferred embodiment of the present invention and shows a memory cell area. 6 FIG. 12 is a cross-sectional view of a DRAM device having a self-aligned contact hole according to a first embodiment of the present invention taken along a line 6-6 'in FIG 5 ,
Gemäß 5 und 6 werden auf einem Halbleitersubstrat 200,
das durch eine Feldoxidschicht 202 in einen aktiven Bereich 201 und
einen Isolationsbereich aufgeteilt ist, Transistoren bestehend aus einem
Gate 203 für
eine Wortleitung, einem Kondensator-Kontaktbereich (z.B. Source-Bereich) 205a und ein
Bitleitungs-Kontaktbereich (Drain-Bereich) 205b ausgebildet. Über den
Source-Drain-Bereichen 205a und 205b des Transistors
können
Lötaugenelektroden
bzw. Elektrodenpads 204a und 204b ausgebildet werden,
um die Formfaktoren (aspect ratios) der darauf ausgebildeten Kontaktöffnungen
zu verringern.According to 5 and 6 be on a semiconductor substrate 200 passing through a field oxide layer 202 into an active area 201 and an isolation region is split, transistors consisting of a gate 203 for a word line, a capacitor contact area (eg source area) 205a and a bit line contact region (drain region) 205b educated. Over the source-drain regions 205a and 205b of the transistor can solder electrodes or electrode pads 204a and 204b be formed to reduce the aspect ratios of the contact openings formed thereon.
Über den
Transistoren und dem Halbleitersubstrat 200 ist eine erste
Isolationszwischenschicht 206 mit einer Bitleitungs-Kontaktöffnung 207,
die den Drain-Bereich 205b freilegt, oder die Lötaugenelektrode 204b ausgebildet,
die einen Kontakt mit dem Drain-Bereich 205b hat.About the transistors and the semiconductor substrate 200 is a first insulation interlayer 206 with a bit line contact opening 207 covering the drain area 205b exposed, or the pad electrode 204b formed, which makes contact with the drain area 205b Has.
Auf
der ersten Isolationszwischenschicht 206 werden zwei Bitleitungsstrukturen 211,
die eine Bitleitung 208 enthält, die einen Kontakt mit dem Drain-Bereich 205b über die
Bitleitungs-Kontaktöffnung 207 herstellt,
und eine Siliziumnitridmaskierungsschicht 210, die auf
der Bitleitung 208 aufgebracht ist, ausgebildet. Jede der
Bitleitungs strukturen 211 ist zu einer Linie maskiert.
Der Kondensator-Kontaktbereich (z.B. der Source-Bereich 205a oder
die Pad-Elektrode 204a, die im Kontakt mit dem Source-Bereich 205a steht)
ist zwischen den Bitleitungsstrukturen 211 unterliegend
angeordnet. Mit anderen Worten der Kondensator-Kontaktbereich ist
unterhalb angeordnet und zwischen den Bitleitungsstrukturen ausgerichtet.On the first insulation interlayer 206 become two bit line structures 211 that is a bitline 208 Contains that make contact with the drain area 205b via the bit line contact opening 207 and a silicon nitride masking layer 210 that is on the bit line 208 is applied, formed. Each of the bit line structures 211 is masked to a line. The capacitor contact area (eg the source area 205a or the pad electrode 204a that are in contact with the source area 205a is) between the bit line structures 211 arranged underneath. In other words, the capacitor contact region is disposed below and aligned between the bit line structures.
Dual-Abstandshalter
werden auf beiden Seiten jeder Bitleitungsstruktur 211 ausgebildet
und enthalten einen Siliziumoxidabstandshalter 212 und
einen Siliziumnitridabstandshalter 214. Der Siliziumoxidabstandshalter 212 ist
mit einer Höhe
ausgebildet, die niedriger als die obere Oberfläche 210a der Siliziumnitridmaskierungsschicht 210 ist,
wodurch die oberen Abschnitte der Seiten 210b jeder Bitleitungsstruktur 211 teilweise
freigelegt sind. Vorzugsweise besteht der Siliziumoxidabstandshalter 212 aus
einem CVD-Siliziumoxid und ist so ausgebildet, daß der Abstand
(d) zwischen der oberen Oberfläche 210a der
Siliziumnitridmaskierungsschicht 210 zu der oberen Oberfläche 212a des
Siliziumoxidabstandshalters 212 mehr als ungefähr 30nm
beträgt. Bei
einer alternativen Ausführungsform
kann die obere Oberfläche 212a des
Siliziumoxidabstandshalters 212 niedriger als die Bodenoberfläche 210d der
Siliziumnitridmaskierungsschicht 210 ausgebildet sein.Dual spacers will be on both sides of each bitline structure 211 formed and contain a Siliziumoxidabstandshalter 212 and a silicon nitride spacer 214 , The silica spacer 212 is formed with a height lower than the upper surface 210a the silicon nitride masking layer 210 is, making the top sections of the pages 210b each bit line structure 211 are partially exposed. Preferably, the Siliziumoxidabstandshalter 212 of a CVD silicon oxide and is formed so that the distance (d) between the upper surface 210a the silicon nitride masking layer 210 to the upper surface 212a of the silicon oxide spacer 212 more than about 30nm. In an alternative embodiment, the upper surface 212a of the silicon oxide spacer 212 lower than the soil surface 210d the silicon nitride masking layer 210 be educated.
Der
Siliziumnitridabstandshalter 214 ist ein äußerer Abstandshalter
und ist durchgehend auf der Seite 210b jeder Bitleitungsstruktur 211 und
auf der Oberfläche
der Siliziumoxidabstandshalter 212 ausgebildet.The silicon nitride spacer 214 is an outer spacer and is continuous on the side 210b each bit line structure 211 and on the surface of the silica spacers 212 educated.
Eine
zweite Isolationszwischenschicht 216 ist auf den Bitleitungsstrukturen 211 und
der ersten Isolationszwischenschicht 206 ausgebildet. Durch die
zweite Isolationszwischenschicht 216 wird eine selbst ausgerichtete
Kontaktöffnung 218 ausgebildet, die
die Siliziumnitridabstandshalter 214 in dem Kondensator-Kontaktbereich
(z.B. der Source-Bereich 205a oder die Pad-Elektrode 204,
die in Kontakt mit dem Source-Bereich 205a steht) freilegt,
und erstreckt sich teilweise über
die obere Oberfläche
jeder der Bitleitungsstrukturen 211.A second insulation interlayer 216 is on the bitline structures 211 and the first insulating interlayer 206 educated. Through the second insulation interlayer 216 becomes a self-aligned contact opening 218 formed the silicon nitride spacers 214 in the capacitor contact region (eg the source region 205a or the pad electrode 204 that are in contact with the source area 205a stands), and partially extends over the upper surface of each of the bit line structures 211 ,
Die
selbst ausgerichtete Kontaktöffnung 218 wird
mit einer Kondensator-Leitungsschicht 220 aufgefüllt. Die
Kondensator-Leitungsschicht 220 ist zu den Bitleitungsstrukturen 211 selbst
ausgerichtet, um dadurch eine selbst ausgerichtete Kontaktstruktur auszubilden.
Die Kondensator-Leitungsschicht 220 kann zu einem steckerartigen
Kontakt, wie in 6 gezeigt,
ausgebildet werden, oder kann zu einem Speicherelektrodenmuster
durch ein herkömmliches Lithographieverfahren
ausgebildet sein.The self-aligned contact opening 218 comes with a capacitor line layer 220 refilled. The capacitor line layer 220 is to the bit line structures 211 self-aligned, thereby forming a self-aligned contact structure. The capacitor line layer 220 can cause a plug-like contact, as in 6 may be formed, or may be formed into a storage electrode pattern by a conventional lithography method.
7A bis 7H sind Querschnittsansichten, die ein
Herstellungsverfahren der in 6 gezeigten DRAM-Vorrichtung
darstellen. 7A stellt
den Schritt eines Ausbildens der Bitleitungsstrukturen 211 dar.
Gemäß einem
herkömmlichen
Isolationsverfahren, z.B. einem verbesserten LOCOS-Verfahren (Local
Oxidation of Silizium), wird eine Feldoxidschicht 202 auf
einem Halbleitersubstrat 200 ausgebildet. Dementsprechend
ist das Halbleitersubstrat 200 in einen aktiven Bereich
(201 in 5)
und einen Isolationsbereich aufgeteilt. 7A to 7H FIG. 15 are cross-sectional views illustrating a manufacturing process of the present invention. FIG 6 represent DRAM device shown. 7A illustrates the step of forming the bit line structures 211 According to a conventional isolation method, for example an improved LOCOS (Local Oxidation of Silicon) process, a field oxide layer 202 on a semiconductor substrate 200 educated. Accordingly, the semiconductor substrate 200 into an active area ( 201 in 5 ) and an isolation area.
Anschließend werden
Transistoren auf dem aktiven Bereich 201 des Halbleitersubstrats 200 ausgebildet.
Insbesondere nach einem Aufwachsen einer dünnen Gate-Oxidschicht (nicht gezeigt) auf der Oberfläche des
aktiven Bereichs 201 unter Verwendung eines thermischen
Oxidationsverfahrens wird ein Gate 203 darauf zur Verwendung
als eine Wortleitung ausgebildet. Vorzugsweise weist das Gate 203 eine
Polyzidstruktur auf, die eine Polysiliziumschicht (welche unter
Verwendung eines herkömmlichen
Dotierungs-Verfahrens, wie beispielsweise Diffusion, Ionenimplantation
oder In-Situ-Dotierung, stark dotiert worden ist) und einer Wolfram-Silizidschicht
aufweist, die auf der Polysiliziumschicht aufgebracht ist. Ferner
ist das Gate 203 mit einer Siliziumoxidschicht oder einer
Siliziumnitridschicht (nicht gezeigt) bedeckt. An den Seiten des
Gates 203 sind Abstandshalter (nicht gezeigt) ausgebildet,
die aus Siliziumoxid oder Siliziumnitrid bestehen. Anschließend werden
Dotierungs-Ionen unter Verwendung des Gates 203 als eine
Maske zum Ausbilden von Source-Drain-Bereichen 205a und 205b in
der Oberfläche
des aktiven Bereichs 201 implantiert. Einer dieser Dotierungsbereiche
ist ein Kondensator-Kontaktbereich, der mit der Speicherelektrode
eines Kondensators ver banden wird, und der andere ist ein Bitleitungs-Kontaktbereich,
der mit einer Bitleitung verbunden wird. Bei der Ausführungsform
wird der Source-Bereich 205a der Kondensator-Kontaktbereich und
der Drain-Bereich 205b wird der Bitleitungsbereich.Subsequently, transistors become on the active area 201 of the semiconductor substrate 200 educated. In particular, after growing a thin gate oxide layer (not shown) on the surface of the active region 201 using a thermal oxidation process becomes a gate 203 designed for use as a wordline. Preferably, the gate 203 a polycide structure having a polysilicon layer (which has been heavily doped using a conventional doping process such as diffusion, ion implantation or in situ doping) and a tungsten silicide layer deposited on the polysilicon layer. Further, the gate 203 covered with a silicon oxide layer or a silicon nitride layer (not shown). On the sides of the gate 203 spacers (not shown) made of silicon oxide or silicon nitride are formed. Subsequently, doping ions are generated using the gate 203 as a mask for forming source-drain regions 205a and 205b in the surface of the active area 201 implanted. One of these doping regions is a capacitor contact region which is connected to the storage electrode of one capacitor and the other is a bit line contact region which is connected to a bit line. In the embodiment, the source region becomes 205a the capacitor contact area and the drain area 205b becomes the bit line area.
Anschließend wird
eine Isolationsschicht (nicht gezeigt) über den Transistoren und dem
Feldoxidbereich 202 abgeschieden und teilweise durch ein
lithographisches Verfahren geätzt,
wodurch die Source/Drain-Bereiche 205a und 205b teilweise
freigelegt sind. Eine Polysiliziumschicht wird auf der gesamten
Oberfläche
der resultierenden Struktur abgeschieden und zum Ausbilden der Lötaugen-
bzw Pad-Elektroden 204a und 204b, die jeweils
mit den Source/Drain-Bereichen 205a bzw. 205b in
Kontakt stehen, maskiert. Alternativ können die Pad-Elektroden 204a und 204b durch
ein Self-Aligned-Kontaktverfahren ausgebildet werden.Subsequently, an insulating layer (not shown) is placed over the transistors and the field oxide region 202 deposited and partially etched by a lithographic process, whereby the source / drain regions 205a and 205b are partially exposed. A polysilicon layer is deposited over the entire surface of the resulting structure and to form the pad electrodes 204a and 204b , each with the source / drain regions 205a respectively. 205b in contact, masked. Alternatively, the pad electrodes 204a and 204b be formed by a self-aligned contact method.
Anschließend wird
ein Borophosphorsilikat Glas (BPSG) oder ein undotiertes Silikatglas
(undoped silicate glass = USG) über
den Pad-Elektroden 204a und 204b sowie dem Halbleitersubstrat 200 abgeschieden,
wodurch eine erste Isolationszwischenschicht 206 ausgebildet
ist. Die erste Isolationszwischenschicht 206 wird durch
ein Rückfluß-Verfahren (reflow
method), einem Rückätz-Verfahren
oder einem chemisch-mechanischen Polier-Verfahren (CMP-Verfahren)
planarisiert. Durch Verwendung eines lithographischen Verfahrens
wird die erste Isolationszwischenschicht 206 zum Ausbilden
einer Bitleitungs-Kontaktöffnung
(207 in 5),
die die mit dem Drain-Bereich 205b in Kontakt stehende
Pad-Elektrode 204b freilegt, teilweise zurückgeätzt.Subsequently, a borophosphosilicate glass (BPSG) or an undoped silicate glass (undoped silicate glass = USG) over the pad electrodes 204a and 204b and the semiconductor substrate 200 deposited, creating a first insulating interlayer 206 is trained. The first insulation interlayer 206 is planarized by a reflow method, an etch back method, or a chemical mechanical polishing (CMP) method. By using a lithographic process, the first insulating interlayer becomes 206 for forming a bit line contact opening ( 207 in 5 ), which are connected to the drain area 205b contacting pad electrode 204b exposed, partially etched back.
Nach
einem Abscheiden eines Metalls, wie beispielsweise Wolfram (W),
Titan (Ti) oder Titannitrid (TiN) bis zu einer Dicke von ungefähr 100~120nm, so
daß die
Bitleitungs-Kontaktöffnung 207 aufgefüllt ist,
wird anschließend
eine Siliziumnitridschicht bis zu einer Dicke von ungefähr 180~200nm
darauf abgeschieden. Die Siliziumnitridschicht und das abgeschiedene
Metall werden durch ein lithographisches Verfahren maskiert, wodurch
die linienartige Bitleitungsstrukturen 211 einschließlich einer
Bitleitung 208 und einer Siliziumnitridmaskierungsschicht 210 ausgebildet
sind.After depositing a metal, such as tungsten (W), titanium (Ti) or titanium nitride (TiN) to a thickness of about 100 ~ 120nm, so that the bit line contact opening 207 then a silicon nitride layer is deposited thereon to a thickness of about 180 ~ 200nm. The silicon nitride layer and the deposited metal are masked by a lithographic process, whereby the line-like bit line structures 211 including a bit line 208 and a silicon nitride masking layer 210 are formed.
Alternativ
kann die Bitleitung 208 aus einem dotierten Polysilizium
anstelle des zuvor beschriebenen Metallmaterials bestehen.Alternatively, the bit line 208 consist of a doped polysilicon instead of the metal material described above.
Gemäß 7B wird eine Siliziumoxidschicht 212c durch
ein chemisches Dampf-Abscheidungs-Verfahren (CVD-Verfahren) über den
Bitleitungsstruktwen 211 und der ersten Isolationszwischenschicht 206 abgeschieden.According to 7B becomes a silicon oxide layer 212c by a chemical vapor deposition (CVD) method over the bit line structure 211 and the first insulating interlayer 206 deposited.
Gemäß 7C wird unter Verwendung
des hochselektiven Ätzverhältnisses
der Siliziumoxidschicht 212c im Bezug auf die Siliziumnitridschicht 210 die
Siliziumoxidschicht 212c zum Ausbilden von Siliziumoxidabstandshaltern 212 auf
den Seiten jedes der Bitleitungsstrukturen 211 anisotrop
weggeätzt.
Der Siliziumoxidabstandshalter 212 wird mit einer Höhe ausgebildet,
die niedriger als die obere Oberfläche 210a an der Siliziumnitridschicht 210 ist, wodurch
die oberen Abschnitte der Seiten 210b jeder der Bitleitungsstrukturen 211 teilweise
freigelegt sind. Vorzugsweise besteht der Siliziumoxidabstandshalter 212 aus
einem CVD-Siliziumoxid und ist derart ausgebildet, daß der Abstand
(d) zwischen der oberen Oberfläche 210a der
Siliziumnitridmaskierungsschicht 210 und der oberen Oberfläche 212a des
Siliziumoxidabstandshalters 212 mehr als ungefähr 30nm,
vorzugsweise 100nm beträgt.
Die Höhe
des Siliziumoxidabstandshalters 212 beträgt vorzugsweise
ungefähr
30 bis 40 nm. Alternativ kann die obere Oberfläche 212a des Siliziumoxidabstandshalters 212 niedriger
als die Bodenoberfläche 210c der
Siliziumnitridmaskierungsschicht 210 ausgebildet sein. Vorzugsweise
beträgt
die Ätzselektivität der Siliziumoxid-
zu den Siliziumnitrid-Schichten mehr als 5 : 1. Das Ätzverfahren
wird unter Verwendung eines Ätzgases
durchgeführt,
welches ein Gas enthält,
bei welchem das Verhältnis
(Atomverhältnis)
von Kohlenstoff (C) zu Flur (F) 1 : 2 oder größer ist. Beispiele des Ätzgases
enthalten ein Mischgas wie beispielsweise eines aus der Gruppe von
C4F8, C5F8 und C4F6, Sauerstoff (O2)-Gas
und Argon (Ar)-Gas.According to 7C is made using the highly selective etching ratio of the silicon oxide film 212c with respect to the silicon nitride layer 210 the silicon oxide layer 212c for forming silicon oxide spacers 212 on the sides of each of the bit line structures 211 etched away anisotropically. The silica spacer 212 is formed with a height lower than the upper surface 210a at the silicon nitride layer 210 is, making the top sections of the pages 210b each of the bit line structures 211 are partially exposed. Preferably, the Siliziumoxidabstandshalter 212 from a CVD silica and is so formed such that the distance (d) between the upper surface 210a the silicon nitride masking layer 210 and the upper surface 212a of the silicon oxide spacer 212 more than about 30nm, preferably 100nm. The height of the silica spacer 212 is preferably about 30 to 40 nm. Alternatively, the upper surface 212a of the silicon oxide spacer 212 lower than the soil surface 210c the silicon nitride masking layer 210 be educated. Preferably, the etching selectivity of the silicon oxide to the silicon nitride layers is more than 5: 1. The etching process is carried out using an etching gas containing a gas in which the ratio (atomic ratio) of carbon (C) to fluorine (F) 1 : 2 or greater. Examples of the etching gas include a mixed gas such as one of C 4 F 8 , C 5 F 8 and C 4 F 6 , oxygen (O 2 ) gas and argon (Ar) gas.
Gemäß 7C wird unter Verwendung
eines chemischen Dampfabscheidungsverfahren bei Niedrigdruck (low
pressure chemical vapor deposition = LPCVD) eine Siliziumnitridschicht 213 durchgehend
auf der ersten Isolationszwischenschicht 206, der oberen
Oberfläche 210a und
den Seiten 210b der Bitleitungsstrukturen 211 und
den Oberflächen
der Siliziumoxidabstandshalter 212 abgeschieden.According to 7C becomes a silicon nitride film using a low pressure chemical vapor deposition (LPCVD) method 213 continuously on the first insulating interlayer 206 , the upper surface 210a and the pages 210b the bit line structures 211 and the surfaces of the silica spacers 212 deposited.
Gemäß 7E wird die Siliziumnitridschicht 213 zum
Ausbilden der Siliziumnitridabstandshalter 214 auf den
vorhergehend freigelegten Seiten 210b jeder der Bitleitungsstrukturen 211 und
den Oberflächen
des Siliziumoxidabstandshalter 212 anisotrop weggeätzt. Die
Siliziumnitridabstandshalter 214 dienen als Stufe bzw.
Ansatz zum Stützen
der Bitleitungsstrukturen 211 während eines darauffolgenden Ätzverfahrens
zum Ausbilden eines selbst ausgerichteten Kontakts.According to 7E becomes the silicon nitride layer 213 for forming the silicon nitride spacers 214 on the previously exposed pages 210b each of the bit line structures 211 and the surfaces of the silicon oxide spacer 212 etched away anisotropically. The silicon nitride spacers 214 serve as a stage or approach to supporting the bitline structures 211 during a subsequent etching process to form a self-aligned contact.
Gemäß 7F wird eine Siliziumoxidschicht bis
zu einer Dicke von etwa 8000~15000Á auf der resultierenden Struktur
abgeschieden, wodurch eine zweite Isolationszwischenschicht 216 ausgebildet
ist.According to 7F a silicon oxide layer is deposited on the resulting structure to a thickness of about 8000~15000 Å, thereby forming a second insulating interlayer 216 is trained.
Gemäß 7G wird nach einem Beschichten
der zweiten Isolationszwischenschicht 216 mit einer Photolackschicht
die Photolackschicht freigelegt bzw. belichtet und zur Verwendung
als eine Maske für
den selbst ausgerichteten Kontakt entwickelt, wodurch ein Photolackmuster
(nicht gezeigt) ausgebildet ist, das einen selbst ausgerichteten
Kontaktbereich freilegt. Durch Verwendung des Photolackmusters als
eine Maske wird die zweite Isolationszwischenschicht 216 unter
Verwendung des hochselektiven Ätzverhältnisses
des Siliziumoxids bezüglich der
Siliziumnitridschichten anisotrop geätzt, wodurch die selbst ausgerichtete
Kontaktöffnung 218 ausgebildet
wird, die den Source-Bereich 205a oder die Pad-Elektrode 204a,
die mit dem Source-Bereich 205a in Kontakt steht, und den
darauf ausgebildeten Siliziumnitridabstandshalter 214 freilegt.According to 7G becomes after coating the second insulating interlayer 216 with a photoresist layer, the photoresist layer is exposed and developed for use as a mask for the self-aligned contact, thereby forming a resist pattern (not shown) exposing a self-aligned contact area. By using the resist pattern as a mask, the second insulation interlayer becomes 216 anisotropically etched using the highly selective etch ratio of the silicon oxide with respect to the silicon nitride layers, thereby providing the self-aligned contact opening 218 is formed, which is the source area 205a or the pad electrode 204a that with the source area 205a in contact, and the silicon nitride spacer formed thereon 214 exposes.
Gemäß 7H wird das Photolackmuster durch
Ashing- und Strip-Verfahren entfernt. Anschließend wird eine Kondensator-Leitungsschicht 220, beispielsweise
dotiertes Polysilizium, durch ein CVD-Verfahren derart abgeschieden,
daß die
selbst ausgerichtete Kontaktöffnung 218 ausgefüllt ist.
Die Kondensator-Leitungsschicht 220 wird durch ein Rückätzen oder
ein CMP-Verfahren solange entfernt, bis die obere Oberfläche der
zweiten Isolationsschicht 216 freigelegt ist, wodurch lediglich
eine steckerartige Kondensatorleitungsschicht 220 innerhalb der
selbst ausgerichteten Kontaktöffnung 218 verbleibt.
Alternativ kann die Kondensator-Leitungsschicht 220 mit
einem Speicherelektroden-Muster durch ein herkömmliches Lithographie-Verfahren maskiert
werden.According to 7H the photoresist pattern is removed by Ashing and Strip techniques. Subsequently, a capacitor conduction layer 220 For example, doped polysilicon deposited by a CVD method such that the self-aligned contact opening 218 is filled. The capacitor line layer 220 is removed by a back etch or a CMP process until the upper surface of the second insulation layer 216 is exposed, whereby only a plug-type capacitor line layer 220 within the self-aligned contact opening 218 remains. Alternatively, the capacitor conduction layer 220 are masked with a storage electrode pattern by a conventional lithography method.
Anschließend wird über allgemeine
Verfahren zum Ausbilden eines Kondensators ein Kondensator ausgebildet,
der aus einer Speicherelektrode, welche in Kontakt mit dem Source-Bereich 205a über die
selbst ausgerichtete Kontaktöffnung
steht, einer dielektrische Schicht und einer Plattenelektrode besteht.Subsequently, a capacitor is formed by general methods for forming a capacitor, which consists of a storage electrode which is in contact with the source region 205a over the self-aligned contact opening, a dielectric layer and a plate electrode is made.
Gemäß der ersten
Ausbildungsform der vorliegenden Erfindung sind die Seiten der Bitleitung 208 mit
dem Siliziumoxidabstandshalter 212 bedeckt, dessen die
Elektrizitätskonstante
niedriger als die von Siliziumnitrid ist, wodurch die Ladungskapazität (Bitleitungskapazität) zwischen
der Bitleitung 208 und der Kondensatorleitungsschicht 220 in
der selbst ausgerichteten Kontaktöffnung 218 verringert ist.According to the first embodiment of the present invention, the sides of the bit line 208 with the silicon oxide spacer 212 whose electricity constant is lower than that of silicon nitride, thereby reducing the charge capacity (bit line capacitance) between the bit line 208 and the capacitor line layer 220 in the self-aligned contact opening 218 is reduced.
Da
ferner die obere Oberfläche 212a des
Siliziumnitridabstandshalters 212 niedriger als die obere
Oberfläche 210a der
Siliziumnitridmaskierungsschicht 210 ist, besteht lediglich
der Siliziumnitridabstandshalter 214 an den Ecken der Bitleitungsstruktur 211.
Dem entsprechend ist auch, wenn eine Fehlausrichtung während eines
Lithographieverfahrens für
den selbst ausgerichteten Kontakt auftritt, der Stufenrand (shoulder
margin) durch den Siliziumnitridabstandshalter 214 sichergestellt
und somit wird kein elektrischer Kurzschluß zwischen der Bitleitung 208 und
dem Kontaktstecker 220 erzeugt.Further, because the upper surface 212a of the silicon nitride spacer 212 lower than the upper surface 210a the silicon nitride masking layer 210 is, there is only the Siliziumnitridabstandshalter 214 at the corners of the bit line structure 211 , Accordingly, even if misalignment occurs during a self-aligned contact lithography process, the shoulder margin is through the silicon nitride spacer 214 ensured and thus no electrical short between the bit line 208 and the contact plug 220 generated.
Um
den Verringerungseffekt der Ladungskapazität zu verbessern, wird es bevorzugt,
daß die obere
Oberfläche 212a des
Siliziumabstandshalters 212 höher als die Bodenoberfläche 210c der
Siliziumnitridmaskierungsschicht 210 ist.In order to improve the reducing effect of the charge capacity, it is preferable that the upper surface 212a of the silicon spacer 212 higher than the soil surface 210c the silicon nitride masking layer 210 is.
8 zeigt eine Querschnittsansicht
einer DRAM-Vorrichtung mit einer selbst ausgerichteten Kontaktöffnung gemäß einer
zweiten Ausführungsform
der vorliegenden Erfindung entlang einer Linie 8-8' in 5. 8th shows a cross-sectional view of a DRAM device with a self-aligned contact opening according to a second embodiment Form of the present invention along a line 8-8 'in 5 ,
Die
DRAM-Vorrichtung gemäß der zweiten Ausführungsform
ist die Gleiche wie bei der zuvor beschriebenen ersten Ausführungsform
mit der Ausnahme, daß die
obere Oberfläche 212a des
Siliziumoxidabstandshalters 212 niedriger als die Bodenoberfläche 210c der
Siliziumnitridmaskierungsschicht 210 ist, um dadurch den
Stufenrand des selbst ausgerichteten Kontaktverfahrens zu verbessern.The DRAM device according to the second embodiment is the same as the first embodiment described above except that the upper surface 212a of the silicon oxide spacer 212 lower than the soil surface 210c the silicon nitride masking layer 210 is to thereby improve the step edge of the self-aligned contact method.
Wie
gemäß der zuvor
beschrieben vorliegenden Erfindung werden an den Seiten der Leiterstruktur,
die die erste Leitungsschicht aufweist, die mit der Siliziumnitridmaskierungsschicht
bedeckt ist, Dual-Abstandshalter bestehend aus dem Siliziumoxidabstandshalter
und dem Siliziumnitridabstandshalter ausgebildet. Die Seiten der
ersten Leitungsschicht sind mit dem Siliziumoxidabstandshalter bedeckt,
dessen Dielektrizitätskonstante
niedrig ist, wodurch die Ladungskapazität zwischen der ersten Leitungsschicht
und der zweiten Leitungsschicht innerhalb der selbst ausgerichteten
Kontaktöffnung
verringert ist.As
according to the above
are described on the sides of the ladder structure,
having the first conductive layer connected to the silicon nitride masking layer
covered, dual spacers consisting of the silicon oxide spacer
and the silicon nitride spacer formed. The pages of
first conductive layer are covered with the silicon oxide spacer,
its dielectric constant
is low, reducing the charge capacity between the first conductor layer
and the second conductive layer within the self-aligned
contact opening
is reduced.
Da
ferner der Siliziumoxidabstandshalter mit einer Höhe ausgebildet
ist, die niedriger als die obere Oberfläche der Siliziumnitridmaskierungsschicht
ist, bestehen die Siliziumnitridabstandshalter lediglich an den
Ecken der Leiterstruktur. Obgleich während eines Lithographieverfahrens
für den
selbst ausgerichteten Kontakt eine Fehlausrichtung auftreten kann, wird
demgemäß kein elektrischer
Kurzschluß zwischen
der ersten Leitungsschicht und der zweiten Leitungsschicht innerhalb
der selbst ausgerichteten Kontaktöffnung erzeugt.There
Further, the Siliziumoxidabstandshalter formed with a height
which is lower than the upper surface of the silicon nitride masking layer
is, the silicon nitride spacers exist only on the
Corners of the ladder structure. Although during a lithography process
for the
Self-aligned contact can cause misalignment
accordingly no electrical
Short circuit between
the first conductive layer and the second conductive layer within
generates the self-aligned contact opening.
Während die
vorliegende Erfindung insbesondere im Bezug auf ihre beispielhaften
Ausführungsformen
gezeigt und beschrieben worden ist, ist es für den Fachmann ersichtlich,
daß zahlreiche
Veränderungen
in Form und Detail ausgeführt
werden können,
ohne von dem Inhalt und Umfang der Erfindung, wie sie durch die
beigefügten
Ansprüche
bestimmt sind, abzuweichen.While the
present invention particularly with reference to its exemplary
embodiments
shown and described, it will be apparent to those skilled in the art
that many
changes
executed in form and detail
can be
without departing from the content and scope of the invention as given by the
attached
claims
are intended to depart.