DE10133595B4

DE10133595B4 - Pufferschaltung, Speicherzugriffsverfahren und Reed-Solomon-Decoder

Info

Publication number: DE10133595B4
Application number: DE10133595A
Authority: DE
Inventors: Hyung-Joon Kwon
Original assignee: Samsung Electronics Co Ltd
Current assignee: Samsung Electronics Co Ltd
Priority date: 2000-10-25
Filing date: 2001-07-02
Publication date: 2009-01-22
Anticipated expiration: 2021-07-03
Also published as: JP3862062B2; KR100370239B1; KR20020032038A; JP2002164792A; TW514933B; NL1018416C2; NL1018416A1; GB2369215B; US6639865B2; CN1317643C; CN1350369A; GB2369215A; DE10133595A1; US20020075715A1; GB0116275D0

Abstract

Pufferschaltung zum gleichzeitigen Schreiben und Lesen von Daten während einer jeweiligen von aufeinanderfolgenden Rahmenperioden, mit
– einem Speicherbauelement mit einer Mehrzahl von Dualbank-RAMs (310, 320, 330) oder mit mehreren Speichern, von denen jeder Doppelbänke aufweist, und
– einem Speichersteuerschaltkreis (300), der mit den mehreren Doppelbank-RAMs oder Speichern gekoppelt und dafür eingerichtet ist, in jeder Rahmenperiode das Schreiben in eine Bank und das Lesen aus einer anderen Bank, die in einem anderen von den mehreren Doppelbank-RAMs oder Speichern enthalten ist als die Bank, in die gleichzeitig geschrieben wird, freizugeben und von einer zur nächsten Rahmenperiode das Schreiben und das Lesen von Daten zyklisch für je eine nächste Bank derart freizugeben, dass aus jeder Bank der Doppelbank-RAMs in Abständen einer vorgegebenen Anzahl von Rahmenperioden gelesen und in selbige mit demselben Abstand geschrieben wird.

Description

Die Erfindung bezieht sich auf eine Pufferschaltung zum gleichzeitigen Schreiben und Lesen von Daten während einer jeweiligen von aufeinanderfolgenden Datenrahmenperioden, auf ein zugehöriges Speicherzugriffsverfahren und auf einen zugehörigen Reed-Solomon-Decoder mit Pipelinebetrieb.
Beim Übertragen und Speichern großer digitaler Datenmengen treten unvermeidlich Fehler in den Datenkanälen und Übertragungsmedien auf. Es sind eine Vielzahl von Techniken bekannt, mit denen versucht wird, derartige Fehler zu identifizieren und die Daten wiederzugewinnen, soweit möglich. Von diesen Techniken hat die Reed-Solomon-Codierung breite Anwendung gefunden. Reed-Solomon-Codes sind blockbasierte Fehlerkorrekturcodes, die ausgezeichnete Fehlerkorrekturfähigkeiten sowie effiziente Codierungs- und Decodierungseigenschaften zeigen und daher eine breite Palette von Anwendungsmöglichkeiten in Einrichtungen zur digitalen Kommunikation und Speicherung besitzen.
Allgemein formt ein Reed-Solomon-Codierer ein Codewort, das eine Anzahl n von Symbolen aufweist, z. B. 8-Bit-Bytes, durch Hinzufügen einer Anzahl 2t von Paritätssymbolen in einen Datenblock mit einer Anzahl k von Datensymbolen um, wobei 2t = n – k gilt. Reed-Solomon-Codeworte werden üblicherweise mit den Buchstaben RS(n, k) bezeichnet. Beispielsweise besitzt im Code RS(255, 223) jedes Codewort 255 Codewort-Bytes, die sich auf 223 Daten-Bytes und 32 Paritäts-Bytes aufteilen.
Andererseits verarbeitet ein Reed-Solomon-Decoder jedes Codewort mit dem Ziel, Fehler zu korrigieren, die während einer Übertragung oder Speicherung auftreten, und die Originaldaten wiederzugewinnen. Der Decoder ist in der Lage, bis zu t Fehlersymbole in jedem Codewort zu korrigieren. Beispielsweise ist im Code RS(255, 223) n – k = 2t = 32, so dass bis zu 16 Fehlersymbole in jedem Codewort korrigiert werden können.
Allgemein kann der Reed-Solomon-Decodierprozess in acht hauptsächliche Berechnungsschritte unterteilt werden, wenn sowohl eine Fehler- als auch eine Irrungs-Korrektur durchgeführt werden. Eine „Irrung" liegt vor, wenn der Wert eines Symbols unrichtig ist, die Position des Symbols jedoch bekannt ist. Ein „Fehler" liegt vor, wenn keine Information bezüglich eines unrichtigen Symbols bekannt ist. Die Berechnungsschritte der Fehler- und Irrungs-Decodierung sind folgende. Im ersten Schritt wird aus dem empfangenen/wiedergewonnenen, eingegebenen Codewort ein Syndrom berechnet, um die Existenz eines Fehlers zu detektieren. In einem zweiten Schritt werden Irrungs-Merker gepuffert, die synchron mit dem eingegebenen Codewort zugeführt werden. In einem dritten Schritt wird das Syndrom unter Verwendung der Irrungs-Merker modifiziert. In einem vierten Schritt wird ein Irrungs-Lokalisierpolynom erzeugt. In einem fünften Schritt werden Koeffizienten des Irrungs-Lokalisierpolynoms und ein Fehlerbestimmungspolynom unter Verwendung der modifizierten Syndromwerte und des Irrungs-Lokalisierpolynoms berechnet. In einem sechsten Schritt werden die Wurzeln des Fehler-Lokalisierpolynoms aufgesucht. In einem siebten Schritt wird die Größe von Fehlerwerten berechnet. In einem achten Schritt werden die Fehler unter Verwendung des im vierten Schritt erhaltenen Wertes und der im dritten Schritt gewonnenen Position korrigiert. Wenn nur eine Fehlerkorrektur und keine Irrungskorrektur durchgeführt wird, entfallen der zweite bis vierte Schritt.
Die obigen acht Schritte erfordern Speicherzugriff. So wird das empfangene Codewort im ersten Schritt temporär in einem Speicher gespeichert und später im achten Schritt wieder aus dem Speicher zur Korrektur abgerufen.
Die Decodierberechnungen sowie die zugehörige Hardware und/oder Software des Reed-Solomon-Decoders sind komplexer als für den Codierprozess, und es ist oftmals schwierig, Decoder zu realisieren, die ausreichend hohe Verarbeitungsgeschwindigkeiten haben. Dies kann speziell im Hinblick auf den gegenwärtigen Bedarf nach digitalen Datenverarbeitungssystemen mit höherer Geschwindigkeit zu Problemen führen.
Im Bemühen, die Geschwindigkeiten zu steigern, ist das Ausführen der Berechnungen des Reed-Solomon-Decoders im Pipelinebetrieb eine mögliche Lösung. Die Berechnungen haben jedoch unterschiedliche Latenzen in Abhängigkeit von der Anzahl an Fehlern und den Längen der Codeworte, so dass der Pipelinebetrieb durch die Einheit oder den Block mit der längsten Latenz begrenzt ist. Außerdem erzeugt, selbst wenn Latenzen der Verarbeitungsblöcke auf einen einzelnen Rahmen mit einer Anzahl n von Zyklen, d. h. ein Codewort, reduziert werden, der Speicher zum temporären Speichern des angegebenen Codeworts vor der Korrektur einen Engpass, da mindestens 2n Zyklen benötigt werden, um zuerst das Codewort zu speichern und dann das Codewort zwecks Korrektur desselben wieder abzurufen.
In der Patentschrift US 4.725.987 ist eine Speichervorrichtung zur digitalen Bildspeicherung beschrieben, die einen Speicher mit mehreren DRAM-Speicherbänken und eine zugehörige Pufferschaltung aufweist. Die Pufferschaltung beinhaltet einen Eingabepuffer, der Daten mit hoher Systemrate empfängt und in Einheiten eines jeweiligen Datenwortes parallel mit geringerer Bildspeicherrate in eine jeweils ausgewählte Speicherbank überträgt, und einen Ausgabepuffer, der gleichzeitig Daten mit der niedrigeren Bildspeicherrate von einer anderen ausgewählten Speicherbank empfängt und als jeweiliges Datenwort parallel mit der höheren Systemrate überträgt. Im gleichen Zeitraum führt zudem eine einzelne Widerauffrischschaltung eine Wiederauffrischung von Speicherzellen in wenigstens einer der nicht zum Schreiben oder Lesen ausgewählten Speicherbänke durch. Die Speicherbänke sind alternierend in geradzahlige und ungeradzahlige Bänke gruppiert, wobei die ungeradzahligen Bänke gemeinsam an eine erste und die geradzahligen Bänke gemeinsam an eine zweite Zeilenadressenauswahlleitung angeschlossen sind.
In der Patentschrift US 6.081.920 sind ein Verfahren zur Fehlerkorrektur eines Reed-Solomon-Codeworts und einen zugehörige Fehlerkorrekturvorrichtung offenbart, die einen Empfänger zum Empfangen und Speichern des Codeworts, einen Syndromerkenner zum Feststellen der Syndrome des Codeworts, einen speziellen achtstufigen Fehlergrößenbestimmer zum Feststellen der Anzahl an Fehlern im Codewort unter Verwendung der Syndrome, einen Fehlerlokalisierungspolynomerkenner zum Auffinden des Fehlerlokalisierungspolynoms des Codeworts, einen Fehlerlokalisierungserkenner zum Bestimmen der Fehlerpositionen aus dem Inversen der Wurzel des Fehlerlokalisierungspolynoms und einen Fehlerwerterkenner zum Bestimmen des Wertes der Fehler unter Verwendung der Fehlerpositionen und der Syndrome umfasst. Des weiteren kann eine Korrektureinheit zum Korrigieren des gespeicherten Codeworts unter Verwendung der Fehlerpositionen und der Fehlerwerte so wie ein Decoder zum Decodieren des entsprechend modifizierten Codeworts vorgesehen sein.
Der Erfindung liegt als technisches Problem die Bereitstellung einer Pufferschaltung, eines Speicherzugriffsverfahrens und eines Reed-Solomon-Decoders der eingangs genannten Art zugrunde, welche die Ausführung von Schreib/Lese-Vorgängen mit hoher Geschwindigkeit ermöglichen und möglichst geringe Speicherzugriffszeiten besitzen.
Die Erfindung löst dieses Problem durch die Bereitstellung einer Pufferschaltung mit den Merkmalen des Anspruchs 1, eines Speicherzugriffsverfahrens mit den Merkmalen des Anspruchs 11 und eines Reed-Solomon-Decoders mit den Merkmalen des Anspruchs 19.
Vorteilhafte Weiterbildungen der Erfindung sind in den Unteransprüchen angegeben.
Vorteilhafte Ausführungsformen der Erfindung sind in den Zeichnungen dargestellt und werden nachfolgend beschrieben. Hierbei zeigen:
1 ein Blockschaltbild eines auf Blockpipelinebetrieb hoher Geschwindigkeit ausgelegten Reed-Solomon-Decoders,
2 ein Blockdiagramm zur Veranschaulichung der Latenzen der Verarbeitungsblöcke des Reed-Solomon-Decoders von 1,
3 ein Blockdiagramm eines 3-RAM-Doppelbankbauelementes,
4 ein Flussdiagramm eines Verfahrens zum Zugreifen auf das 3-RAM-Doppelbankbauelement von 3,
5 und 6 Blockdiagramme zur Veranschaulichung der Auswahl von Bänken während Schreib/Lese-Vorgängen im 3-RAM-Doppelbankbauelement von 3 und
7 ein Ablaufdiagramm zur Veranschaulichung des Pipelinebetriebs des Reed-Solomon-Decoders von 1.
1 veranschaulicht einen Reed-Solomon-Decoder, der für einen Blockpipelinebetrieb mit hoher Geschwindigkeit ausgelegt ist. Dabei ist er sowohl zur Fehler- als auch zur Irrungskorrektur eingerichtet. Wie gezeigt, sind die Reed-Solomon-Decoderberechnungen im Pipelinebetrieb in fünf Stufen S1 bis S5 aufgeteilt. In einer alternativen, nur auf Fehlerkorrektur ausgelegten Realisierung fehlen verglichen mit der Konfiguration von 1 die innerhalb der gestrichelten Linie 110 enthaltenen Elemente, so dass dann nur vier Pipelinestufen benötigt werden.
Der Reed-Solomon-Decoder von 1 besitzt ein 3-RAM-Doppelbankbauelement 180 zum temporären Speichern eingegebener Daten DIN, d. h. eines Codeworts R(x). Dieses Bauelement besteht aus drei Speichern, z. B. drei RAMs, von denen jeder zwei Bänke umfasst. Ein zirkularer Steuermechanismus wird dazu verwendet, Schreib/Lese-Vorgänge in Abhängigkeit von einem Dateneingabetaktsignal CLK auszuführen. Kurz gesagt schreibt das 3-RAM-Doppelbankbauelement 180 die Eingabedaten DIN in ein ausgewähltes der drei RAMs und liest Daten aus einer Bank eines der anderen RAMs aus. Die Struktur und Betriebsweise des 3-RAM-Doppelbankbauelements 180 wird unten in Verbindung mit 3 genauer erläutert.
Wie weiter aus 1 ersichtlich, beinhaltet der Reed-Solomon-Decoder zur Fehler- und Irrungskorrektur des weiteren einen Syndromgenerator 100, einen Merker-Zähler und -Puffer 120, einen Irrungslokalisierpolynomgenerator 130, einen Syndrommodifizierer 140, einen Polynomkoeffizientengenerator 150, eine Fehlerwertbestimmungseinheit 160, eine Fehlerpositionssucheinheit 170 und einen Fehlerkorrektor 190. Wie vorstehend erwähnt, sind die von diesen Komponenten durchgeführten Berechnungen in die Stufen S1 bis S5 im Pipelinebetrieb aufgeteilt.
In der Stufe S1 berechnet der Syndromgenerator 100 ein Syndrom S(x) aus den Eingabedaten DIN. Außerdem zählt der Merker-Zähler und -Puffer 120 die Anzahl an Irrungsmerkern Era_Flag, die synchron mit den Eingabedaten DIN zugeführt werden und puffert die Irrungsmerker Era_Flag. Wenn keine Irrungsmerker Era_Flag vorliegen oder die Anzahl an eingegebenen Irrungsmerkern Era_Flag außerhalb eines erlaubten Korrekturbereichs liegt, wird nur eine Fehlerkorrektur durchgeführt. Dabei kann der erlaubte Korrekturbereich so definiert werden, dass nur eine Fehlerkorrektur durchgeführt wird, wenn mehr Irrungsmerker Era_Flag als die Anzahl an Irrungsmerkern des erlaubten Korrekturbereichs eingegeben werden. Wie gesagt, braucht der Reed-Solomon-Decoder den Merker-Zähler und Merker-Puffer 120 zur bloßen Fehlerkorrektur nicht zu enthalten.
In der Stufe S2 modifiziert der Syndrommodifizierer 140 das vom Syndromgenerator 100 generierte Syndrom S(x) mit den gepufferten Irrungsmerkern und gibt ein modifiziertes Syndrom T(x) ab. Im Fall einer bloßen Fehlerkorrektur wird das Syndrom S(x) nicht modifiziert, und der Syndrommodifizierer 140 entfällt. Der Irrungslokalisierpolynomgenerator 130 erzeugt ein Irrungslokalisierpolynom unter Verwendung der gepufferten Irrungsmerker. Wie oben erwähnt, wird nur eine Fehlerkorrektur durchgeführt, wenn die Anzahl an eingegebenen Irrungsmerkern Era_Flag gleich null ist oder außerhalb eines erlaubten Korrekturbereichs liegt. In diesem Fall generiert der Irrungslokalisierpolynomgenerator 130 einen Konstantwert, z. B. den Wert eins, anstelle eines Irrungslokalisierpolynoms.
In der Stufe S3 erzeugt der Polynomkoeffizientengenerator 150 die Koeffizienten eines Fehlerlokalisierpolynoms σ(x) zur Fehlerpositionssuche und ein Fehlerbestimmungspolynom e(x) zur Fehlerbestimmung unter Verwendung des modifizierten Syndroms T(x) und des Irrungslokalisierpolynoms bzw. des Konstantwertes 1. In diesem Ausführungsbeispiel verwendet der Polynomkoeffizientengenerator 150 einen euklidischen Algorithmus. Es versteht sich jedoch, dass genauso gut auch andere bekannte Algorithmen benutzt werden können. Nochmals sei gesagt, dass zur bloßen Fehlerkorrektur die im Block 110 enthaltenen Elemente entfallen können, so dass dann die Koeffizienten des Fehlerlokalisierpolynoms σ(x) und des Fehlerbestimmungspolynoms e(x) unter Verwendung des unmodifizierten Syndroms S(x) und des Konstantwertes, z. B. des Wertes 1, erzeugt werden.
In der Stufe S4 berechnet die Fehlerwertbestimmungseinheit 160 Fehlerwerte, und die Fehlerpositionssucheinheit 170 berechnet Fehlerpositionen auf der Basis der Koeffizienten des Fehlerlokalisierpolynoms σ(x) und des Fehlerbestimmungspolynoms e(x). Beispielsweise kann zur Berechnung der Lösung des Fehlerlokalisierpolynoms σ(x) und zur Transformation der erhaltenen Lösung in eine Polynomform ein Chien-Suchalgorithmus verwendet werden. Das transformierte Fehlerlokalisierpolynom, das mit Ω(x) bezeichnet ist, wird zur Berechnung von Fehlerpositionen herangezogen. In gleicher Weise berechnet die Fehlerwertbestimmungseinheit 160 aus den vom Polynomkoeffizientengenerator 150 zugeführten Koeffizienten ein Fehlerbestimmungspolynom E(x). Hierbei können die Fehlerpositionssucheinheit 170 und die Fehlerwertbestimmungseinheit 160 gemeinsam als eine Fehlerpositions- und Fehlerwert-Bestimmungseinheit bezeichnet werden.
In der Stufe S5 greift der Fehlerkorrektor 190 von 1 auf das 3-RAM-Dualbankbauelement 180 zu, um die zuvor in dieses geschriebenen Daten DIN zu lesen, wonach er die Fehler der gelesenen Daten unter Bezugnahme auf die durch die Fehlerpositionssucheinheit 170 identifizierten Fehlerpositionen und unter Bezugnahme auf die von der Fehlerwertbestimmungseinheit 160 berechneten Fehlerwerte korrigiert. Insbesondere korrigiert der Fehlerkorrektor 190 die Fehler, die in den Eingabedaten DIN, die aus dem 3-RAM-Doppelbankbauelement 180 wiedergewonnen wurden, enthalten sind, dadurch, dass die Eingabedaten DIN und die berech neten Fehlerwerte summiert werden und auf diese Weise Ausgabedaten DOUT erhalten werden, d. h. korrigierte Daten R'(x).
In nicht näher gezeigter Weise führt jeder Pipelinebetrieb-Verarbeitungsblock des Reed-Solomon-Decoders von 1 die zugehörigen Berechnungen in den Stufen S1 bis S5 in Abhängigkeit von einem Systemtaktsignal durch.
2 veranschaulicht die Latenz der Stufen S1 bis S5 des Reed-Solomon-Decoders von 1. Wie daraus ersichtlich, ist die maximale Latenz jedes Verarbeitungsblocks der Stufen S1, S2, S4 und S5 gleich einer Anzahl n an Zyklen, d. h. einem Block, wobei n die Anzahl von Bytes in jedem Codewort ist. Auch im Verarbeitungsblock der Stufe S3 beträgt die maximale Latenz n Zyklen. Es sei an dieser Stelle erwähnt, dass in einer diesbezüglichen US-Patentanmeldung Nr. 09/528.676 mit Anmeldetag 20. März 2000, auf die hierzu verwiesen wird, eine Technik zur Verringerung der maximalen Latenz der dritten Stufe S3, die sich auf die Polynomkoeffizientenerzeugung bezieht, auf n Zyklen beschrieben ist.
Somit ist gemäß 2 die maximale Latenz der Reed-Solomon-Berechnungsblöcke gleich n Zyklen. Allgemein ist der Pipelinebetrieb durch die Einheit bzw. den Block mit der höchsten Latenz begrenzt. Auch bei einer maximalen Latenz der Verarbeitungsblöcke von n Zyklen bzw. einem Rahmen erzeugt die Verwendung eines herkömmlichen Reed-Solomon-Decoderspeichers zum temporären Speichern des vor der Korrektur eingegebenen Codeworts einen Engpass. Dies liegt daran, dass der herkömmliche Speicher mindestens 2n Zyklen bzw. zwei Rahmen benötigt, um zuerst während der Stufe S1 das Codewort zu speichern und dann in der Stufe S5 das Codewort zwecks Korrektur desselben wiederzugewinnen. Das erfindungsgemäße 3-RAM-Doppelbankbauelement überwindet, wie unten erläutert, diese Schwierigkeit durch Reduzieren der Latenz der Schreib/Lese-Speichervorgänge auf n Zyklen bzw. 1 Rahmen.
Eine bevorzugte Realisierung des 3-RAM-Doppelbankbauelementes 180 von 1 ist in 3 dargestellt. Wie daraus ersichtlich, umfasst dieses 3-RAM-Doppelbankbauelement 180 eine zirkulare Puffersteuereinheit 300, ein erstes Doppelbank-RAM 310, ein zweites Doppelbank-RAM 320 und ein drittes Doppelbank-RAM 330. Das erste Doppelbank-RAM 310 ist in eine BANK 0 und BANK 1, das zweite Doppelbank-RAM 320 in eine BANK 2 und BANK 3 und das dritte Doppelbank-RAM 330 in eine BANK 4 und eine BANK 5 unterteilt. Ein Adresssignal ADDR[7:0] wird einem 8-Bit-Adressbus 340 zugeführt, und die Eingabedaten DIN[7:0] werden einem 8-Bit-Datenbus 350 zugeführt. Das Ausgangssignal des 3-RAM-Doppelbankbauelements 180 ist ein paralleles 8-Bit-Signal MOUT[7:0], das dem in 1 gezeigten Fehlerkorrektor 190 zugeführt wird.
Die zirkulare Puffersteuereinheit 300 gibt einen Lese/Schreib-Befehl RE/WR, ein Freigabesignal ENABLE und ein Bankauswahlsignal BK_SEL an jedes der RAMs 310, 320 und 330 ab. Der Lese/Schreib-Befehl RE/WR spezifiziert einen Lese- oder Schreibvorgang für jedes RAM 310, 320, 330, und das Freigabesignal ENABLE gibt selektiv das jeweilige RAM 310, 320, 330 frei. Des weiteren wird das Bankauswahlsignal BK_SEL zum Adresssignal ADDR[7:0] zwecks Auswahl einer der beiden Bänke des jeweiligen RAMs 310, 320, 330 addiert. Beispielsweise wird, wenn das Bankauswahlsignal BK_SEL gleich null ist, eine erste der zwei Bänke eines zugehörigen RAMs ausgewählt, während eine zweite Bank desselben ausgewählt wird, wenn das Bankauswahlsignal BK_SEL gleich eins ist. Auf diese Weise fungieren der Lese/Schreib-Befehl RE/WR, das Freigabesignal ENABLE und das Bankauswahlsignal BK_SEL gemeinsam als ein Schreib-Bankzeiger und/oder ein Lese-Bankzeiger, der das Schreiben bzw. Lesen ausgewählter einzelner Bänke der RAMs 310, 320, 330 spezifiziert.
Im Betrieb legt die zirkulare Puffersteuereinheit 300 effektiv sowohl einen Schreib-Bankzeiger als auch einen Lese-Bankzeiger in jedem Speicher zyklus fest. Diese Schreib- und Lese-Bankzeiger werden so festgelegt, dass sich die Schreib-Bank und die Lese-Bank in verschiedenen der RAMs 310, 320, 330 befinden und ein vorgegebener Versatz zwischen der Schreib-Bank und der Lese-Bank von Speicherzyklus zu Speicherzyklus aufrechterhalten wird. Auf diese Weise können das Schreiben eines Datenrahmens, d. h. eines Codeworts, und das Lesen eines anderen Datenrahmens in jedem von aufeinanderfolgenden Speicherzyklen gleichzeitig durchgeführt werden.
Spezieller legt die zirkulare Puffersteuereinheit 300 in jedem Speicherzyklus das Freigabesignal ENABLE an zwei der RAMs 310, 320, 330 synchron mit dem Taktsignal CLK an, um diese beiden RAMs freizugeben. Des weiteren legt sie einen Lesebefehl RE an eines der beiden freigegebenen RAMs und einen Schreibbefehl WR an das andere der beiden freigegebenen RAMs an. Zudem fügt sie die 1-Bit-Bankauswahlsignale BK_SEL zu den Adresssignalen ADDR[7:0] hinzu, die an jedes der freigegebenen RAMs angelegt werden, um so eine der beiden Bänke jedes der freigegebenen RAMs auszuwählen, d. h. effektiv wird ein 9-Bit-Adresssignal an jedes der RAMs 310, 320, 330 angelegt. Für jeden Speicherzyklus werden daher eine Bank eines RAMs zum Schreiben und eine Bank eines davon verschiedenen RAMs zum Lesen freigegeben.
Jedes der RAMs 310, 320, 330 kann in Form eines statischen Speichers mit wahlfreiem Zugriff implementiert sein, d. h. als SRAM 0, SRAM 1 und SRAM 2. Vorzugsweise reicht die Speicherkapazität jeder Bank dafür aus, einen Rahmen bzw. ein Codewort an Daten zu speichern. Allgemein sollte dazu jede Bank eine Kapazität von n Symbolen bzw. Bytes für den RS(n, k)-Code aufweisen, und jedes RAM sollte eine Kapazität von 2n Symbolen haben. Im Beispiel von 3 kann die Bank jedes Doppelbank-RAMs Daten mit einer maximalen Länge von 256 Byte über ein Galois-Feld GF(2⁸) speichern.

Die untenstehende Tabelle 1 zeigt die Größe jedes RAMs und jeder Bank, wenn ein Reed-Solomon(RS)-Code (n, k) über ein Galois-Feld GF(2^m) vorliegt, wobei n die Länge, d. h. Anzahl an Symbolen bzw. Bytes, eines Codewortes, k die Länge, d. h. Anzahl von Symbolen oder Bytes, der vor dem Codieren eingegebenen Daten und m die Anzahl an Bits pro Byte bezeichnen. Tabelle 1

	Bankgröße	RAM-Größe	Datenbreite	Adressbreite
RS(n, k)-Code, GF(2^m)	n	2n	m	P + 1, wobei P die kleinste ganze Zahl ist, für die gilt: log₂n ≤ P
Wenn n = 256 und m = 8	256	512	8	8 + 1 = 9

Hierbei ist die Speicheradressbreite als ein Wert definiert, der dadurch erhalten wird, dass der Wert 1 zum Minimum einer ganzen Zahl P addiert wird, welche die Bedingung Logen ≤ P erfüllt. Wie zuvor angegeben, ist die Addition des Wertes 1 das Ergebnis der Auswahl einer Bank, welche das MSB der RAM-Adresse verwendet. Wie aus Tabelle 1 ersichtlich, beträgt die Bankgröße 256 Byte, und die RAM-Größe ist 512 Byte, wenn n = 256 und m = 8. Dabei betragen die Datenbreite 8 Bit und die Adressbreite 9 Bit.
Die Betriebsweise des 3-RAM-Doppelbankbauelementes 180 wird nun detaillierter unter Bezugnahme auf die 3 und 4 erläutert, wobei 4 ein Flussdiagramm zeigt, das ein Verfahren zum Zugreifen auf das 3-RAM-Doppelbankbauelement 180 veranschaulicht, wie es oben in Verbindung mit 3 diskutiert wurde.
Beim Zugreifen auf das 3-RAM-Doppelbankbauelement 180 wird der Betriebsmodus des Reed-Solomon-Decoders festgestellt, d. h. ob sowohl Feh ler- als auch Irrungskorrektur oder nur Fehlerkorrektur durchzuführen ist. Wie aus 4 ersichtlich, ist das Setzen des Schreib-Bankzeigers und des Lese-Bankzeigers für Fehler- und Irrungskorrektur (Schritt 400) verschieden vom Fall der bloßen Fehlerkorrektur (Schritt 410).
Speziell wird im Schritt 402 festgestellt, ob sowohl Fehler- als auch Irrungskorrektur ausgeführt werden sollen. Wie oben erläutert, erfolgt dies durch Überprüfen der Anzahl von Irrungsmerkern Era_Flag, die synchron mit den Eingabedaten DIN eingegeben werden. Wenn es einen oder mehrere Irrungsmerker Era_Flag bis zu einem erlaubten Maximum gibt, werden sowohl Fehler- als auch Irrungskorrektur ausgeführt.
Wenn im Schritt 402 festgestellt wird, dass sowohl Fehler- als auch Irrungskorrektur durchzuführen ist, wird ein Schritt 404 ausgeführt, in welchem die zirkulare Puffersteuereinheit 300 einen Versatz zwischen einem Schreib-Bankzeiger und einem Lese-Bankzeiger von vier Bänken festlegt. Dieser Versatz zwischen dem Schreib-Bankzeiger und dem Lese-Bankzeiger ist unter Bezugnahme auf 5 deutlicher ersichtlich. In einem ersten Rahmen T50 des Beispiels von 5 wird der Lese-Zeiger auf die Bank 0 des ersten RAMs gesetzt und der Schreib-Zeiger wird auf die BANK 4 des dritten RAMs gesetzt. Der Versatz zwischen dem Lese-Bankzeiger und dem Schreib-Bankzeiger beträgt daher vier Bänke. Der Lese- und der Schreibzeiger werden dann, wie in 5 dargestellt, in jedem von aufeinanderfolgenden Rahmen inkrementiert, wobei der Versatz von vier Bänken zwischen dem Lese-Bankzeiger und dem Schreib-Bankzeiger in jedem Rahmen aufrecht erhalten wird. Wenn der Lese-Bankzeiger mit BANK# bezeichnet wird, lässt sich der Schreib-Bankzeiger als BANK(# + 4) MOD 6 ausdrücken, wobei die Zahl 6 die Gesamtzahl von Bänken bezeichnet.
Wenn ohne Beschränkung der Allgemeinheit das Schreiben irgendeiner bestimmten Bank in einem ersten Rahmen auftritt, hat der Versatz von vier Bänken zur Folge, dass das Lesen derselben Bank in einem fünften Rahmen erfolgt. Wird beispielsweise die BANK 4 des dritten RAMs von 5 betrachtet, so wird in diese im ersten Rahmen T50 geschrieben, und im fünften Rahmen wird aus ihr gelesen. Diese Zeitabstimmung entspricht der Anzahl von fünf Stufen der Pipeline-Berechnungsvorgänge im Reed-Solomon-Decoder für sowohl Fehler- als auch Irrungskorrektur. Wenn daher in der ersten Berechnungsstufe die Eingabedaten DIN in die BANK 4 geschrieben werden, können dieselben Daten DIN aus der BANK 4 in der fünften Berechnungsstufe des im Pipelinebetrieb arbeitenden Decoders gelesen werden.
Wenn wieder bezugnehmend auf 4 im Schritt 402 stattdessen festgestellt wird, dass nur eine Fehlerkorrektur durchzuführen ist, wird ein Schritt 414 ausgeführt, in welchem die zirkulare Puffersteuereinheit 300 einen Versatz von drei Bänken zwischen einem Schreib-Bankzeiger und einem Lese-Bankzeiger festsetzt. Eine Korrektur von Fehlern erfolgt nur, wenn kein Fehlermerker Era_Flag eingegeben wird oder wenn die Anzahl an eingegebenen Fehlermerkern Era_Flag jenseits des erlaubten Korrekturbereichs liegt. Der Versatz von drei Bänken zwischen dem Schreib-Bankzeiger und dem Lese-Bankzeiger wird nun detaillierter unter Bezugnahme auf 6 erläutert. In einem ersten Rahmen T60 des Beispiels von 6 wird der Lesezeiger auf die BANK 0 des ersten RAMs gesetzt, und der Schreibzeiger wird auf die BANK 3 des zweiten RAMs gesetzt. Der Versatz zwischen dem Lese-Bankzeiger und dem Schreib-Bankzeiger beträgt somit drei Bänke. Der Lese- und der Schreibzeiger werden dann in jedem der in 6 gezeigten, aufeinanderfolgenden Rahmen inkrementiert, wobei der Versatz von drei Bänken zwischen dem Lese-Bankzeiger und dem Schreib-Bankzeiger in jedem Rahmen aufrechterhalten bleibt. Wenn der Lese-Bankzeiger mit BANK# ausgedrückt wird, lässt sich der Schreib-Bankzeiger durch BANK(# + 3) MOD 6 ausdrücken. Wenn ohne Beschränkung der Allgemeinheit das Schreiben in irgendeine bestimmte Bank angenommen in einem ersten Rahmen erfolgt, resultiert der Versatz von drei Bänken darin, dass das Lesen derselben Bank in einem vierten Rahmen erfolgt. Wenn beispielsweise in die BANK 3 des zweiten RAMs von 6 im ersten Rahmen T60 geschrieben wird, wird selbige im vierten Rahmen gelesen. Diese Zeitabstimmung entspricht der Anzahl von vier Stufen der Pipeline-Berechnungen im Reed-Solomon-Decoder im Fall der bloßen Fehlerkorrektur. Wenn daher in der ersten Berechnungsstufe die Eingabedaten DIN in die BANK 3 geschrieben werden, können dieselben Daten DIN aus der BANK 3 in der vierten Berechnungsstufe des Pipeline-Decoders gelesen werden.
Wenn wieder bezugnehmend auf 4 im Schritt 420 ein Schreibbefehl angelegt wurde, werden die Eingabedaten DIN in diejenige Bank geschrieben, die vom Schreib-Bankzeiger im Schritt 430 dafür bestimmt wurde. In gleicher Weise werden, wenn im Schritt 440 ein Lesebefehl RE angelegt wurde, die zuvor eingeschriebenen Eingabedaten DIN aus derjenigen Bank gelesen, die hierfür vom Lese-Bankzeiger im Schritt 450 bestimmt wurde. Dann werden im Schritt 460 die so gelesenen Daten DIN bezüglich Korrektur von Fehlern und/oder Irrungen weiterbehandelt, wie oben beschrieben.
Wie in 4 dargestellt, wird das Schreiben und Lesen von Daten gleichzeitig durchgeführt. Wenn im Schritt 470 keine Codierung ausgeführt worden ist, setzt sich der Decodierprozess fort, indem zur Ausführung eines nächsten Speicherrahmens zu den Schritten 420 und 440 zurückgekehrt wird.
Wie in den 5 und 6 veranschaulicht, wird der Versatz zwischen dem Schreib- und dem Lese-Bankzeiger jeweils so festgelegt, dass Kollisionen, d. h. gleichzeitige Zugriffe, innerhalb desselben RAMs verhindert und Schreib- und Lesevorgänge erlaubt werden, die mit der Zeitsteuerung der Berechnungsstufen des Pipeline-Decoders übereinstimmen. Die Speicherzugriffssequenz kann vordefiniert sein und hängt vom Systemtakt ab. Das Decodieren des Reed-Solomon-Decoders kann daher rasch und ohne Speicherengpässe ausgeführt werden.

Die nachstehende Tabelle 2 zeigt im Vergleich die Anzahl an Speicherzugriffszyklen, die für einen Decoder mit einem einzigen zirkularen RAM einerseits und für den erfindungsgemäßen Reed-Solomon-Decoder, der drei zirkulare RAMs verwendet, andererseits erforderlich sind. Tabelle 2

RS(n, k)-Code	Schreibzyklen	Lesezyklen	Gesamte Lese- und Schreib-Zyklen	Benötigte Speicherzugriffszyklen	Benötigte Systemtakte relativ zu Dateneingabetakten
1 RAM	n	n	2n	> 2n	> 2x
3 RAMs	n	n	2n	n	1x

Wie aus Tabelle 2 ersichtlich, ist unter der nicht beschränkenden Annahme, dass n einen jeweiligen Zyklus zum Schreiben von Daten in und Lesen von Daten aus den RAMs bezeichnet, die Anzahl an Zyklen, die notwendig ist, um pro Datenrahmen auf Speicher zuzugreifen, im Fall der Verwendung eines einzelnen RAM gleich 2n, während sie für den Fall von 3 RAMs nur gleich n ist. Außerdem muss, wenn nur ein RAM verwendet wird, die Systemtaktrate um das Zweifache oder mehr gegenüber einer Dateneingabetaktrate erhöht werden. Im Gegensatz dazu kann bei der erfindungsgemäßen Verwendung von drei RAMs eine Systemtaktrate verwendet werden, die gleich groß wie die Dateneingabetaktrate ist. Als Resultat hiervon kann das Schreiben und Lesen von Daten mit einem niedriger getakteten Systemtaktsignal erfolgen.
Die nachstehende Tabelle 3 zeigt einen Vergleich hinsichtlich Größe und Betriebsgeschwindigkeit zwischen einem herkömmlichen RAM-Einzelspeicher und dem 3-RAM-Doppelbankbauelement für den Fall, dass SRAMs für 256-Byte-Codeworte verwendet werden. Tabelle 3

Speicher Größe Relative Geschwindigkeit

Absolut Relativ

1 RAM (1536 Byte) 10996 0,66x < 0,5x

3 RAMs (512·3 Byte) 5573·3 1 1
Wie aus Tabelle 3 ersichtlich, ist bei einer Codewortlänge von 256 Byte die Größe eines einzelnen 1536-Byte-SRAM um den Faktor 0,66 kleiner als diejenige der erfindungsgemäßen Konfiguration mit drei 512-Byte-SRAMs.
Jedoch ist die Betriebsgeschwindigkeit im Fall der drei SRAMs mehr als doppelt so groß wie im Fall des einzelnen SRAMs. Außerdem ist bei Betrachtung des Reed-Solomon-Decoders als Ganzes der prozentuale Anstieg seiner Größe als Folge der Verwendung der drei SRAMs unter Berücksichtigung der erhöhten Betriebsgeschwindigkeiten vernachlässigbar.
7 ist ein Zeitablaufdiagramm des Decodierprozesses des im Blockpipelinebetrieb arbeitenden Reed-Solomon-Decoders in einer erfindungsgemäßen Realisierung. Wie aus 7 ersichtlich, beträgt eine anfängliche Latenzverzögerung T70 4·n Zyklen, und fehlerkorrigierte Daten DOUT, d. h.
R'(x), werden jeweils um n Zyklen nach der anfänglichen Latenzverzögerung T70 abgegeben. Sobald im fünften und sechsten Rahmen ein vollständiger Pipelinebetrieb der Vorgänge erreicht ist, kann sowohl das Schreiben von Daten mit der Berechnung von S(x) als auch das Lesen von Daten R'(x) ausgeführt werden, ohne einen Engpass zu erzeugen, da die Latenz der Schreib/Lese-Vorgänge n Zyklen beträgt. In 7 repräsentiert T75 ein Durchsatzverzögerungsintervall in der aktuellen Verarbeitungsprozedur und kein Latenzverzögerungsintervall.
Das 3-RAM-Doppelbankbauelement und der dieses verwendende, erfindungsgemäße Reed-Solomon-Decoder besitzen einen breiten Anwendungsbereich einschließlich, um Beispiele zu nennen, optische Plattensysteme, wie digitale Mehrzweckplatten hoher Auflösung (HD-DVD), HDTV, Satellitenkommunikation, drahtlose Kommunikationsausrüstungen, wie IMT, Netzwerksysteme, wie Giga-Ethernet, und Ultrahochgeschwindigkeitssysteme.
Im 3-RAM-Doppelbankelement kann der Dateneingabetakt für das Zugreifen auf Speicher als Systemtakt verwendet werden, was die Herstellung des Halbleiterbauelementes vereinfacht, den Stromverbrauch verringert und die Betriebsgeschwindigkeit steigert. Außerdem kann das zeitaufwendige Zugreifen auf Speicher minimiert werden, so dass die Systemtaktrate weniger durch die Speicherzugriffszeit beeinflusst wird, was praktisch den Freiheitsgrad für die Zeitsteuerungstoleranzen zwischen Blöcken im Systemdesign erhöht. Zudem ermöglicht das 3-RAM-Doppelbankbauelement Hochgeschwindigkeitsübertragungen, die besonders für einen im Pipelinebetrieb mit hoher Geschwindigkeit arbeitenden Reed-Solomon-Decoder und für Ultrahochgeschwindigkeitssysteme geeignet sind, die den Reed-Solomon-Decoder einsetzen.

Claims

Pufferschaltung zum gleichzeitigen Schreiben und Lesen von Daten während einer jeweiligen von aufeinanderfolgenden Rahmenperioden, mit – einem Speicherbauelement mit einer Mehrzahl von Dualbank-RAMs (310, 320, 330) oder mit mehreren Speichern, von denen jeder Doppelbänke aufweist, und – einem Speichersteuerschaltkreis (300), der mit den mehreren Doppelbank-RAMs oder Speichern gekoppelt und dafür eingerichtet ist, in jeder Rahmenperiode das Schreiben in eine Bank und das Lesen aus einer anderen Bank, die in einem anderen von den mehreren Doppelbank-RAMs oder Speichern enthalten ist als die Bank, in die gleichzeitig geschrieben wird, freizugeben und von einer zur nächsten Rahmenperiode das Schreiben und das Lesen von Daten zyklisch für je eine nächste Bank derart freizugeben, dass aus jeder Bank der Doppelbank-RAMs in Abständen einer vorgegebenen Anzahl von Rahmenperioden gelesen und in selbige mit demselben Abstand geschrieben wird.
Pufferschaltung nach Anspruch 1, weiter dadurch gekennzeichnet, dass ein erstes, ein zweites und ein drittes Doppelbank-RAM mit einer ersten und zweiten, dritten und vierten bzw. fünften und sechsten Bank vorgesehen sind, wobei der Speichersteuerschaltkreis das Lesen aus und das Schreiben in die erste bis sechste Bank in Abständen von jeweils sechs Rahmenperioden freigibt.
Pufferschaltung nach Anspruch 2, weiter dadurch gekennzeichnet, dass während einer jeweiligen Rahmenperiode ein Versatz zwischen dem Freigeben des Lesens einer Datenbank und dem Schreiben in selbige von vier Bänken vorgesehen ist, so dass aus einer jeweiligen Bank, in die während einer Rahmenperiode a geschrieben wurde, in einer späteren Rahmenperiode a + 4 gelesen wird, wobei a eine ganze Zahl ist.
Pufferschaltung nach Anspruch 2, weiter dadurch gekennzeichnet, dass während einer jeweiligen Rahmenperiode ein Versatz zwischen dem Freigeben des Lesens einer Datenbank und des Schreibens in selbige von drei Bänken vorgesehen ist, so dass aus einer jeweiligen Bank, in die während einer Rahmenperiode a geschrieben wurde, in einer späteren Rahmenperiode a + 3 gelesen wird, wobei a eine ganze Zahl ist.
Pufferschaltung nach Anspruch 2 oder 3, weiter dadurch gekennzeichnet, dass – der Speichersteuerschaltkreis während einer a-ten Rahmenperiode das Lesen aus der ersten Bank des ersten Doppelbank-RAMs und das Schreiben in die fünfte Bank freigibt, die im dritten Doppelbank-RAM enthalten ist, wobei a eine ganze Zahl ist, – der Speichersteuerschaltkreis während einer (a + 1)-ten Rahmenperiode das Lesen aus der zweiten Bank des ersten Doppelbank-RAMs und das Schreiben in die sechste Bank freigibt, die im dritten Doppelbank-RAM enthalten ist, – der Speichersteuerschaltkreis während einer (a + 2)-ten Rahmenperiode das Lesen aus der dritten Bank, die im zweiten Doppelbank-RAM enthalten ist, und das Schreiben in die erste Bank des ersten Doppelbank-RAMs freigibt, – der Speichersteuerschaltkreis während einer (a + 3)-ten Rahmenperiode das Lesen aus der vierten Bank, die im zweiten Doppelbank-RAM enthalten ist, und das Schreiben in die zweite Bank des ersten Doppelbank-RAMs freigibt, – der Speichersteuerschaltkreis während einer (a + 4)-ten Rahmenperiode das Lesen aus der fünften Bank, die im dritten Doppelbank-RAM enthalten ist, und das Schreiben in die dritte Bank freigibt, die im zweiten Doppelbank-RAM enthalten ist, und – der Speichersteuerschaltkreis während einer (a + 5)-ten Rahmenperiode das Lesen aus der sechsten Bank, die im dritten Doppelbank-RAM enthalten ist, und das Schreiben in die vierte Bank freigibt, die im zweiten Doppelbank-RAM enthalten ist.
Pufferschaltung nach Anspruch 2 oder 4, weiter dadurch gekennzeichnet, dass – der Speichersteuerschaltkreis während einer a-ten Rahmenperiode das Lesen aus der ersten Bank des ersten Doppelbank-RAMs und das Schreiben in die vierte Bank freigibt, die im zweiten Doppelbank-RAM enthalten ist, wobei a eine ganze Zahl ist, – der Speichersteuerschaltkreis während einer (a + 1)-ten Rahmenperiode das Lesen aus der zweiten Bank des ersten Doppelbank-RAMs und das Schreiben in die fünfte Bank freigibt, die im dritten Doppelbank-RAM enthalten ist, – der Speichersteuerschaltkreis während einer (a + 2)-ten Rahmenperiode das Lesen aus der dritten Bank, die im zweiten Doppelbank-RAM enthalten ist, und das Schreiben in die sechste Bank freigibt, die im dritten Doppelbank-RAM enthalten ist, – der Speichersteuerschaltkreis während einer (a + 3)-ten Rahmenperiode das Lesen aus der vierten Bank, die im zweiten Doppelbank-RAM enthalten ist, und das Schreiben in die erste Bank des ersten Doppelbank-RAMs freigibt, – der Speichersteuerschaltkreis während einer (a + 4)-ten Rahmenperiode das Lesen aus der fünften Bank, die im dritten Doppelbank-RAM enthalten ist, und das Schreiben in die zweite Bank des ersten Doppelbank-RAMs freigibt und – der Speichersteuerschaltkreis während einer (a + 5)-ten Rahmenperiode das Lesen aus der sechsten Bank, die im dritten Doppelbank-RAM enthalten ist, und das Schreiben in die dritte Bank freigibt, die im zweiten Doppelbank-RAM enthalten ist.
Pufferschaltung nach einem der Ansprüche 1 bis 6 für einen Reed-Solomon-Decoder vom Blockpipelinetyp hoher Geschwindigkeit zur Korrektur von Fehlern durch Decodieren der von außen empfangenen Daten, wobei die empfangenen Daten in das Speicherbauelement geschrieben und aus ihm wieder ausgelesen werden, die Speicher durch einen Schreib/Lese-Befehl und ein Freigabesignal aktiviert werden und der Speichersteuerschaltkreis eine zirkulare Puffersteuereinheit (300) beinhaltet, um den Schreib/Lese-Befehl und das Freigabesignal zwecks Auswählen eines entsprechenden der mehreren Speicher und Festlegen eines Schreib-Bankzeigers und eines Lese-Bankzeigers derart abzugeben, dass Bänke zum Schreiben und Lesen eines jeweiligen Datenrahmens aus verschiedenen Speichern mit einem vorgegebenen Versatz ausgewählt werden.
Pufferschaltung nach einem der Ansprüche 1 bis 7, weiter dadurch gekennzeichnet, dass die mehreren Speicher drei Speicher mit wahlfreiem Zugriff (RAMs) mit je zwei Bänken aufweisen, wobei jede Bank einen Datenrahmen speichert.
Pufferschaltung nach Anspruch 7 oder 8, weiter dadurch gekennzeichnet, dass die zirkulare Puffersteuereinheit den Schreib-Bankzeiger und den Lese-Bankzeiger mit einem Versatz von vier Bänken zwischen dem Schreib-Bankzeiger und dem Lese-Bankzeiger festlegt, wenn der Reed-Solomon-Decoder sowohl Fehler- als auch Irrungskorrekturen durchführt.
Pufferschaltung nach Anspruch 7 oder 8, weiter dadurch gekennzeichnet, dass die zirkulare Puffersteuereinheit den Schreib-Bankzeiger und den Lese-Bankzeiger mit einem Versatz von drei Bänken zwischen dem Schreib-Bankzeiger und dem Lese-Bankzeiger festlegt, wenn der Reed-Solomon-Decoder nur eine Fehlerkorrektur durchführt.
Verfahren zum Zugreifen auf eine Mehrzahl von Doppelbank-Speichern zwecks gleichzeitigem Schreiben und Lesen von Daten während einer jeweiligen von aufeinanderfolgenden Rahmenperioden, dadurch gekennzeichnet, dass in jeder Rahmenperiode das Schreiben in eine Bank und das Lesen aus einer anderen Bank, die in einem anderen der mehreren Doppelbank-Speicher enthalten ist als diejenige Bank, in die gleichzeitig geschrieben wird, freigegeben werden und von einer zur nächsten Rahmenperiode das Schreiben und das Lesen von Daten zyklisch für je eine nächste Bank derart freigegeben werden, dass jede Bank der Doppelbank-Speicher jeweils im Abstand einer vorgegebenen Anzahl von Rahmenperioden gelesen und in selbige mit demselben Abstand geschrieben wird.
Verfahren nach Anspruch 11 zum Zugreifen auf ein Speicherbauelement mit drei Doppelbank-RAMs, die eine erste und zweite Bank, eine dritte und vierte Bank bzw. eine fünfte und sechste Bank beinhalten, dadurch gekennzeichnet, dass – das Lesen aus der ersten bis sechsten Bank nacheinander während aufeinanderfolgender Rahmenperioden derart freigegeben wird, dass jede Bank nach jeweils sechs Rahmenperioden gelesen wird, und – das Schreiben in die erste bis sechste Bank nacheinander während der aufeinanderfolgenden Rahmenperioden derart freigegeben wird, dass in jede Bank nach jeweils sechs Rahmenperioden geschrieben wird, – wobei während einer jeweiligen Rahmenperiode diejenige Bank, für die das Lesen freigegeben wird, in einem anderen der drei Doppelbank-RAMs enthalten ist als diejenige Bank, für die das Schreiben freigegeben wird.
Verfahren nach Anspruch 12, weiter dadurch gekennzeichnet, dass während jeder Rahmenperiode ein Versatz zwischen einer Bank, für die das Lesen freigegeben wird, und einer Bank, für die das Schreiben freigegeben wird, von vier Bänken vorgesehen ist, so dass aus derjenigen der sechs Bänke, in die während einer Rahmenperiode a geschrieben wurde, in einer späteren Rahmenperiode a + 4 gelesen wird, wobei a eine ganze Zahl ist.
Verfahren nach Anspruch 12, weiter dadurch gekennzeichnet, dass während einer jeden Rahmenperiode ein Versatz zwischen einer Bank, für die das Lesen freigegeben wird, und einer Bank, für die das Schreiben freigegeben wird, von drei Bänken vorgesehen wird, so dass aus derjenigen der ersten bis sechsten Bank, in die während einer Rahmenperiode a geschrieben wurde, in einer späteren Rahmenperiode a + 3 gelesen wird, wobei a eine ganze Zahl ist.
Verfahren nach Anspruch 12, weiter gekennzeichnet durch folgende Schritte: – während einer a-ten Rahmenperiode Lesen aus der ersten Bank des ersten Doppelbank-RAMs und Schreiben in die fünfte Bank, die im dritten Doppelbank-RAM enthalten ist, wobei a eine ganze Zahl ist, – während einer (a + 1)-ten Rahmenperiode Lesen aus der zweiten Bank des ersten Doppelbank-RAMs und Schreiben in die sechste Bank, die im dritten Doppelbank-RAM enthalten ist, während einer (a + 2)-ten Rahmenperiode Lesen aus der dritten Bank, die im zweiten Doppelbank-RAM enthalten ist, und Schreiben in die erste Bank des ersten Doppelbank-RAMs, – während einer (a + 3)-ten Rahmenperiode Lesen aus der vierten Bank, die im zweiten Doppelbank-RAM enthalten ist, und Schreiben in die zweite Bank des ersten Doppelbank-RAMs, – während einer (a + 4)-ten Rahmenperiode Lesen aus der fünften Bank, die im dritten Doppelbank-RAM enthalten ist, und Schreiben in die dritte Bank, die im zweiten Doppelbank-RAM enthalten ist, und – während einer (a + 5)-ten Rahmenperiode Lesen aus der sechsten Bank, die im dritten Doppelbank-RAM enthalten ist, und Schreiben in die vierte Bank, die im zweiten Doppelbank-RAM enthalten ist.
Verfahren nach Anspruch 12, weiter dadurch gekennzeichnet, dass – während einer a-ten Rahmenperiode aus der ersten Bank des ersten Doppelbank-RAMs gelesen und in die vierte Bank geschrieben wird, die im zweiten Doppelbank-RAM enthalten ist, wobei a eine ganze Zahl ist, – während einer (a + 1)-ten Rahmenperiode aus der zweiten Bank des ersten Doppelbank-RAMs gelesen und in die fünfte Bank geschrieben wird, die im dritten Doppelbank-RAM enthalten ist, – während einer (a + 2)-ten Rahmenperiode aus der dritten Bank, die im zweiten Doppelbank-RAM enthalten ist, gelesen und in die sechste Bank geschrieben wird, die im dritten Doppelbank-RAM enthalten ist, – während einer (a + 3)ten Rahmenperiode aus der vierten Bank, die im zweiten Doppelbank-RAM enthalten ist, gelesen und in die erste Bank des ersten Doppelbank-RAMs geschrieben wird, – während einer (a + 4)-ten Rahmenperiode aus der fünften Bank, die im dritten Doppelbank-RAM enthalten ist, gelesen und in die zweite Bank des ersten Doppelbank-RAMs geschrieben wird und – während einer (a + 5)-ten Rahmenperiode aus der sechsten Bank, die im dritten Doppelbank-RAM enthalten ist, gelesen und in die dritte Bank geschrieben wird, die im zweiten Doppelbank-RAM enthalten ist.
Verfahren nach einem der Ansprüche 11 bis 16, weiter dadurch gekennzeichnet, dass die Speicher für einen Reed-Solomon-Decoder vom Blockpipelinetyp hoher Geschwindigkeit zum Decodieren der von außen empfangenen Daten und Korrigieren von Fehlern verwendet werden und folgende Schritte vorgesehen sind: a) Festlegen eines Schreib-Bankzeigers und eines Lese-Bankzeigers für jeden Datenrahmen mit einem vorgegebenen Versatz zwischen dem Schreib-Bankzeiger und dem Lese-Bankzeiger in Abhängigkeit vom Fehlerkorrekturmodus, wobei die Nummer jedes Schreib- und jedes Lese-Bankzeigers für den jeweiligen Datenrahmen inkrementiert wird, b) Feststellen, ob ein Datenschreibbefehl oder ein Datenlesebefehl an einen der mehreren Speicher angelegt wird, c) Auswählen der durch den Schreib-Bankzeiger angezeigten Bank aus einem mit dem Anwenden des Datenschreibbefehls in Schritt b freigegebenen Speicher und Schreiben von Daten in die ausgewählte Bank, d) Auswählen der durch den Lese-Bankzeiger angezeigten Bank aus einem anderen, mit dem Anwenden des Datenlesebefehls in Schritt b freigegebenen Speicher und Lesen von in die ausgewählte Bank geschriebenen Daten und e) Wiederholen der Schritte b bis d, bis das Decodieren der Daten abgeschlossen ist, wobei die Schritte c und d gleichzeitig ausgeführt werden.
Verfahren nach Anspruch 17, weiter dadurch gekennzeichnet, dass der Schritt a folgende Teilschritte umfasst: a1) Feststellen, ob sowohl Fehler- als auch Irrungskorrekturen durchzuführen sind, a2) Festlegen des Schreib-Bankzeigers und des Lese-Bankzeigers mit einem Versatz von vier Bänken, wenn festgestellt wird, dass sowohl Fehler- als auch Irrungskorrekturen durchzuführen sind, a3) Feststellen, ob nur eine Fehlerkorrektur durchzuführen ist, wenn festgestellt wird, dass nicht sowohl Fehler- als auch Irrungskorrekturen durchzuführen sind, und a4) Festlegen des Schreib-Bankzeigers und des Lese-Bankzeigers mit einem Versatz von drei Bänken, wenn festgestellt wird, dass nur eine Fehlerkorrektur durchzuführen ist.
Reed-Solomon-Decoder vom Pipelinetyp mit – einer Mehrzahl von im Pipelinebetrieb arbeitenden Verarbeitungseinheiten, die eingegebene Reed-Solomon-Codeworte empfangen und Berechnungen zur Identifizierung von Fehlerpositionen und Fehlerwerten durchführen, die in den eingegebenen Codeworten enthalten sind, gekennzeichnet durch – eine Pufferschaltung nach einem der Ansprüche 1 bis 10 zum temporären Speichern der eingegebenen Codeworte während der Ausführung der Berechnungen durch die mehreren, im Pipelinebetrieb arbeitenden Verarbeitungseinheiten.
Reed-Solomon-Decoder nach Anspruch 19, weiter dadurch gekennzeichnet, dass die mehreren im Pipelinebetrieb arbeitenden Verarbeitungseinheiten aus fünf Pipeline-Verarbeitungsstufen bestehen, wobei während einer jeweiligen Rahmenperiode ein Versatz zwischen einer Bank, für die das Lesen freigegeben wird, und einer Bank, für die das Schreiben freigegeben wird, von vier Bänken vorgesehen ist, so dass bei sechs vorhandenen Bänken das Lesen aus einer jeweiligen Bank während einer Rahmenperiode a + 4 erfolgt, wenn in selbige während einer Rahmenperiode a geschrieben wurde, wobei a eine ganze Zahl ist.
Reed-Solomon-Decoder nach Anspruch 19, weiter dadurch gekennzeichnet, dass die mehreren, im Pipelinebetrieb arbeitenden Verarbeitungseinheiten aus vier Pipeline-Verarbeitungsstufen bestehen, wobei ein Versatz zwischen einer Bank, für die das Lesen freigegeben wird, und einer Bank, für die das Schreiben freigegeben wird, von drei Bänken vorgesehen ist, so dass bei sechs vorhandenen Bänken aus einer jeweiligen Bank während einer Rahmenperiode a + 3 gelesen wird, wenn in selbige während einer Rahmenperiode a geschrieben wurde, wobei a eine ganze Zahl ist.
Reed-Solomon-Decoder nach einem der Ansprüche 19 bis 21, weiter dadurch gekennzeichnet, dass – die mehreren, im Pipelinebetrieb arbeitenden Verarbeitungseinheiten in einem ersten Modus, in welchem eine Fehler- und Irrungskorrektur ausgeführt wird und fünf Pipeline-Verarbeitungsstufen betrieben werden, und einem zweiten Modus betreibbar sind, in welchem nur eine Fehlerkorrektur ausgeführt wird und vier Pipeline-Verarbeitungsstufen betrieben werden, – wobei im ersten Modus während einer jeweiligen Rahmenperiode ein Versatz zwischen einer Bank, für die das Lesen freigegeben wird, und einer Bank, für die das Schreiben freigegeben wird, von vier Bänken vorgesehen ist, so dass bei sechs vorhandenen Bänken aus einer jeweiligen Bank während einer Rahmenperiode a + 4 gelesen wird, in die während einer Rahmenperiode a geschrieben wurde, wobei a eine ganze Zahl ist, und – im zweiten Modus während einer jeweiligen Rahmenperiode ein Versatz zwischen einer Bank, für die das Lesen freigegeben wird, und einer Bank, für die das Schreiben freigegeben wird, von drei Bänken vorgesehen ist, so dass aus einer jeweiligen Bank während einer Rahmenperiode a + 3 gelesen wird, in die während einer Rahmenperiode a geschrieben wurde.
Reed-Solomon-Decoder nach einem der Ansprüche 19 bis 22, weiter dadurch gekennzeichnet, dass die mehreren Pipeline-Verarbeitungseinheiten und die Pufferschaltung in Abhängigkeit von derselben Taktsignalrate betreibbar sind.
Reed-Solomon-Decoder nach einem der Ansprüche 19 bis 23, weiter dadurch gekennzeichnet, dass jedes Codewort n Bytes enthält und jede von sechs Bänken eine Kapazität von n Bytes aufweist, wobei n eine positive ganze Zahl ist.
Reed-Solomon-Decoder nach einem der Ansprüche 19 bis 24, weiter dadurch gekennzeichnet, dass die maximale Latenz jeder der mehreren Pipeline-Verarbeitungseinheiten n Zyklen beträgt und jede Rahmenperiode n Zyklen lang ist, wobei n eine positive ganze Zahl ist.
Reed-Solomon-Decoder nach Anspruch 19 vom Blockpipelinetyp hoher Geschwindigkeit, weiter dadurch gekennzeichnet, dass die Verarbeitungseinheiten folgendes umfassen: – einen Syndromgenerator (100) zum Erzeugen eines Syndroms aus empfangenen Daten, – einen Polynomkoeffizientengenerator (150) zum Erzeugen der Koeffizienten eines Fehlerlokalisierpolynoms und eines Fehlerbestimmungspolynoms unter Verwendung des erzeugten Syndroms, – eine Fehlerpositionssuch- und Fehlerwertbestimmungsstufe (160, 170) zum Ermitteln der Positionen von Fehlern und zum Berechnen von Fehlerwerten unter Verwendung des Fehlerlokalisierpolynoms und des Fehlerbestimmungspolynoms mit den erzeugten Koeffizienten und – einen Fehlerkorrektor (190) zum Korrigieren von Fehlern der vom Speicherbauelement abgegebenen Daten auf der Basis der von der Fehlerpositionssuch- und Fehlerwertbestimmungsstufe abgegebenen Fehlerpositionen und Fehlerwerte.
Reed-Solomon-Decoder nach Anspruch 26, weiter dadurch gekennzeichnet, dass das Speicherbauelement drei Speicher mit wahlfreiem Zugriff (RAMs) mit Doppelbänken aufweist und Bänke verschiedener RAMs zum Schreiben bzw. Lesen während eines jeweiligen Rahmens empfangener Daten freigegeben werden.
Reed-Solomon-Decoder nach Anspruch 26 oder 27, weiter dadurch gekennzeichnet, dass in dem Speicherbauelement ein Schreib-Bankzeiger und ein Lese-Bankzeiger mit einem ersten Versatz zwischen dem Schreib-Bankzeiger und dem Lese-Bankzeiger festgelegt werden, um Bänke zum Schreiben bzw. Lesen des jeweiligen Rahmens empfangener Daten auszuwählen.
Reed-Solomon-Decoder nach einem der Ansprüche 26 bis 28, weiter gekennzeichnet durch: – einen Merkerzähler und Merkerpuffer zum Zählen von Irrungsmerkern, die synchron mit den empfangenen Daten eingegeben werden, und zum Puffern der Irrungsmerker, – einen Irrungslokalisierpolynomgenerator (130) zum Erzeugen eines Irrungslokalisierpolynoms unter Verwendung der gepufferten Irrungsmerker und – einen Syndrommodifizierer (140) zum Modifizieren des vom Syndromgenerator erzeugten Syndroms mit den gepufferten Irrungsmerkern und Zuführen des modifizierten Syndroms zum Polynomkoeffizientengenerator, der die Koeffizienten des Fehlerlokalisierpolynoms und Fehlerbestimmungspolynoms unter Verwendung des Irrungslokalisierpolynoms und des modifizierten Syndroms berechnet.
Reed-Solomon-Decoder nach einem der Ansprüche 26 bis 29, weiter dadurch gekennzeichnet, dass ein Dateneingabetaktsignal, das zum Schreiben von Daten in das Speicherbauelement verwendet wird, und ein Systemtaktsignal, das zum Betrieb jedes Blocks des Reed-Solomon-Decoders verwendet wird, gleich sind.