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DE10128396A1 - Verfahren und Schaltungsanordnung zum Übertragen von Daten von ein mit einem ersten Takt betriebenes System an ein mit einem zweiten Takt betriebenes System - Google Patents

Verfahren und Schaltungsanordnung zum Übertragen von Daten von ein mit einem ersten Takt betriebenes System an ein mit einem zweiten Takt betriebenes System

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DE10128396A1
DE10128396A1 DE10128396A DE10128396A DE10128396A1 DE 10128396 A1 DE10128396 A1 DE 10128396A1 DE 10128396 A DE10128396 A DE 10128396A DE 10128396 A DE10128396 A DE 10128396A DE 10128396 A1 DE10128396 A1 DE 10128396A1
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DE
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clk1
cycle
edge
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Francesco Labate
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Intel Germany Holding GmbH
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Infineon Technologies AG
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Abstract

Zur Realisierung eines äquidistanten Datentransfers zwischen Takt-Domänen unterschiedlicher Taktraten wird die Kombination eines Zählers (1) und einer finiten Zustandsmaschine (2) vorgeschlagen, wobei der Zähler (1) kontinuierlich die Taktzyklen des schnelleren Takts (CLK2) durchzählt, während die finite Zustandsmaschine (2) die Taktflanken des langsameren Takts (CLK1) überwacht und abhängig von dem Zählerstand des Zählers (1) ein Freigabesignal (EN) für den Datentransfer mit dem schnelleren Takt (CLK2) erzeugt.

Description

  • Die vorliegende Erfindung betrifft ein Verfahren sowie eine Schaltungsanordnung zum Übertragen von Daten von ein mit einem ersten Takt betriebenes System an ein mit einem zweiten Takt betriebenes System, wobei die Taktrate des zweiten Takts höher als die Taktrate des ersten Takts ist.
  • Bei der Übertragung von Daten zwischen in unterschiedlichen Takt-Domänen betriebenen Systemen, insbesondere bei der Übertragung von Daten von einem System mit einer relativ niedrigen Taktrate an ein System mit einer relativ hohen Taktrate, stellt sich grundsätzlich das Problem, den Datentransfer möglichst exakt zu synchronisieren, so dass beispielsweise aufgrund von Takt-Jitter kein Datenverlust oder keine Datenverdoppelung auftritt. Darüber hinaus ist es insbesondere für Hardware-Filter wesentlich, dass die Daten äquidistant, d. h. in gleichmäßigen Abständen bzw. in Form gleichmäßiger Datenpakete, von der niedrigeren Takt-Domäne an die höhere Takt- Domäne übertragen werden.
  • In Fig. 3 ist eine Synchronisier-Schaltungsanordnung gemäß dem Stand der Technik dargestellt, welche zum Synchronisieren des Datentransfers von einem mit einer relativ niedrigen Taktrate CLK1 betriebenen System an ein mit einer relativ hohen Taktrate CLK2 betriebenes System verwendet werden kann.
  • Wie in Fig. 3 gezeigt ist, umfasst diese Synchronisier- Schaltungsanordnung eingangsseitig eine Schieberegisterkette, im vorliegenden Fall mit zwei Registern 5, 6, wobei im ersten Register 5 am Dateneingang das langsamere Taktsignal CLK1 zugeführt ist. Der Ausgang des zweiten Registers 6 ist invertiert einem AND-Gatter 9 zugeführt, welches als ein weiteres Eingangssignal das Ausgangssignal des ersten Registers 5 empfängt. Der Ausgang des AND-Gatters 9 ist mit dem Dateneingang eines weiteren Registers 8 verbunden, an dessen Ausgang ein Freigabesignal EN für ein Register 7 abgegriffen wird, wobei an dem Dateneingang des Registers 7 die zu übertragenden Daten DIN anliegen. Sämtliche Register 5-8 sind mit der höheren Taktrate CLK2 getaktet. Die am Ausgang der Schieberegisterkette 5, 6 vorgesehene Logikschaltung gewährleistet, dass eine ansteigende Taktflanke des langsameren Taktsignals CLK1 erfasst werden kann, wobei in diesem Fall ein Freigabeimpuls EN für das Register 7 erzeugt wird, so dass die an dem Dateneingang des Registers 7 anliegenden Daten DIN mit der höheren Taktrate CLK2 in Form der Daten DOUT ausgegeben werden.
  • In Fig. 4 ist der zeitliche Verlauf der einzelnen in Fig. 3 dargestellten Signale dargestellt, wobei insbesondere auch die Ausgangssignale REG0 bzw. REG1 der Register 5 bzw. 6 dargestellt sind. Wie aus Fig. 4 ersichtlich ist, ist die Taktrate des schnelleren Takts CLK2 viermal so groß wie die Taktrate des langsameren Takts CLK1. In Fig. 4 sind die Taktzyklen bzw. Taktperioden des Taktsignals CLK2, welche jeweils innerhalb eines Taktzyklus des Taktsignals CLK1 liegen, mit 0 . . . 3 nummeriert.
  • Wie ebenfalls aus Fig. 4 ersichtlich ist, können die Taktflanken des Taktsignals CLK1 aufgrund von Takt-Jitter derart schwanken, dass keine exakte Taktflankenerkennung mit Hilfe der in Fig. 3 gezeigten Synchronisier-Schaltungsanordnung in einem bestimmten Taktzyklus des Taktsignals CLK2 möglich ist. Aufgrund des Takt-Jitters des langsameren Taktsignals CLK1 kann die ansteigende Taktflanke des Taktsignals CLK1 beispielsweise im Taktzyklus Nr. 0 oder aber auch erst im Taktzyklus Nr. 1 des Taktsignals CLK2 erfasst werden. Für beide Fälle ist in Fig. 4 jeweils der sich daraufhin einstellende Verlauf der Signale REG0, REG1, EN und DOUT dargestellt, wobei der in Fig. 4 dargestellte Fall A einer Erfassung der ansteigenden Taktflanke des Taktsignals CLK1 im Taktzyklus Nr. 0 des Taktsignals CLK2 entspricht, während der Fall B einer Erfassung der ansteigenden Taktflanke des Taktsignals CLK1 im Taktzyklus Nr. 1 des Taktsignals CLK2 entspricht.
  • Im Fall A wird die ansteigende Taktflanke des langsameren Taktsignals CLK1 bereits im Taktzyklus Nr. 0 des schnelleren Taktsignals CLK2 registriert, was aus dem Verlauf des Ausgangssignals REG0 des ersten Registers 5 der Schieberegisterkette ersichtlich ist, so dass der Freigabeimpuls EN im Taktzyklus Nr. 1 auftritt. Im Fall B wird hingegen der Freigabeimpuls EN erst im Taktzyklus Nr. 2 des Taktsignals CLK2 erzeugt, wodurch sich die Datenausgabe entsprechend verzögert.
  • Die Darstellung von Fig. 4 macht deutlich, dass durch Takt- Jitter des langsameren Taktsignals CLK1 unter Umständen kein äquidistanter Datentransfer möglich ist, da das Freigabesignal EN in unterschiedlichen Taktzyklen des schnelleren Taktsignals CLK2 auftreten kann.
  • Der vorliegenden Erfindung liegt daher die Aufgabe zugrunde, ein Verfahren sowie eine Vorrichtung zum Übertragen von Daten von ein mit einem ersten Takt betriebenes System an ein mit einem zweiten Takt betriebenes System, wobei die Taktrate des zweiten Takts höher als die Taktrate des ersten Takts ist, vorzuschlagen, womit eine äquidistante, d. h. gleichmäßige, Datenübertragung auch bei unbekanntem Takt-Jitter und Takt- Zeitversatz möglich ist.
  • Diese Aufgabe wird erfindungsgemäß durch ein Verfahren mit den Merkmalen des Anspruches 1 bzw. eine Schaltungsanordnung mit den Merkmalen des Anspruches 7 gelöst. Die Unteransprüche definieren jeweils bevorzugte und vorteilhafte Ausführungsformen der vorliegenden Erfindung.
  • Das erfindungsgemäße Verfahren sieht vor, dass nach einem Start bzw. einer Initialisierung des Synchronisationsvorgangs zunächst auf die nächste Taktflanke des langsameren ersten Takts gewartet wird. Bei Erfassen dieser nächsten Taktflanke des ersten Takts wird derjenige Taktzyklus des schnelleren zweiten Takts ermittelt, in dem diese Taktflanke des ersten Takts erfasst werden konnte, um davon abhängig mindestens einen sicheren Taktzyklus des zweiten Takts zu bestimmen, in welchem eine Ausgabe der Daten mit dem zweiten Takt möglich sein soll. Die zu übertragenden Daten werden zwischengespeichert, wobei jeweils bei Auftreten eines derartigen sicheren Taktzyklus des zweiten Takts ein Auslesen bzw. Ausgeben der Daten in Übereinstimmung mit dem zweiten Takt erfolgt.
  • Vorzugsweise wird jedes Mal, wenn eine beispielsweise ansteigende Taktflanke des langsameren ersten Takts erfasst wird, überprüft, ob diese Taktflanke in demselben Taktzyklus des zweiten Takts wie die erstgenannte Taktflanke oder in einem anderen gültigen bzw. zulässigen Taktzyklus, typischerweise einem unmittelbar vorhergehenden bzw. nachfolgenden Taktzyklus, des zweiten Taktsignals aufgetreten ist oder nicht. Ist diese Taktflanke des langsameren ersten Takts nicht in einem derart definierten Taktzyklus des schnelleren zweiten Takts aufgetreten, wird ein neuer Synchronisationsvorgang gestartet, d. h. mit dem Verfahren erneut von vorne begonnen.
  • Die vorliegende Erfindung lässt sich durch die Kombination eines Zählers mit einer insbesondere zustandsgesteuerten Steuereinrichtung realisieren, wobei der Zähler mit dem schnelleren zweiten Takt betrieben und zum Zählen der einzelnen Taktzyklen dieses zweiten Takts ausgestaltet ist. Die Steuereinrichtung wird ebenfalls mit dem schnelleren zweiten Takt betrieben und dient zum Überwachen des langsameren ersten Takts, wobei die Steuereinrichtung mit dem Zählerausgang verbunden ist und ein Freigabesignal bzw. einen Freigabeimpuls für Speichermittel erzeugt, in welche die zu übertragenden Daten mit dem ersten Takt geschrieben und aus welche die Daten bei Vorliegen eines entsprechenden Freigabesignals der Steuereinrichtung mit dem zweiten Takt ausgegeben werden.
  • Die zuvor erwähnten Speichermittel können insbesondere mindestens ein erstes Register, welches mit dem langsameren ersten Takt betrieben wird, zum Zwischenspeichern der zu übertragenden Daten umfassen, wobei zudem mindestens ein zweites Register, welches mit dem schnelleren zweiten Takt betrieben wird, vorgesehen sein kann, welches mit dem Ausgang des zuvor genannten ersten Registers gekoppelt ist und das Freigabesignal der Steuereinrichtung empfängt, um somit den Datentransfer mit dem schnelleren zweiten Takt synchron zu dem Freigabesignal der Steuereinrichtung zu ermöglichen.
  • Die Steuereinrichtung ist vorzugsweise in Form einer finiten Zustandsmaschine ("Finite State Machine", FSM) ausgestaltet, während es sich bei dem Zähler vorzugsweise um einen freilaufenden Zähler ("Free Running Counter", FRC) handelt.
  • Die vorliegende Erfindung gewährleistet eine äquidistante Datenübertragung von einem System einer langsameren Takt-Domäne an ein System einer schnelleren Takt-Domäne unabhängig von einem möglicherweise (zeitvariant) auftretenden Takt-Jitter oder Laufzeitunterschied bzw. Zeitversatz zwischen den beiden Takt-Domänen, wobei dies insbesondere mit einfachen schaltungstechnischen Mitteln durch Verwendung einer sehr kleinen und robusten Schaltung möglich ist.
  • Die vorliegende Erfindung wird nachfolgend näher unter Bezugnahme auf die beigefügte Zeichnung anhand eines bevorzugten Ausführungsbeispiels erläutert.
  • Fig. 1 zeigt eine Schaltungsanordnung gemäß einem bevorzugten Ausführungsbeispiel der vorliegenden Erfindung,
  • Fig. 2 zeigt Darstellungen zur Erläuterung der Funktionsweise der in Fig. 1 dargestellten Schaltungsanordnung,
  • Fig. 3 zeigt eine Synchronisier-Schaltungsanordnung gemäß dem Stand der Technik, und
  • Fig. 4 zeigt zeitliche Verläufe verschiedener in Fig. 3 dargestellter Signale zur Erläuterung der Funktionsweise der in Fig. 3 dargestellten Synchronisier-Schaltungsanordnung.
  • Die in Fig. 1 gezeigte Schaltungsanordnung kann beispielsweise zur Synchronisation von digitalen Schnittstellen zwischen mit unterschiedlichen Takten betriebenen Systemen eingesetzt werden. Insbesondere dient diese Schaltungsanordnung dazu, den Datentransfer von einem mit einem niedrigeren Takt betriebenen System zu einem mit einem höheren Takt betriebenen System in Form eines äquidistanten bzw. gleichmäßigen Datenstroms zu realisieren. Die Taktrate des höheren Takts entspricht in der Regel einem ganzzahligen Vielfachen der Taktrate des niedrigeren Takts.
  • Die in Fig. 1 gezeigte Schaltungsanordnung umfasst einen freilaufenden Zähler 1, welcher mit dem höheren Takt CLK2 getaktet ist. Darüber hinaus umfasst die Schaltungsanordnung eine finite Zustandsmaschine 2, welche kontinuierlich den Zählerstand des Zählers 1 auswertet und ebenfalls mit dem höheren Takt CLK2 getaktet ist. Zur Zwischenspeicherung der zu übertragenden Daten ist mindestens ein Register 3 vorgesehen, dem die zu übertragenden Daten DIN zugeführt sind und welches mit dem langsameren Takt CLK1 invertiert getaktet ist. Im vorliegenden Fall wird davon ausgegangen, dass n Bits parallel gespeichert werden, so dass entsprechend n derartige Register 3 vorzusehen sind. Darüber hinaus sind n Ausgaberegister 4 vorgesehen, wobei jeweils der Dateneingang eines Ausgaberegisters 4 mit dem Datenausgang eines entsprechenden Registers 3 verbunden ist und die einzelnen Ausgaberegister 4 allesamt mit dem schnelleren Takt CLK2 getaktet werden. Am Ausgang der einzelnen Ausgaberegister 4 werden die zu übertragenden Daten DOUT mit der höheren Taktrate des schnelleren Takts CLK2 bereitgestellt.
  • Die Funktionsweise der in Fig. 2 gezeigten Schaltungsanordnung ist wie folgt.
  • Der Zähler 1 zählt kontinuierlich die Zeitzyklen des schnelleren Takts CLK2, wobei sich der Zählerstand des Zählers 1 insbesondere periodisch in Übereinstimmung mit dem Verhältnis zwischen der Taktrate des schnelleren Takts CLK2 und der Taktrate des langsameren Takts CLK1 verändert, d. h. entspricht die Taktrate des schnelleren Takts CLK2 wie in Fig. 4 gezeigt der vierfachen Taktrate des langsameren Takts CLK1, so zählt der Zähler 1 periodisch bzw. zyklisch mit jedem Taktzyklus des schnelleren Takts CLK2 von "0" bis "3".
  • Von der finiten Zustandsmaschine 2 wird nach einem Start bzw. einer Initialisierung zunächst der in Fig. 2 gezeigte Zustand 100 eingenommen, indem die finite Zustandsmaschine 2 auf die nächste (insbesondere ansteigende) Taktflanke des langsameren Takts CLK1 wartet.
  • Bei Erkennung der nach der Initialisierung der Schaltungsanordnung ersten bzw. nächsten ansteigenden Taktflanke des langsameren Takts CLK1 wechselt die finite Zustandsmaschine 2 von dem Zustand 100 in einen Zustand 101, wobei durch Auswertung des Zählerstands des Zählers 1 derjenige Taktzyklus des schnelleren Takts CLK2 ermittelt und abgespeichert wird, indem diese erste ansteigende Taktflanke des langsameren Takts CLK1 erkannt bzw. erfasst werden konnte. Zudem wird davon abhängig die Nummer eines "sicheren" Taktzyklus des schnelleren Takts CLK2 festgelegt, bei dem eine Zwischenspeicherung und Ausgabe der Daten in der schnelleren Takt-Domäne durch die Register 4 möglich und beabsichtigt sein soll. Die Eingangsdaten DIN werden somit gemäß dem schnelleren Takt CLK2 nur bei Auftreten dieses als "sicher" eingestuften Taktzyklus des schnelleren Takts CLK2 in den Registern 4 zwischengespeichert und in Form der Daten DOUT davon ausgegeben. In der in Fig. 2 gezeigten Tabelle ist in der ersten Spalte A jeweils die Nummer desjenigen Taktzyklus des schnelleren Takts CLK2 angegeben, in dem nach der Initialisierung die erste ansteigende Taktflanke des langsameren Takts CLK1 erfasst werden konnte. In der zweiten Spalte B dieser Tabelle ist jeweils davon abhängig der als "sicher" eingestufte Taktzyklus des Takts CLK2 angegeben, wobei aus der in Fig. 2 gezeigten Tabelle ersichtlich ist, dass ein Taktzyklus des Takts CLK2 immer dann als "sicher" eingestuft wird, wenn seine Nummer der Nummer desjenigen Taktzyklus, in dem die erste ansteigende Taktflanke des Takts CLK1 erfasst werden konnte, entspricht.
  • Nach Ermittlung bzw. Festlegung dieser als "sicher" eingestuften Taktzyklen wird in einen weiteren Zustand 102 gewechselt.
  • In dem Zustand 102 wird von der finiten Zustandsmaschine 2 das Freigabesignal EN für die Ausgaberegister 4 immer dann erzeugt, wenn ein in der Spalte B der in Fig. 2 gezeigten Tabelle definierter "sicherer" Taktzyklus des schnelleren Takts CLK2 vorliegt.
  • Darüber hinaus wird in dem Zustand 102 kontinuierlich das langsamere Taktsignal CLK1 von der finiten Zustandsmaschine 2 auf seine ansteigenden Taktflanken hin überwacht und überprüft, ob die jeweils erfasste ansteigende Taktflanke des Takts CLK1 in demselben Taktzyklus des schnelleren Takts CLK2, in dem auch die erste ansteigende Taktflanke erfasst worden ist, oder in einem anderen als "zulässig" oder "gültig" definierten Taktzyklus des schnelleren Takts CLK2 liegt. In der Regel werden in diesem Zusammenhang als "gültige" Taktzyklen neben demjenigen Taktzyklus des Takts CLK2, in dem die erste ansteigende Taktflanke des Takts CLK1 erfasst werden konnte, auch die dazu unmittelbar benachbarten, d. h. vorausgehenden bzw. nachfolgenden, Taktzyklen des Takts CLK2 angesehen. In der Spalte C der in Fig. 2 gezeigten Tabelle sind diesbezüglich für die einzelnen Fälle jeweils die in diesem Zusammenhang als "gültig" eingestuften Taktzyklen des schnelleren Takts CLK2 dargestellt, während in der Spalte D für die entsprechenden Fälle jeweils der als "nicht-gültig" eingestufte Taktzyklus des schnelleren Takts CLK2 aufgelistet ist.
  • Immer dann, wenn die finite Zustandsmaschine 2 eine ansteigende Taktflanke des langsameren Takts CLK1 in einem als "nicht-gültig" eingestuften Taktzyklus des schnelleren Takts CLK2 feststellt, wird eine erneute Synchronisation durchgeführt und mit dem zuvor beschriebenen Synchronisationsverfahren erneut gestartet und in den Zustand 100 gewechselt. Dies bewirkt, dass sich Laufzeitunterschiede zwischen den beiden Takten CLK1 und CLK2 nicht beliebig akkumulieren können. Der als "nicht-gültig" eingestufte Taktzyklus kann somit auch als Synchronisations-Taktzyklus bezeichnet werden.

Claims (14)

1. Verfahren zum Übertragen von Daten von ein mit einem ersten Takt betriebenes erstes System an ein mit einem zweiten Takt betriebenes zweites System, wobei die Taktrate des zweiten Takts (CLK2) höher als die Taktrate des ersten Takts (CLK1) ist, gekennzeichnet durch die Schritte
a) nach einem Start des Verfahrens wird auf die nachfolgend erste Taktflanke des ersten Takts (CLK1) gewartet,
b) bei Erkennen dieser ersten Taktflanke des ersten Takts (CLK1) im Schritt a) wird derjenige Taktzyklus des zweiten Takts (CLK2), in dem diese erste Taktflanke des ersten Takts (CLK1) erkannt worden ist, ermittelt und davon abhängig mindestens ein bestimmter Taktzyklus des zweiten Takts (CLK2) bestimmt, indem eine Ausgabe der Daten mit dem zweiten Takt (CLK2) möglich sein soll, und
c) die Daten werden zwischengespeichert und jeweils bei Auftreten dieses bestimmten Taktzyklus des zweiten Takts (CLK2) mit dem zweiten Takt (CLK2) ausgegeben.
2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass im Schritt a) nach dem Start des Verfahrens auf die erste ansteigende Taktflanke des ersten Takts (CLK1) gewartet wird.
3. Verfahren nach Anspruch 1 oder 2, dadurch gekennzeichnet,
dass nach der Ermittlung desjenigen Taktzyklus des zweiten Takts (CLK2), in dem die erste Taktflanke des ersten Takts (CLK1) erkannt worden ist, davon abhängig mindestens ein Synchronisations-Taktzyklus des zweiten Takts (CLK2) bestimmt wird, und
dass bei jeder Taktflanke des ersten Takts (CLK1) geprüft wird, ob die entsprechende Taktflanke in einem derartigen Synchronisations-Taktzyklus des zweiten Taktsignals (CLK2) auftritt, wobei in diesem Fall zur Durchführung einer erneuten Synchronisation das Verfahren mit dem Schritt a) erneut gestartet wird.
4. Verfahren nach Anspruch 3, dadurch gekennzeichnet, dass als Synchronisations-Taktzyklus ein Taktzyklus des zweiten Takts (CLK2) bestimmt wird, welcher weder demjenigen Taktzyklus des zweiten Takts (CLK2), in dem die erste Taktflanke des ersten Takts (CLK1) erkannt worden ist, noch einem unmittelbar dazu vorhergehenden oder nachfolgenden Taktzyklus des zweiten Takts (CLK2) entspricht.
5. Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass in dem Schritt c) die Daten mit dem ersten Takt (CLK1) zwischengespeichert werden.
6. Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass die Taktzyklen des zweiten Takts (CLK2) kontinuierlich periodisch entsprechend dem Verhältnis der Taktrate des zweiten Takts (CLK2) zu der Taktrate des ersten Takts (CLK1) durchgezählt werden.
7. Schaltungsanordnung zum Übertragen von Daten von ein mit einem ersten Takt betriebenes erstes System an ein mit einem zweiten Takt betriebenes zweites System,
wobei die Taktrate des zweiten Takts (CLK2) höher als die Taktrate des ersten Takts (CLK1) ist,
gekennzeichnet durch
einen mit dem zweiten Takt (CLK2) betriebenen Zähler (1) zum Zählen der Taktzyklen des zweiten Takts (CLK2),
eine mit dem zweiten Takt (CLK2) betriebene Steuereinrichtung (2) zum Überwachen des ersten Takts (CLK1), wobei die Steuereinrichtung (2) mit einem Ausgang des Zählers (1) verbunden ist, und
Speichermittel (3, 4), in welche die Daten mit dem ersten Takt (CLK1) geschrieben und aus welchen bei Vorliegen eines entsprechenden Freigabesignals (EN) der Steuereinrichtung (2) die Daten mit dem zweiten Takt (CLK2) ausgegeben werden.
8. Schaltungsanordnung nach Anspruch 7, dadurch gekennzeichnet, dass die Speichermittel mindestens ein mit dem ersten Takt (CLK1) betriebenes erstes Register zum Zwischenspeichern der Daten mit dem ersten Takt (CLK1) und mindestens ein mit dem Ausgang des ersten Registers (3) gekoppeltes und mit dem zweiten Takt (CLK2) betriebenes zweites Register (4) zum Ausgeben der Daten mit dem zweiten Takt (CLK2) umfassen, wobei ein Freigabeanschluss des zweiten Registers (4) das Freigabesignal der Steuereinrichtung (2) empfängt.
9. Schaltungsanordnung nach Anspruch 7 oder 8, dadurch gekennzeichnet
dass die Steuereinrichtung (2) derart ausgestaltet ist, das sie nach einem Start auf die nachfolgend erste Taktflanke des ersten Takts (CLK1) wartet und bei Erkennen dieser ersten Taktflanke des ersten Takts (CLK1) denjenigen Taktzyklus des zweiten Takts (CLK2), in dem diese erste Taktflanke des ersten Takts (CLK1) erkannt worden ist, ermittelt, um davon abhängig mindestens einen bestimmten Taktzyklus des zweiten Takts (CLK2) zu bestimmen, in dem eine Ausgabe der Daten von den Speichermitteln (3, 4) mit dem zweiten Takt (CLK2) möglich sein soll, und
dass die Steuereinrichtung (2) derart ausgestaltet ist, dass sie das Freigabesignal für die Speichermittel (3, 4) immer dann erzeugt, wenn ein derartiger bestimmter Taktzyklus des zweiten Takts (CLK2) vorliegt.
10. Schaltungsanordnung nach Anspruch 9, dadurch gekennzeichnet, dass die Steuereinrichtung (2) derart ausgestaltet ist, dass sie nach einem Start auf die erste ansteigende Taktflanke des ersten Takts (CLK1) wartet.
11. Schaltungsanordnung nach Anspruch 9 oder 10, dadurch gekennzeichnet,
dass die Steuereinrichtung (2) derart ausgestaltet ist, dass sie nach der Ermittlung desjenigen Taktzyklus des zweiten Takts (CLK2), in dem die erste Taktflanke des ersten Takts (CLK1) erkannt worden ist, davon abhängig mindestens einen Synchronisations-Taktzyklus des zweiten Takts (CLK2) bestimmt, und
dass die Steuereinrichtung (2) derart ausgestaltet ist, dass sie bei jeder Taktflanke des ersten Takts (CLK1) überprüft, ob die entsprechende Taktflanke in einem derartigen Synchronisations-Taktzyklus des zweiten Takts (CLK2) auftritt, wobei in diesem Fall die Steuereinrichtung (2) eine erneute Synchronisation der Datenübertragung in Bezug auf den zweiten Takt (CLK2) veranlasst.
12. Schaltungsanordnung nach Anspruch 11, dadurch gekennzeichnet, dass die Steuereinrichtung (2) derart ausgestaltet ist, dass sie als einen Synchronisations-Taktzyklus einen Taktzyklus des zweiten Takts (CLK2) bestimmt, welcher weder demjenigen Taktzyklus des zweiten Takts (CLK2), in dem die erste Taktflanke des ersten Takts (CLK1) erkannt worden ist, noch einem unmittelbar dazu vorhergehenden oder nachfolgenden Taktzyklus des zweiten Takts (CLK2) entspricht.
13. Schaltungsanordnung nach einem der Ansprüche 7-12, dadurch gekennzeichnet, dass der Zähler (1) kontinuierlich die Taktzyklen des zweiten Takts (CLK2) periodisch entsprechend dem Verhältnis der Taktrate des zweiten Takts (CLK2) zur Taktrate des ersten Takts (CLK1) durchzählt.
14. Schaltungsanordnung nach einem der Ansprüche 7-13, dadurch gekennzeichnet, dass die Steuereinrichtung (2) in Form einer finiten Zustandsmaschine ausgestaltet ist.
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