DE10128271C1 - Diode manufacturing method uses shaker with reception openings for alignment of diode chips before adhering to lower conductor layers provided by base plate - Google Patents
Diode manufacturing method uses shaker with reception openings for alignment of diode chips before adhering to lower conductor layers provided by base plateInfo
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Abstract
Description
Die Erfindung betrifft das Gebiet der Herstellung von Dioden und insbeson dere ein Verfahren für die Massenproduktion von Flachdioden mit niedrigeren Kosten als bisher.The invention relates to the field of diode production and in particular a process for the mass production of flat diodes with lower Costs than before.
Bekanntlich erfolgt die derzeitige Packung von Niederleistungsdioden bei der
Oberflächenmontage im wesentlichen in Säulenform, d. h. durch Säulendio
denpackung. Dieses Packungsverfahren besitzt jedoch mehrere Nachteile:
As is known, the current packing of low-power diodes for surface mounting takes place essentially in the form of a column, that is to say, by packing the column diodes. However, this packaging method has several disadvantages:
- 1. Während des Herstellungsprozesses, der das mechanische Ergreifen, Plazieren, Ankleben und Anlöten umfaßt, ist die Säulenpackungsanord nung schwer zu betätigen, wobei die Ausbeute niedrig und die Massen produktion langsam ist.1. During the manufacturing process that involves mechanical gripping, Placing, gluing and soldering includes the column packing arrangement Difficult to operate, the yield low and the masses production is slow.
- 2. Außerdem wirkt sich ein Wärmeausdehnungskoeffizient auf die Packung der Säulendioden aus; mit anderen Worten, es gibt keine Anpassung zwi schen der Packung der Säulendioden und dem Wärmeausdehnungskoef fizienten der Schaltungsgrundplatte. Wenn die Dioden auf die Schal tungsplatinen gelötet werden, neigen entweder die Komponenten leicht dazu kaputtzugehen, oder geht die Schaltung wegen der schlechten Wärmeleitung kaputt. Im Ergebnis ist die Zuverlässigkeit der Produkte schlecht.2. In addition, a coefficient of thermal expansion affects the package the column diodes; in other words, there is no adjustment between the packing of the column diodes and the thermal expansion coefficient efficient of the circuit base plate. If the diodes on the scarf circuit boards are soldered, either the components tend slightly to break, or the circuit breaks because of the bad Heat conduction broken. The result is the reliability of the products bad.
Aus der US 55 50 086 ist ein Verfahren zum Herstellen von Dioden bekannt, wobei Hunderte oder Tausende von Einheiten auf einem plattenartigen keramischen Körper ausgebildet werden, auf dem mittels Dickschichttechnik untere Leiterschichten erzeugt, Dioden befestigt und diese mit Deckmaterialien beschichtet werden, wobei deren obere Elektrodenflächen frei bleiben, um darauf obere Leiterschichten aufzubringen und diese Anordnung mit einem isolierenden Schutzkitt zu beschichten. A method for producing diodes is known from US 55 50 086, being hundreds or thousands of units on a plate-like ceramic body are formed on the thick film technique generated lower conductor layers, attached diodes and these with Cover materials are coated, the upper electrode surfaces remain free to apply top conductor layers and this Coating the arrangement with an insulating protective putty.
Die US 36 91 628 behandelt mittels Dünn- oder Dickfilmtechnik hergestellte koplanare Verbindungstechnologie für die Montage von Halbleiterdioden. Dort wird zuerst ein Deckmaterial aufgebracht und dorthinein eine Diode platziert. Wenn sich dabei auf der Diode Deckmaterial bildet, erwähnt die US 36 91 628, dass zum Freilegen der oberen Anschlussfläche der Dioden ein Abschleifen notwendig werden kann.The US 36 91 628 treats manufactured using thin or thick film technology coplanar connection technology for the assembly of semiconductor diodes. A covering material is first applied there and a diode is inserted there placed. If cover material forms on the diode, US Pat. No. 3,691,628 mentions that to expose the top pad of the diodes Grinding may be necessary.
Aus der US 60 54 371 ist es bekannt, asymmetrische Bauelemente im Nutzen zu verarbeiten, wobei der Nutzen trichterförmig, abgestufte Löchern zur Aufnahme der Bauelemente aufweist, und die Bauelemente Ausnehmungen aufweisen, die es erlauben die Bauelemente in den Löchern des Nutzens orientieren. Dafür werden jedoch hochpräzise Bestückungsgeräte benötigt.From US 60 54 371 it is known to use asymmetrical components to process, the use of funnel-shaped, stepped holes for Includes the components, and the components recesses have, which allow the components in the holes of benefit orientate. However, high-precision placement devices are required for this.
Aus der Auslegeschrift DE 18 05 174 A ist ein Verfahren zum Aufbringen von Einzelkörpern auf einem Grundkörper mittels eines Planverschiebungsschüttlers bekannt. Dieser besteht aus einer Unterlage mit fächerförmigen Vertiefungen. Auf diese Unterlage wird eine große Anzahl von Bauelementen wahllos aufgebracht und durch Rütteln in die Vertiefungen befördert.From the publication DE 18 05 174 A is a method for applying Individual bodies on a base body by means of a Postponement shaker known. This consists of a document with fan-shaped depressions. There will be a large number on this document of components applied indiscriminately and by shaking into the wells promoted.
Aufgabe der Erfindung ist es daher, ein Verfahren bereitzustellen, dass einen automatisierten Prozess zulässt, bei dem die Chips in gleicher Richtung ausgerichtet sind und somit an der unteren Leitschicht angeklebt werden können.The object of the invention is therefore to provide a method that a Automated process allows the chips to go in the same direction are aligned and thus glued to the lower conductive layer can.
Erfindungsgemäß wird die Aufgabe durch ein Verfahren nach dem
Hauptanspruch dadurch gelöst, das die folgenden Schritte umfasst:
According to the invention, the object is achieved by a method according to the main claim, which comprises the following steps:
- a) Bereitstellen einer Vielzahl von Chips (5), wobei jeder dieser Chips (5) einen Vorsprung (54) an der Oberseite besitzt, und Bereitstellen einer Grundplatte (1) mit Kerben (11) zwischen Aufnahmestellen für Hunderte von Einheiten;a) providing a plurality of chips ( 5 ), each of these chips ( 5 ) having a projection ( 54 ) on the top, and providing a base plate ( 1 ) with notches ( 11 ) between receiving locations for hundreds of units;
- b) Ausbilden einer unteren Leiterschicht (2) auf jeder Einheit;b) forming a lower conductor layer ( 2 ) on each unit;
- c) Platzieren einer Vielzahl von Chips (5) auf einen Planverschiebungsschüttler (9), der eine Vielzahl von trichterförmigen, abgestuften Löchern (91) besitzt;c) placing a plurality of chips ( 5 ) on a plane shaker ( 9 ) having a plurality of funnel-shaped, stepped holes ( 91 );
- d) Betreiben dieses Planverschiebungsschüttlers (9) bei einer spezifischen Frequenz, um ein Wandern der Chips (5) in die Löcher (91) des Schüttlers (9) zu erreichen, wobei die Chips (5) die Löcher (91) derart belegen, dass die Oberseite mit dem Vorsprung (54) abwärts gerichtet ist und die Unterseite (52) aus den Löchern (91) herausragt;d) operating this plan displacement shaker ( 9 ) at a specific frequency in order to achieve a migration of the chips ( 5 ) into the holes ( 91 ) of the shaker ( 9 ), the chips ( 5 ) occupying the holes ( 91 ) in such a way that the top with the projection ( 54 ) is directed downward and the bottom ( 52 ) protrudes from the holes ( 91 );
- e) Ankleben der Unterseiten (52) der Chips (5) an der unteren Leiterschicht (2) auf der Grundplatte (1);e) gluing the undersides ( 52 ) of the chips ( 5 ) to the lower conductor layer ( 2 ) on the base plate ( 1 );
- f) Beschichten der Grundplatte (1), unteren Leiterschicht (2), der Chips (5) und deren Vorsprünge (54) mit einem Deckmaterial (53);f) coating the base plate ( 1 ), lower conductor layer ( 2 ), the chips ( 5 ) and their projections ( 54 ) with a cover material ( 53 );
- g) Freilegen der Vorsprünge (54) an der Spitze der Chips (5);g) exposing the protrusions ( 54 ) at the tip of the chips ( 5 );
- h) Ausbilden einer oberen Leiterschicht (6) in Verbindung mit dem Vorsprung (54) jeder Chipspitze;h) forming an upper conductor layer ( 6 ) in connection with the protrusion ( 54 ) of each chip tip;
- i) Fertigstellen durch Beschichtung mit Schutzkitt (7), Bezeichnen der Pole der Dioden, Ausbilden von Anschlusspunkten (8) und Trennen zu einzelnen Dioden.i) Finishing by coating with protective cement ( 7 ), designating the poles of the diodes, forming connection points ( 8 ) and separating them into individual diodes.
Mit den in den Unteransprüchen angegebenen Merkmalen ist eine weitere Verbesserung des im Anspruch 1 gekennzeichneten Verfahrens möglich.With the features specified in the subclaims is another Improvement of the method characterized in claim 1 possible.
Weitere Merkmale und Vorteile der Erfindung werden deutlich beim Lesen der folgenden Beschreibung bevorzugter Ausführungsformen, die auf die Zeichnung Bezug nimmt; es zeigen:Further features and advantages of the invention will become clear when reading the following description of preferred embodiments based on the Drawing reference; show it:
Fig. 1 einen Ablaufplan eines Verfahrens gemäß der Erfindung; Fig. 1 is a flowchart of a method according to the invention;
Fig. 2 eine Querschnittsansicht einer Keramikgrundplatte mit Schnittker ben; Fig. 2 is a cross-sectional view of a ceramic base plate with Schnittker ben;
Fig. 3 eine perspektivische Ansicht einer Grundplatte nach Fig. 2 mit Schnittkerben; Fig. 3 is a perspective view of a base plate of Figure 2 with cut notches.
Fig. 4 eine Querschnittsansicht von Einheiten, die mit Leitpaste gedruckt oder plattiert wurden, um die untere Leiterschicht auszubilden; Fig. 4 to the lower conductor layer to form a cross-sectional view of units that have been printed with conductive paste or plated;
Fig. 5 eine Draufsicht der Einheiten aus Fig. 4, die mit Leitpaste gedruckt oder plattiert wurden, um die untere Leiterschicht auszubilden; Fig. 5 is a top view of the units of Fig. 4 printed or plated with conductive paste to form the lower conductor layer;
Fig. 6 eine Querschnittsansicht eines gedruckten oder plattierten Widerstands zwischen den Leitern auf der Grundplatte; Fig. 6 is a cross-sectional view of a printed or plated resistance between the conductors on the base plate;
Fig. 7 eine Draufsicht des gedruckten oder plattierten Widerstands aus Fig. 6 zwischen den Leitern auf der Grundplatte; Fig. 7 is a top view of the printed or plated resistor of Fig. 6 between the conductors on the base plate;
Fig. 8 eine Querschnittsansicht des gedruckten Schutzmaterials auf dem Widerstand; Fig. 8 is a cross sectional view of the printed material on the protection resistance;
Fig. 9 eine Draufsicht des gedruckten Schutzmaterials aus Fig. 8 auf dem Widerstand; Fig. 9 is a top view of the printed protective material of Fig. 8 on the resistor;
Fig. 10 eine Querschnittsansicht eines Widerstands mit einem mittels Laser korrigierten Widerstandswert; FIG. 10 is a cross-sectional view of a resistor with a resistance value corrected by means of laser;
Fig. 11 eine Draufsicht des Widerstands mit einem mittels Laser korrigier ten Widerstandswert aus Fig. 10; FIG. 11 is a top view of the resistance with a laser corrected resistance value from FIG. 10;
Fig. 12 eine Querschnittsansicht des Anklebens an den Chip mit Leitpaste; FIG. 12 is a cross-sectional view of bonding to the chip with conductive paste;
Fig. 13 eine Draufsicht des Verfahrensschritts aus Fig. 12; FIG. 13 shows a top view of the method step from FIG. 12; FIG.
Fig. 14 eine Querschnittsansicht des Beschichtens des Chips mit Schutzkitt; FIG. 14 is a cross-sectional view of the coating of the chip with Schutzkitt;
Fig. 15 eine Draufsicht des Beschichtens des Chips mit Schutzkitt nach Fig. 14; Figure 15 is a plan view of the coating of the chip with Schutzkitt of Fig. 14.;
Fig. 16 eine Querschnittsansicht eines Schritts des Freilegens der Elektro den; FIG. 16 is a cross-sectional view of a step of exposing the electric to;
Fig. 17 eine Draufsicht des Schritts des Freilegens der Elektroden aus Fig. 16; Figure 17 is a top plan view of the step of exposing the electrodes of Figure 16;
Fig. 18 eine Querschnittsansicht der gedruckten oder plattierten Leiter auf dem Vorsprung der Diodenspitzen. An dieser Stelle ist eine obere Leiterschicht ausgebildet, die die Dioden mit der Grenze jeder Ein heit verbindet; Figure 18 is a cross-sectional view of the printed or plated conductors on the protrusion of the diode tips. At this point, an upper conductor layer is formed which connects the diodes to the boundary of each unit;
Fig. 19 eine Draufsicht der gedruckten oder plattierten Leiter auf dem Vor sprung der Diodenspitzen. An dieser Stelle ist eine obere Leiter schicht ausgebildet, die die Dioden mit der Grenze jeder Einheit verbindet; Fig. 19 is a plan view of the printed or plated conductor on the jump before the diode tips. At this point, an upper conductor layer is formed which connects the diodes to the boundary of each unit;
Fig. 20 eine Querschnittsansicht des Beschichtens der Diodenspitze mit einem isolierenden Schutzkitt; FIG. 20 is a cross-sectional view of coating the top diode with an insulating Schutzkitt;
Fig. 21 eine Draufsicht des in Fig. 20 gezeigten Beschichtungsschritts; Fig. 21 is a top view of the coating step shown in Fig. 20;
Fig. 22 eine Querschnittsansicht der Polbeschriftungen und der aufgedruck ten Wörter einer Diode; Fig. 22 is a cross-sectional view of the pole labels and the printed words of a diode;
Fig. 23 eine Draufsicht der Polbeschriftungen und der aufgedruckten Wör ter der Diode aus Fig. 22; Fig. 23 is a top view of the pole labels and the printed words of the diode of Fig. 22;
Fig. 24 eine perspektivische Ansicht der in längliche rechteckige Blöcke getrennten gesamten Grundplatte; Fig. 24 is a perspective view of the entire base plate separated into elongated rectangular blocks;
Fig. 25 eine Draufsicht der gesamten in längliche rechteckige Blöcke ge trennten Grundplatte; Fig. 25 is a plan view of the entire base plate separated into elongated rectangular blocks;
Fig. 26 eine Querschnittsansicht der Leitpaste oder der an beiden Seiten angeklebten Leiter zum Ausbilden einer Diode; FIG. 26 is a cross sectional view of the conductive paste or the adhered on both sides of conductor to form a diode;
Fig. 27 eine Draufsicht der Leitpaste oder der an beiden Seiten angeklebten Leiter zum Ausbilden einer Diode; Fig. 27 is a plan view of the conductive paste or the adhered on both sides of conductor to form a diode;
Fig. 28 eine perspektivische Ansicht der in einen Einzelchip gebrochenen Grundplatte; FIG. 28 is a perspective view of the fractured in a single-chip base plate;
Fig. 29 eine Draufsicht der in einen Einzelchip gebrochenen Grundplatte; FIG. 29 is a plan view of the fractured in a single-chip base plate;
Fig. 30 eine Querschnittsansicht der an der Oberfläche der Diode angekleb ten Lötmetalle; FIG. 30 is a cross-sectional view of the angekleb th at the surface of the diode solders;
Fig. 31 eine Draufsicht der auf der Oberfläche der Diode angeklebten Löt metalle; FIG. 31 is a plan view of metals adhered on the surface of the diode soldering;
Fig. 32 eine Ansicht eines Rüttlers; Fig. 32 is a view of a vibrator;
Fig. 33 eine Ansicht zur Demonstration der Wirkung des Rüttlers; Fig. 33 is a view for demonstrating the effect of the vibrator;
Fig. 34 eine Ansicht zur Demonstration des Anordnens eines Widerstands unter der Diode; Fig. 34 is a view for demonstrating the placement of a resistor under the diode;
Fig. 35 eine Ansicht eines Einzelchips; und FIG. 35 is a view of a single chip; and
Fig. 36 eine Ansicht der Chipanordnungskomponenten. Fig. 36 is a view of the die assembly components.
In Fig. 1 ist zunächst ein Ablaufplan des Herstellungsverfahrens der Erfindung gezeigt.In Fig. 1 is a flow chart of the manufacturing method of the invention first is shown.
Schritt 1: Erzeugen von Schnittkerben 11 in Form von umgekehrten Dreiecken auf der Keramikgrundplatte 1 zum Ausbilden Hunderter von Einheiten. Wie in den Fig. 2 und 3 gezeigt ist, sind diese Schnittkerben 11 nicht nur nützlich zum Brechen, sondern können außerdem beim Schneiden mehr leitende Restbereiche schaffen.Step 1 : Create cut notches 11 in the form of inverted triangles on the ceramic base plate 1 to form hundreds of units. As shown in Figs. 2 and 3, these notches 11 are not only useful for breaking, but can also create more conductive residual areas when cutting.
Schritt 2: Ausbilden der unteren Leiterschicht 2 durch Drucken oder Plattie ren der Leitpaste auf der Oberfläche jeder Einheit der Grundplatte 1, wie in den Fig. 4 und 5 gezeigt ist.Step 2 : Form the lower conductor layer 2 by printing or plating the conductive paste on the surface of each unit of the base plate 1 as shown in FIGS. 4 and 5.
Schritt 3: Drucken oder Plattieren der Widerstände 3 mit einem geeigneten Widerstandswert zwischen der unteren Leiterschicht 2 jeder Einheit der Grundplatte 1, wie in den Fig. 6 und 7 gezeigt ist.Step 3 : Printing or plating the resistors 3 with an appropriate resistance value between the lower conductor layer 2 of each unit of the base plate 1 , as shown in FIGS. 6 and 7.
Schritt 4: Beschichten der Oberfläche der Widerstände 3 mit Deckschutzmaterialien 4 zum Schutz der Widerstände 3 und zur Nutzung bei der Lasermodifikation im nächsten Schritt, wie in den Fig. 8 und 9 gezeigt ist.Step 4 : Coating the surface of the resistors 3 with protective cover materials 4 for protecting the resistors 3 and for use in laser modification in the next step, as shown in FIGS. 8 and 9.
Schritt 5: Falls der Widerstandswert der gedruckten Widerstände 3 nicht den Erwartungen entspricht, Korrektur des Widerstands mit dem Laser zum Niederschneiden eines Spalts 31 und zum Verringern des Widerstandwerts der Widerstände 3, wie in den Fig. 10 und 11 gezeigt ist.Step 5 : If the resistance value of the printed resistors 3 does not meet expectations, correct the resistance with the laser to cut a gap 31 and decrease the resistance value of the resistors 3 as shown in FIGS. 10 and 11.
Schritt 6: Ankleben einer Unterseite 52 des Chips 5 (wie etwa Dioden, LED usw.) auf der unteren Leiterschicht 2 mit der Leitpaste (Kitt), wie in den Fig. 12 und 13 gezeigt ist.Step 6 : Glue an underside 52 of the chip 5 (such as diodes, LEDs, etc.) to the lower conductor layer 2 with the conductive paste (putty), as shown in FIGS . 12 and 13.
Schritt 7: Ummanteln mit den Deckmaterialien 53 auf der Oberseite zum Schutz des Chips 5, wie in den Fig. 14 und 15 gezeigt ist.Step 7 : Cover with the cover materials 53 on the top to protect the chip 5 , as shown in FIGS. 14 and 15.
Schritt 8: Freilegen des Vorsprungs 54 an der Spitze des Chips 5 durch Polie ren, mittels Laser oder durch chemisches Ätzen, wie in den Fig. 16 und 17 gezeigt ist.Step 8 : Expose the protrusion 54 on the tip of the chip 5 by polishing, by laser or by chemical etching, as shown in FIGS. 16 and 17.
Schritt 9: Drucken oder Plattieren der Leiter auf dem Vorsprung 54 der Spitze des Chips 5 und Verbinden mit der Grenze jeder Einheit zum Ausbilden der oberen Leiterschicht 6, wie in den Fig. 18 und 19 ge zeigt ist.Step 9 : Print or plate the conductors on the protrusion 54 of the tip of the chip 5 and connect to the boundary of each unit to form the upper conductor layer 6 as shown in Figs. 18 and 19.
Schritt 10: Beschichten der Oberfläche mit dem isolierenden Schutzkitt 7, wie in den Fig. 20 und 21 gezeigt ist.Step 10 : Coating the surface with the insulating protective putty 7 , as shown in FIGS. 20 and 21.
Schritt 11: Beschriften der Pole und Zeichen 71 auf der Oberfläche des Schutzkitts 7 mit Tinte oder Lasergravur, wie in den Fig. 22 und 23 gezeigt ist.Step 11 : Mark the poles and characters 71 on the surface of the protective cement 7 with ink or laser engraving, as shown in FIGS. 22 and 23.
Schritt 12: Automatisches Trennen der Grundplatte 1 unter Ausnutzung der Sprödigkeit und der Schnittkerben 11 in längliche rechteckige Blöcke 12, wie in den Fig. 24 und 25 gezeigt ist.Step 12 : Automatic separation of the base plate 1 using the brittleness and the cut notches 11 into elongated rectangular blocks 12 , as shown in FIGS. 24 and 25.
Schritt 13: Ankleben der Leitpaste oder der Leiter an der Seite der Blöcke 12 und Abätzen zum Ausbilden der Anschlußpunkte 8, wie in den Fig. 26 und 27 gezeigt ist.Step 13 : Glue the conductive paste or the conductors to the side of the blocks 12 and tabs to form the connection points 8 , as shown in FIGS . 26 and 27.
Schritt 14: Automatisiertes Trennen der Dioden von den Blöcken 12 in einen Einzelchip 13 unter Ausnutzung der Sprödigkeit und der Schnitt kerben 11 der Grundplatte 1, wie in den Fig. 28 und 29 gezeigt ist.Step 14 : Automated separation of the diodes from the blocks 12 into a single chip 13 using the brittleness and the cut notches 11 of the base plate 1 , as shown in FIGS . 28 and 29.
Schritt 15: Ankleben der Lötmetalle 81 an den Anschlußpunkten 8 zum Schutz der Oberfläche der Anschlußpunkte gegenüber Oxidation und zum Verbessern der Lötbarkeit, wie in den Fig. 30 und 31 gezeigt ist.Step 15 : Glue the solder metals 81 to the connection points 8 to protect the surface of the connection points against oxidation and to improve the solderability, as shown in FIGS. 30 and 31.
Schritt 16: Durchführen der elektrischen Erfassung und Verpackung.Step 16 : performing the electrical detection and packaging.
Das richtige Ankleben der unteren Leiterschicht 2 an der Unterseite 52 der Chips 5 erfolgt im Schritt 6 in Verbindung mit einem in den Fig. 32 und 33 gezeigten Planverschiebungsrüttler 9, der trichterförmige, abgestufte gefüllte Löcher 91 besitzt. Dabei kann der Vorsprung 54 des Chips 5 unter den gefüll ten Löchern 91 angeordnet werden, während der Chip 5 selbst über diesen Löchern angeordnet wird, wobei ein Zustand erzeugt wird, in dem der Chip umgekehrt ist. Das heißt, je nach der spezifischen Rüttelfrequenz bewegt sich der Vorsprung 54 der Spitze des nach unten fallenden Chips 5 schneller als die Unterseite 52 des nach unten fallenden Chips 5. Andererseits fällt die Unter seite 52 des Chips 5 auf die gefüllten Löcher 91 des nach oben bewegten Planverschiebungsrüttlers 9, und dies wird genutzt, um die Unterseite 52 des Chips 5 richtig am oberen Teil der unteren Leiterschicht 2 anzukleben. Der Chip 5 mit dem Vorsprung 54 enthält eine Haupteinheit des Halbleiters und einen Metallvorsprung, bei dem es sich um eine Art Grundmaterial handelt. Hinsichtlich der Form bildet er einen rechteckigen Hauptkörper und einen halbkreisförmigen Vorsprung 54. Anhand der unterschiedlichen physikali schen Eigenschaften des Materials und der offensichtlichen Größe kann durch den Rüttler 9 die richtige kinetische Energie übertragen werden. Wegen der verschiedenen physikalischen Eigenschaften wird der Vorsprung 54 des Chips 5 unten angeordnet, während sich gleichzeitig die Chips 5 vorwärts bewegen und daraufhin in das Schmelzgerät eintreten. Zu diesem Zeitpunkt sind sämtli che Chips 5 in dem Schmelzgerät in der gleichen Richtung ausgerichtet, so daß der Prozeß des Anklebens der Unterseite der Chips an der unteren Leiter schicht auf diese Weise automatisiert werden kann.The correct adhesion of the lower conductor layer 2 to the underside 52 of the chips 5 takes place in step 6 in conjunction with a plan displacement shaker 9 shown in FIGS . 32 and 33, which has funnel-shaped, stepped, filled holes 91 . Here, the protrusion 54 of the chip 5 can be placed under the filled holes 91 , while the chip 5 itself is placed over these holes, creating a state in which the chip is reversed. That is, depending on the specific vibration frequency, the protrusion 54 of the tip of the chip 5 falling down moves faster than the bottom 52 of the chip 5 falling down. On the other hand, coat the underside 52 of the chip 5 on the filled holes 91 of the upwards moving Planverschiebungsrüttlers 9, and this is used to stick to the underside 52 of the chip 5 on the right upper part of the lower conductor layer. 2 The chip 5 with the protrusion 54 contains a main unit of the semiconductor and a metal protrusion, which is a kind of base material. In terms of shape, it forms a rectangular main body and a semicircular projection 54 . Based on the different physical properties of the material and the obvious size, the correct kinetic energy can be transferred by the vibrator 9 . Because of the various physical properties, the protrusion 54 of the chip 5 is located below while the chips 5 are moving forward and then entering the melter. At this time, all chips 5 in the melter are oriented in the same direction, so that the process of adhering the bottom of the chips to the lower conductor layer can be automated in this way.
Zwar wird beim Verfahren nach DE 18 05 174 A zur automatisierten positionierten und polaritätsgenau ausgerichteten Anordnung der Einzelkörper ein Rütteln verwendet. Dort handelt es sich jedoch bei den Einzelkörpern lediglich um fertig hergestellte Bauelemente, die vor ihrer Übertragung durch einen Trägerkörper auf einen Sockel nur zeitlich lösbar in einer gitterförmigen Unterlage durch die Rüttelung positioniert werden, und nicht um die durch eine Rüttelung endgültig an einem Substrat (Grundplatte) zu parkierenden Chips.The process according to DE 18 05 174 A is automated positioned and polarity-aligned arrangement of the individual body used a shake. There, however, the individual bodies are concerned just finished components that are transferred before being transferred a support body on a base only detachable in a lattice Pad must be positioned by the vibration and not by the to finally park a vibration on a substrate (base plate) Crisps.
Um kleine und leichte Produkte zu erzeugen, kann der sechste Schritt, wie in Fig. 34 gezeigt ist, durch die folgenden Schritte ersetzt werden, in denen die Leiter 32 auf die untere Leiterschicht 2 und auf die Schutzmaterialien 4 ge druckt und der Chip 5 auf den Leitern 32 angeordnet wird. In order to produce small and light products, the sixth step, as shown in FIG. 34, can be replaced by the following steps, in which the conductor 32 prints on the lower conductor layer 2 and on the protective materials 4 and the chip 5 on the conductors 32 is arranged.
Falls die Widerstände 3 nicht angewendet zu werden brauchen, können die Schritte 3 bis 5, wie in Fig. 35 gezeigt ist, ausgelassen werden, wobei nur ein Einzelchip 5 vorhanden ist.If the resistors 3 do not need to be used, steps 3 to 5 , as shown in FIG. 35, can be omitted, with only a single chip 5 being present.
Fig. 36 ist ein Diagramm der Ausbildung der Chipanordnung. Sie zeigt das obenbeschriebene Auslassen der Schritte 3 bis 5 des Schritts 14, in dem die Blöcke 12 in die mehrere Einheiten enthaltende Chip-Matrix geschnitten wer den. In der Grundplatte 1 können zuvor Falze 14 hergestellt werden, um im Schritt 13 zweckmäßig den Anschlußpunkt an dem seitlichen Streifen auszu bilden. Gleichzeitig kann der Chip 5 der Einheiten außer der Diode Wider stände, Kondensatoren oder Induktivitäten enthalten. Je nach Anforderung sollten dementsprechend verschiedene Kombinationen zusammengestellt werden, wobei die Anordnungs-Baueinheit mit mehreren Chips angeordnet werden sollte. Fig. 36 is a diagram of the configuration of the die assembly. It shows the above-described omission of steps 3 to 5 of step 14 , in which the blocks 12 are cut into the chip matrix containing several units. In the base plate 1 folds 14 can be made beforehand in order to form the connection point on the side strip in step 13 . At the same time, the chip 5 of the units can contain resistors, capacitors or inductors in addition to the diode. Depending on the requirements, different combinations should accordingly be put together, the arrangement assembly unit being arranged with several chips.
Anhand der obenerwähnten Aussagen ist offensichtlich, daß die Erfindung die
folgenden Vorteile besitzt:
It is evident from the above statements that the invention has the following advantages:
- 1. Sie ist das einzige Verfahren, mit dem derzeit ein Großteil der Komponenten von Flachdioden hergestellt werden kann.1. It is the only process that is currently used for a large part of the Components of flat diodes can be manufactured.
- 2. Die Herstellungsproduktivität ist außerordentlich hoch, wobei der Aus stoß der Maschinenausrüstung bis zu 200.000 Dioden stündlich erreichen kann. Außerdem sind die Produkte außerordentlich kostengünstig.2. Manufacturing productivity is extremely high, with the end machine equipment can reach up to 200,000 diodes per hour can. The products are also extremely inexpensive.
- 3. Die Konstruktion der Erfindung und das Herstellungsverfahren sind ein Durchbruch im Gebiet. Mit dieser Erfindung kann die Wettbewerbsfä higkeit der Industrie sichergestellt werden.3. The construction of the invention and the manufacturing process are one Breakthrough in the area. With this invention, the competition ability of the industry to be ensured.
- 4. Das Produkt besitzt eine hohe Zuverlässigkeit, da der Chip-Verbindungs punkt der Dioden mit leitenden Materialien angeklebt wird, die von der herkömmlichen Verwendung von Nichtglas für den Kontaktpunkt der Dioden verschieden sind.4. The product has high reliability because of the chip connection point of the diodes is glued with conductive materials by the conventional use of non-glass for the contact point of the Diodes are different.
- 5. Die Chips können mit dem Automaten direkt aus dem Wafer entnommen und an der Grundplatte angeklebt werden oder es können sämtliche Chips mit dem Rüttler oben angeordnet werden.5. The chips can be removed directly from the wafer with the machine and be glued to the base plate or all can Chips are placed with the vibrator on top.
- 6. Die Erfindung kann eine Kombination der Anordnung schaffen, bei der verschiedene Chips gleichzeitig gepackt werden können, wobei es sich bei den Chips um Dioden, Widerstände, Kondensatoren oder Induktions spulen handeln kann. Auf diese Weise steigen die Zweckmäßigkeit und die Produktivität, wobei mehr zusätzliche Werte erzeugt werden können.6. The invention can provide a combination of the arrangement in which Different chips can be packed at the same time for the chips around diodes, resistors, capacitors or induction spools can act. In this way, the expediency and increase productivity, whereby more additional values can be generated.
- 7. Ein fester Chip und ein Widerstand können während des gleichen Herstellungsverfahrens in der Packung integriert werden.7. A solid chip and a resistor can be used during the same Manufacturing process to be integrated in the package.
Claims (18)
- a) Bereitstellen einer Vielzahl von Chips (5), wobei jeder dieser Chips (5) einen Vorsprung (54) an der Oberseite besitzt, und Bereitstellen einer Grundplatte (1) mit Kerben (11) zwischen Aufnahmestellen für Hunderte von Einheiten;
- b) Ausbilden einer unteren Leiterschicht (2) auf jeder Einheit;
- c) Platzieren einer Vielzahl von Chips (5) auf einen Planverschiebungsschüttler (9), der eine Vielzahl von trichterförmigen, abgestuften Löchern (91) besitzt;
- d) Betreiben dieses Planverschiebungsschüttlers (9) bei einer spezifischen Frequenz, um ein Wandern der Chips (5) in die Löcher (91) des Schüttlers (9) zu erreichen, wobei die Chips (5) die Löcher (91) derart belegen, dass die Oberseite mit dem Vorsprung (54) abwärts gerichtet ist und die Unterseite (52) aus den Löchern (91) herausragt;
- e) Ankleben der Unterseiten (52) der Chips (5) an der unteren Leiterschicht (2) auf der Grundplatte (1);
- f) Beschichten der Grundplatte (1), unteren Leiterschicht (2), der Chips (5) und deren Vorsprünge (54) mit einem Deckmaterial (53);
- g) Freilegen der Vorsprünge (54) an der Spitze der Chips (5);
- h) Ausbilden einer oberen Leiterschicht (6) in Verbindung mit dem Vorsprung (54) jeder Chipspitze;
- i) Fertigstellen durch Beschichtung mit Schutzkitt (7), Bezeichnen der Pole der Dioden, Ausbilden von Anschlusspunkten (8) und Trennen zu einzelnen Dioden.
- a) providing a plurality of chips ( 5 ), each of these chips ( 5 ) having a projection ( 54 ) on the top, and providing a base plate ( 1 ) with notches ( 11 ) between receiving locations for hundreds of units;
- b) forming a lower conductor layer ( 2 ) on each unit;
- c) placing a plurality of chips ( 5 ) on a plane shaker ( 9 ) having a plurality of funnel-shaped, stepped holes ( 91 );
- d) operating this plan displacement shaker ( 9 ) at a specific frequency in order to achieve a migration of the chips ( 5 ) into the holes ( 91 ) of the shaker ( 9 ), the chips ( 5 ) occupying the holes ( 91 ) in such a way that the top with the projection ( 54 ) is directed downward and the bottom ( 52 ) protrudes from the holes ( 91 );
- e) gluing the undersides ( 52 ) of the chips ( 5 ) to the lower conductor layer ( 2 ) on the base plate ( 1 );
- f) coating the base plate ( 1 ), lower conductor layer ( 2 ), the chips ( 5 ) and their projections ( 54 ) with a cover material ( 53 );
- g) exposing the protrusions ( 54 ) at the tip of the chips ( 5 );
- h) forming an upper conductor layer ( 6 ) in connection with the protrusion ( 54 ) of each chip tip;
- i) Finishing by coating with protective cement ( 7 ), designating the poles of the diodes, forming connection points ( 8 ) and separating them into individual diodes.
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| DE2001128271 DE10128271C1 (en) | 2001-06-12 | 2001-06-12 | Diode manufacturing method uses shaker with reception openings for alignment of diode chips before adhering to lower conductor layers provided by base plate |
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