DE10123818A1

DE10123818A1 - Anordnung mit Schutzfunktion für ein Halbleiterbauelement

Info

Publication number: DE10123818A1
Application number: DE10123818A
Authority: DE
Inventors: Frank Pfirsch
Original assignee: Infineon Technologies AG
Current assignee: Infineon Technologies AG
Priority date: 2001-03-02
Filing date: 2001-05-16
Publication date: 2002-09-19
Anticipated expiration: 2021-05-17
Also published as: DE10123818B4

Abstract

Die Erfindung betrifft ein Halbleiterbauelement, insbesondere Trench-IGBT, mit Schutzfunktion, bei dem zwischen Gate (G) und Emitter (E) des IGBTs ein Transistor (10) liegt, dessen Gate mit einem floatenden Gebiet des IGBTs (11) verbunden ist.

Description

Die vorliegende Erfindung betrifft eine Anordnung mit Schutzfunktion, insbesondere Kurzschlussstrombegrenzung oder Abschaltung, für ein Halbleiterbauelement, insbesondere ei nen IGBT, umfassend: einen Halbleiterkörper, in den das Halbleiterbauelement integriert ist, und eine die Schutz funktion bewirkende Einrichtung.

Bei Graben- bzw. Trench-IGBTs kann durch eine gegenüber pla naren IGBTs wesentlich erhöhte Kanalweite der Spannungsab fall im MOS-Kanal des IGBTs erheblich verringert werden, so dass mit solchen Trench-IGBTs eine sehr niedrige Durchlass spannung erreicht werden kann. Nachteilhaft an solchen Trench-IGBTs ist aber, dass sich der in einem Kurzschluss fall fließende Strom, also der Strom, der bei eingeschalte tem MOS-Kanal und gleichzeitig hoher anliegender Kollektor- Emitter-Spannung fließt, proportional zur Kanalweite erhöht, was die Kurzschlussfestigkeit erheblich beeinträchtigt. Das heißt, ohne Zusatzmaßnahmen kann mit Trench-IGBTs mit großer Kanalweite keine Kurzschlussfestigkeit erreicht werden.

Gewöhnliche Anforderungen hierfür liegen im Bereich von etwa 10 µs: diese Zeitspanne muss ein IGBT im Kurzschlusszustand überstehen, und er muss danach noch zuverlässig abgeschaltet werden können.

Im einzelnen ist die Grundstruktur eines Trench-IGBTs bei spielsweise in DE 196 51 108 A1 (vgl. dort insbesondere Fig. 49) und in EP 0 847 090 A2 (vgl. dort insbesondere Fig. 1) gezeigt. Diese bekannten Trench-IGBTs haben eine sehr große Kanalweite und damit bei einer im eingeschalteten Zustand üblichen Gatespannung von beispielsweise 15 V einen für Kurzschlussfestigkeit viel zu hohen Kurzschlussstrom. Um nun bei solchen Trench-IGBTs Kurzschlussfestigkeit zu erreichen, ist es erforderlich, im Kurzschlussfall die Gatespannung zu vermindern. Hierzu werden üblicherweise auf dem IGBT-Chip selbst ein Stromsensor zum Erfassen des Kurzschlussstromes und ein Zusatzchip, der mit Hilfe des Stromsensors den Kurz schlussfall erkennt, eingesetzt. Mit Hilfe dieses Stromsen sors und des Zusatzchips wird die Gatespannung entsprechend dem erfassten Kurzschlussstrom geregelt, so dass sie vermin derte Werte, also insbesondere Spannungsgrößen deutlich un terhalb der oben erwähnten 15 V annimmt. Stromsensoren die ser Art sind beispielsweise in Z. Shen et al.: Comparative Study of Integrated Current Sensors in N-channel IGBTs, Proc. ISPSD'94 Davos (1994), S. 75-80 und in S. Robb et al.: Current Sensing in IGBTs for Short-Circuit Protection, Proc. ISPSD'94 Davos (1994), S. 81-85 beschrieben.

Eine andere Möglichkeit, in Trench-IGBTs Kurzschlussfestig keit zu erreichen, besteht darin, deren Kanalweite zu ver ringern. IGBTs dieser Art sind beispielsweise in der bereits erwähnten DE 196 51 108 A1 (vgl. dort Fig. 52) und in US 5 329 142, US 5 448 083 und US 5 585 651 beschrieben. Derar tige IGBTs mit verringerter Kanalweite sind besonders für hohe Durchbruchspannungen etwa oberhalb von 2000 V vorteil haft, da sie zu einer hohen Ladungsträgerüberschwemmung in ihrer niedrig dotierten n-leitenden Basis führen und der Spannungsabfall im MOS-Kanal im Vergleich zu anderen Durch lassspannungsanteilen nicht stark ins Gewicht fällt. Für niedrigere Durchbruchspannungen von beispielsweise 600 V sind IGBTs mit verringerter Kanalweite jedoch ungünstig, da dann auf den MOS-Kanal wegen der sehr hohen Stromdichten und einer relativ dünnen n-leitenden Basis ein erheblicher An teil der Durchlassspannung in der Größenordnung von bei spielsweise 40% entfällt.

Schließlich ist noch aus US 4 996 575 ein SOI-CMOS-Transi stor (SOI = Silicon-On-Insulator) beschrieben, der eine unter einer Oxidschicht gelegene n^--leitende Abschirmungszone hat, wobei in der Oxidschicht im Bereich oberhalb dieser Ab schirmungszone der CMOS-Transistor gelegen ist.

Es ist Aufgabe der vorliegenden Erfindung, eine Anordnung anzugeben, mit der auf einfache Weise beispielsweise in ei nem Trench-IGBT Kurzschlussfestigkeit erreicht werden kann.

Diese Aufgabe wird bei einer Anordnung der eingangs genann ten Art erfindungsgemäß dadurch gelöst, dass die Einrichtung durch ein floatendes Gebiet des Halbleiterbauelements ge steuert ist. Die Einrichtung kann dabei vorzugsweise einen MOS-Transistor enthalten, dessen Gateelektrode mit dem floa tenden Gebiet elektrisch verbunden ist oder aus dem floaten den Gebiet besteht. Die Schutzfunktion kann durch eine Strombegrenzung für das Halbleiterbauelement oder ein Ab schalten des Halbleiterbauelements bewirkt werden. Das Halb leiterbauelement kann ein durch ein MOS-Gate gesteuertes Bauelement sein. Der MOS-Transistor kann elektrisch zwischen Source bzw. Emitter des Halbleiterbauelements und Gate des Halbleiterbauelements angeordnet sein.

Die Einrichtung der erfindungsgemäßen Anordnung lässt sich als Halbleiterbauelement beispielsweise mit einem IGBT oder einem EST (EST = Emitter Switched Thyristor) integrieren. Diese Einrichtung baut auf dem aus US 4 996 575 bekannten SOI-CMOS-Transistor auf und unterscheidet sich von diesem allerdings in wesentlichen Punkten: als Gate wird kein über einer npn- oder pnp-Struktur liegendes polykristallines Si lizium, sondern vielmehr ein der Abschirmungszone entspre chendes dotiertes Gebiet unter der Oxidschicht, die somit als Gateoxid eingesetzt wird, verwendet. Die Einrichtung bildet also einen MOS-Transistor mit beispielsweise einer n- leitenden Sourcezone, einem p-leitenden Bulkgebiet und einer n-leitenden Drainzone mit einem aus monokristallinem Silizi um bestehenden Gate, das n- oder p-dotiert sein kann. Diese Zonen bzw. Gebiete können anstelle von monokristallinem Si lizium auch aus polykristallinem Silizium bestehen. Ist der MOS-Transistor aus polykristallinem Silizium aufgebaut, so hat diese Anordnung den Vorteil, dass das Gateoxid trotzdem auf monokristallinem Silizium aufwächst und daher eine sehr gute Qualität hat.

Alternativ kann für die Einrichtung auch ein in das Halblei terbauelement integrierter oder extern angebrachter n-Kanal- MOS-Transistor verwendet werden.

Auf jeden Fall dient die Einrichtung dazu, beispielsweise das Gatepotential eines IGBTs als Halbleiterbauelement so zu steuern, dass der Kurzschlussstrom auf einen für Kurz schlussfestigkeit hinreichend niedrigen Wert begrenzt ist. Dies geschieht im einfachsten Fall dadurch, dass die Ein richtung zwischen Gate und Emitter des IGBTs geschaltet wird. Durch Anlegen einer positiven Gatespannung am MOS- Transistor der Einrichtung kann dann dieser eingeschaltet werden, wodurch das Gate des IGBTs auf Emitterpotenzial ge legt und der IGBT ausgeschaltet wird. Wird zusätzlich zwi schen den die Einrichtung bildenden MOS-Transistor und das Gate des IGBTs noch eine Zenerdiode eingefügt, so zieht der MOS-Transistor das Gate nicht auf Emitterpotenzial, sondern begrenzt die Gatespannung auf die Zenerdiodenspannung von beispielsweise 10 bis 12 V. In diesem Fall wird eine Strom begrenzung auf einem Wert erhalten, der durch die Zener diodenspannung, also beispielsweise 10 bis 12 V, bestimmt ist.

Wird eine zweite Zenerdiode antiseriell zur ersten Zener diode vorgesehen, deren Durchbruchspannung höher ist als der maximale Betrag der negativen Gatespannung, so wird die Mög lichkeit geschaffen, mit der IGBT-Ansteuerung eine negative Gatespannung am IGBT anzulegen.

Eine positive Gatespannung an dem die Einrichtung bildenden MOS-Transistor kann in der folgenden Weise erhalten werden:
In dem das Halbleiterbauelement bildenden IGBT werden an dessen Oberfläche ein oder mehrere p-leitende Gebiete vorge sehen, die nicht an ein festes Potenzial, beispielsweise das Emitter- oder Kollektorpotenzial, angeschlossen sind. Derar tige floatende Gebiete sind beispielsweise aus der bereits erwähnten DE 196 51 108 A1 (vgl. dort insbesondere die Fig. 47 und 52), EP 0 847 090 A2 (vgl. dort Fig. 4) oder US 5 329 142, US 5 448 083 und US 5 585 651 bekannt. Das Poten zial dieser floatenden Gebiete liegt im normalen Durchlass fall des Halbleiterbauelementes nur um eine kleine Spannung U₁ von etwa 1 V oder weniger über dem Emitterpotenzial. Wenn am IGBT aber eine höhere Spannung von beispielsweise 20 V oder mehr anliegt, steigt das Potenzial der floatenden Ge biete deutlich über das Emitterpotenzial auf beispielsweise eine Spannung U₂ von etwa 5 V an. Dies ist vor allem dann der Fall, wenn gleichzeitig auch ein hoher Strom durch den IGBT fließt. Durch eine elektrische Verbindung der floatenden p- leitenden Gebiete mit dem Gate des die Einrichtung bildenden MOS-Transistors, der eine Einsatzspannung zwischen den Span nungswerten U₁ und U₂ haben muss, kann also gerade in den kritischen Betriebszuständen die oben beschriebene Strombe grenzung verwirklicht werden. Insbesondere kann ein derarti ges p-leitendes Gebiet auch direkt als Gate benutzt werden, wenn der die Einrichtung bildende MOS-Transistor in der oben angegebenen Weise aufgebaut ist.

Ein wesentlicher Vorteil der erfindungsgemäßen Anordnung liegt darin, dass in kritischen Betriebszuständen des Halb leiterbauelementes, insbesondere des IGBTs, eine Strombe grenzung ohne Zusatzchip erreicht wird, während im normalen Durchlasszustand die hohe Kanalleitfähigkeit unvermindert für eine niedrige Durchlassspannung zur Verfügung steht. Um dies zu erreichen, wird das Potenzial des floatenden Gebietes im Halbleiterbauelement, insbesondere einem IGBT oder EST, zur Steuerung der Kurzschlussstrombegrenzung verwendet. Außerdem dient das floatende dotierte Gebiet im einkristal linen Halbleiterkörper aus insbesondere Silizium als Gate für den die Einrichtung bildenden MOS-Transistor, der gege benenfalls auch aus polykristallinem Silizium, wie dies oben erläutert wurde, bestehen kann.

Nachfolgend wird die Erfindung anhand der Zeichnungen näher erläutert. Es zeigen:

Fig. 1 die Grundstruktur eines Transistors als Einrich tung zur Kurzschlussstrombegrenzung bei der er findungsgemäßen Anordnung,

Fig. 2 einen Trench-IGBT mit einem floatenden p-leiten den Gebiet, dessen Potenzial einen MOS-Transistor als Einrichtung zur Aktivierung einer Schutzfunk tion kontrollieren kann,

Fig. 3 ein Schaltbild eines ersten Ausführungsbeispiels der erfindungsgemäßen Anordnung, bei dem der IGBT von Fig. 2 verwendet wird, wobei dieser IGBT bei einer zu hohen Spannung am floatenden p-leitenden Gebiet abgeschaltet wird,

Fig. 4 ein Schaltbild eines zweiten Ausführungsbeispiels der erfindungsgemäßen Anordnung, wobei hier der IGBT von Fig. 2 eine zusätzliche Diode aufweist, die verhindert, dass bei eingeschaltetem MOS- Transistor und negativer, von außen angelegter IGBT-Gatespannung ein Strom zwischen Gateansteue rung und Emitter durch den MOS-Transistor fließt, wobei die zusätzliche Diode als Zenerdiode ausge legt sein kann, die den Betrag der negativen IGBT-Gatespannung auf die Zenerspannung begrenzt und so einen Schutz des Gates vor Überspannung bildet,

Fig. 5 ein Schaltbild eines dritten Ausführungsbeispiels der erfindungsgemäßen Anordnung, bei dem der IGBT von Fig. 2 mit einer zusätzlichen Zenerdiode, die umgekehrt zu der Diode von Fig. 4 gepolt ist, versehen ist, wobei hier die Gatespannung des IGBTs bei einer zu hohen Spannung am floatenden p-leitenden Gebiet auf die Zenerspannung begrenzt ist, so dass der Kurzschlussstrom entsprechend eingeschränkt ist,

Fig. 6 ein Schaltbild eines vierten Ausführungsbeispiels der erfindungsgemäßen Anordnung, das auf einer Kombination des zweiten und dritten Ausführungs beispiels der Fig. 4 bzw. 5 beruht,

Fig. 7 eine Schnittdarstellung eines IGBTs, in welchem die Schaltungsanordnung des Ausführungsbeispiels von Fig. 6 integriert ist, und

Fig. 8 eine Schnittdarstellung eines zu Fig. 7 ähnlichen Ausführungsbeispiels mit gleicher Funktionalität, bei dem ein üblicher NMOS-Transistor in einen IGBT integriert ist.

Fig. 1 zeigt in einer Schnittdarstellung einen n-Kanal- bzw. NMOS-Transistor in SOI-Technik, bei dem eine n-leitende Sourcezone 2, eine p-leitende Bulkzone 3 und eine n-leitende Drainzone 4 in eine Siliziumdioxidschicht 5 eingebettet sind, welche auf einem monokristallinen Siliziumkörper 1 mit einem p-leitenden Gebiet 6 angebracht ist. Außerdem sind ein Sourcekontakt 7 für die Sourcezone 2, ein Drainkontakt 8 für die Drainzone 4 und ein Gatekontakt 9 für das p-leitende Gebiet 6 vorhanden. Die Kontakte 7, 8 und 9 können beispiels weise aus Aluminium bestehen.

Es sei angemerkt, dass bei einer Integration dieser Struktur in den IGBT gemäß Fig. 7 der Gatekontakt 9 entfällt.

Bei dem MOS-Transistor von Fig. 1 mit einer npn-Struktur wirkt das Gebiet 6 mit dem Gatekontakt 9 als Gate, so dass die Siliziumdioxidschicht 5 hier im Bereich zwischen der Zo ne 3 und dem Gebiet 6 als Gateoxid dient.

Es ist möglich, die Zonen 2, 3, 4 aus polykristallinem Sili zium anstelle von monokristallinem Silizium zu bilden, wobei dann die Siliziumdioxidschicht 5 und damit das Gateoxid im mer noch auf monokristallinem Silizium des Siliziumkörpers 1 bzw. des Gebietes 6 aufgewachsen ist und damit eine sehr gu te Qualität zeigt.

Die in Fig. 1 dargestellte Einrichtung aus dem MOS- Transistor wird in vorteilhafter Weise dazu verwendet, das Gatepotenzial beispielsweise eines IGBTs als Halbleiterbau element so zu steuern, dass der Kurzschlussstrom auf einen für Kurzschlussfestigkeit hinreichend niedrigen Wert be grenzt bleibt. Dies geschieht im einfachsten Fall dadurch, dass der dargestellte MOS-Transistor 10 von Fig. 1 oder aber auch ein externer Transistor 12 zwischen Gate G und Emitter E eines IGBTs 11 geschaltet wird, wie dies im Ausführungs beispiel von Fig. 3 dargestellt ist. Hierbei wird das Gate des MOS-Transistors 10 oder 12 mit einem floatenden p leitenden Gebiet 22 (vgl. Fig. 2) des IGBTs 11 elektrisch verbunden.

Durch Anlegen einer positiven Gatespannung an Gate 9 des MOS-Transistors 10 wird dieser eingeschaltet, so dass das Gate G des IGBTs 11 auf Emitterpotenzial gelegt ist und der IGBT ausgeschaltet wird. Der IGBT 11 wird also bei zu hoher Spannung am floatenden p-leitenden Gebiet 22 des IGBTs 11 abgeschaltet.

Fig. 2 zeigt in einer Schnittdarstellung einen Trench-IGBT mit einem n-leitenden Halbleiterkörper 13 aus Silizium, ei ner p-leitenden Kollektorzone 14, p-leitenden Bulkzonen 15, n-leitenden Sourcezonen 16, Gateoxidschichten 17 in Trenches 18, welche mit polykristallinem Silizium 19 als Gateelektro den gefüllt sind, Isolierschichten 20 aus insbesondere Sili ziumdioxid, Sourcekontakten 21 und dem floatenden p-leiten den Gebiet 22 mit einem Kontakt 23. Das floatende p-leitende Gebiet 22 ist so an der Oberfläche des IGBTs angeordnet und befindet sich nicht auf einem festen Potenzial, wie bei spielsweise Emitter oder Kollektor. Das Potenzial dieses Ge bietes 22 liegt im normalen Durchlassfall nur um eine kleine Spannung U₁ von etwa 1 V oder weniger über dem Emitterpoten zial. Wenn am IGBT aber eine höhere Spannung von 20 V oder mehr anliegt, steigt das Potenzial des Gebietes 22 deutlich über das Emitterpotenzial auf beispielsweise eine Spannung U₂ von 5 V an. Dies ist vor allem dann der Fall, wenn gleich zeitig auch ein hoher Strom durch den IGBT fließt. Durch ei ne elektrische Verbindung des floatenden p-leitenden Gebiets 22 mit dem Gate 9 des MOS-Transistors 10 oder 12, der eine Einsatzspannung zwischen den Spannungen U₁ und U₂ haben muss, kann also gerade in den kritischen Betriebszuständen die gewünschte Strombegrenzung erreicht werden. Weiter unten (vgl. das Ausführungsbeispiel von Fig. 7) wird gezeigt wer den, wie ein derartiges p-leitendes Gebiet 22 auch direkt als Gate eingesetzt werden kann, wenn der MOS-Transistor 10 von der in Fig. 1 gezeigten Art ist.

Anstelle der p-leitenden Gebiete 6 bzw. 22 können gegebenen falls auch n-leitende Gebiete eingesetzt werden, was vor al lem dann gilt, wenn der MOS-Transistor 10 eine pnp-Struktur hat und in dem IGBT 11 von Fig. 2 die angegebenen Leitung stypen jeweils umgekehrt sind.

In Fig. 4 ist ein weiteres Ausführungsbeispiel der erfin dungsgemäßen Anordnung gezeigt, wobei hier zusätzlich zu dem Ausführungsbeispiel von Fig. 3 noch eine Diode 24 vorgesehen ist. Diese Diode 24 verhindert, dass bei eingeschaltetem MOS-Transistor 10, der wieder den in Fig. 1 gezeigten Aufbau haben kann, und negativer von außen über Gate mit einem Ga tewiderstand R_G am IGBT 11 angelegter Gatespannung ein Strom zwischen Gate G und Emitter E durch den MOS-Transistor 10 fließt. Diese Diode 24 kann in vorteilhafter Weise eine Zenerdiode sein, welche dann den Betrag der negativen IGBT- Gatespannung auf die Zenerspannung begrenzt und so einen Schutz des Gates G des IGBTs vor Überspannung bildet.

Fig. 5 zeigt ein drittes Ausführungsbeispiel der erfindungs gemäßen Anordnung, das wie die Ausführungsbeispiele der Fig. 3 und 4 einen IGBT mit dem in Fig. 2 gezeigten Aufbau ver wendet und hier eine zusätzliche Zenerdiode 25 aufweist, die in entgegengesetzter Richtung wie die Diode 24 des Ausfüh rungsbeispiel von Fig. 4 gepolt ist. Dadurch zieht der MOS- Transistor 10 das Gate G des IGBTs 11 nicht auf Emitterpo tenzial. Vielmehr wird die Gatespannung auf die Spannung der Zenerdiode 25 von beispielsweise 10 bis 12 V begrenzt. Mit anderen Worten, bei zu hoher Spannung am floatenden p- leitenden Gebiet 22 wird die Gatespannung des IGBTs 11 auf die Zenerspannung der Zenerdiode 25 eingeschränkt, so dass der Kurzschlussstrom begrenzt ist.

In Fig. 6 ist eine Kombination der beiden Ausführungsbei spiele der Fig. 4 und 5 gezeigt: eine Zenerdiode 25 und eine Diode 24 liegen antiseriell zwischen Gate G des IGBTs 11 und dem MOS-Transistor 10. Das Ausführungsbeispiel der Fig. 6 ermöglicht eine Ansteuerung des IGBTs mit negativer Gate spannung.

In Fig. 7 ist ein Ausführungsbeispiel der erfindungsgemäßen Anordnung gezeigt, bei dem in einen IGBT der in Fig. 2 dar gestellten Art eine Schaltung entsprechend dem Ausführungs beispiel der Fig. 6 mit einem NMOS-Transistor gemäß Fig. 1 und hier insgesamt drei Zenerdioden Z1, Z2 und Z3 integriert ist. Es können auch weniger als drei Zenerdioden, beispiels weise nur eine Zenerdiode, integriert sein. Der Transistor 10 ist mit seiner n-leitenden Drainzone 4 an die Zenerdioden 21 bis 23 angeschlossen, welche jeweils durch die n-leitende Drainzone 4 und eine p-leitende Zone 26 für die Zenerdiode 21, die p-leitende Zone 26 und eine n-leitende Zone 27 für die Zenerdiode 22 und die n-leitende Zone 27 sowie eine p- leitende Zone 28 für die Zenerdiode 23 gebildet sind. Die p leitende Zone 28 ist mit einem Kontakt 29 versehen, der zum Gate G des IGBTs 11 führt.

Der MOS-Transistor 10 kann wie die Zenerdioden Z1 bis Z3 aus polykristallinem Silizium bestehen. Eine Siliziumdioxid schicht 30 bedeckt dabei den NMOS-Transistor 10 sowie die Zenerdioden Z1 bis Z3.

Als Gate des MOS-Transistors 10 dient das floatende, p-lei tende Gebiet 22 des IGBTs 11.

In einem Zeitpunkt, in welchem ein Gatetest durchgeführt wird, um beispielsweise den Leckstrom bei einer vorgegebenen Gate-Emitter-Spannung zwischen Gate G und Emitter E zu mes sen, ist in vorteilhafter Weise die Verbindung zwischen dem Gate des IGBTs 11, also dem polykristallinen Silizium 19 in den Trenches 18, und dem Emitter E unterbrochen, wie dies im Ausführungsbeispiel von Fig. 7 zwischen den Zenerdioden Z1 bis Z3 und dem polykristallinen Silizium 19 gezeigt ist. Erst später kann dann beispielsweise durch eine Bondung eine entsprechende Verbindung hergestellt werden.

Im Ausführungsbeispiel von Fig. 7 sind insgesamt drei Zener dioden Z1, Z2, Z3 vorgesehen, wobei die Zenerdioden Z1 und Z3 in einer Richtung und die Zenerdiode 22 in der anderen, entgegengesetzten Richtung gepolt sind. Bei einer angenomme nen Zenerspannung von beispielsweise 10 V und einer Fluss spannung von 1 V wird so bei eingeschaltetem MOS-Transistor 10 die Gatespannung des IGBTs 11 in positiver Richtung auf etwa 12 V (1 V + 10 V + 1 V) und in negativer Richtung auf etwa -21 V (10 V + 1 V + 10 V) begrenzt. Durch unterschied liche Anordnungen von Zenerdioden und gegebenenfalls durch Kurzschließen eines oder mehrerer pn-Übergänge lassen sich ohne weiteres auch andere, symmetrische oder asymmetrische Begrenzungsspannungen erreichen.

Die p-leitende Dotierung in der Bulkzone 3 bzw. im Kanalbe reich des MOS-Transistors 10 wird zweckmäßigerweise erheb lich niedriger gewählt als die Dotierung in den Zonen 26, 27, 28 der Zenerdioden Z1 bis Z3, damit geeignete Werte für die Einsatzspannung des Transistors 10 und die Zenerspannung der Zenerdioden Z1 bis Z3 unabhängig voneinander einstellbar sind.

Ein tatsächlich hergestellter IGBT kann als Ausführungsbei spiel der erfindungsgemäßen Anordnung neben den Gebieten der in Fig. 7 gezeigten Art auch Bereiche enthalten, in denen keine MOS-Transistoren 10 oder Zenerdioden Z1 bis Z3 enthal ten sind und in denen die einzelnen IGBT-Zellen mit dem in Fig. 2 dargestellten Aufbau dichter gepackt sind, so dass sich insgesamt eine hohe Kanalweite ergibt. Die durch den MOS-Transistor 10 gegebene Begrenzung der Gatespannung soll dabei aber auf alle diese Bereiche einwirken.

Bei der Herstellung der Anordnung des Ausführungsbeispiels von Fig. 7 kann das Gateoxid des MOS-Transistors 10, also die Siliziumdioxidschicht 5, gemeinsam mit dem Gateoxid des IGBTs, also der Gateoxidschicht 17 in den Trenches 18, erzeugt werden. Die niedrige p-leitende Dotierung des MOS- Transistors 10 in der Bulkzone 3 kann beispielsweise durch eine ganzflächige Implantation eingebracht werden. Die n- leitenden Dotierungen des MOS-Transistors 10 und der Zener dioden Z1 bis Z3, also die Dotierungen der Zonen 2, 4 und 27 können gemeinsam mit der n-leitenden Sourcezone 16 des IGBTs 11 durch Implantation erzeugt werden. Ebenso ist es möglich, die p-leitenden Dotierungen der Zenerdioden Z1 bis Z3 also die Dotierungen der Zonen 26 und 28, gemeinsam mit p⁺-leiten den Gebieten, etwa p⁺-leitenden Kontaktzonen unterhalb des Emitters E im IGBT 11 durch Implantation herzustellen. Auch die Dotierung der Gates des IGBTs 11 wird in vorteilhafter Weise durch Implantation erzeugt oder durch eine Belegung mit beispielsweise Phosphor und anschließender Diffusion, die im Bereich des MOS-Transistors 10 und der Zenerdioden Z1 bis Z3 maskiert ist, gebildet.

Fig. 8 zeigt schließlich ein Ausführungsbeispiel der erfin dungsgemäßen Anordnung, bei dem anstelle des MOS-Transistors 10 mit SOI-Struktur entsprechend Fig. 1 ein herkömmlicher NMOS-Transistor 10' im IGBT 11 in einem p-leitenden Gebiet 34 integriert ist. Ein Kontakt 31 zum floatenden p-leitenden Gebiet 22 des IGBTs 11 ist dabei mit einer in einem Gateoxid 33 vorgesehenen Gateelektrode 32 aus polykristallinem Sili zium des Transistors 10' verbunden. Wie im Ausführungsbei spiel von Fig. 7 ist auch der Kontakt 29 zu der Reihenschal tung der Dioden Z1 bis Z3 an Gate des IGBTs 11, also an das polykristalline Silizium 19 in den Trenches 18 angeschlos sen. Das Gebiet 34 ist an den Emitter E angeschlossen.

Das Ausführungsbeispiel von Fig. 8 arbeitet in ähnlicher Weise wie das Ausführungsbeispiel von Fig. 7 bzw. das Aus führungsbeispiel von Fig. 6. Anstelle von drei Zenerdioden können selbstverständlich auch mehr oder weniger Zenerdioden vorgesehen werden.

Die angegebenen Leitfähigkeitstypen können, worauf bereits hingewiesen wurde, jeweils auch umgekehrt sein. Ebenso ist es möglich, anstelle von Silizium gegebenenfalls auch ein anderes Halbleitermaterial zu verwenden.

Bei der erfindungsgemäßen Anordnung können ohne weiteres al le Komponenten, also der MOS-Transistor 10 bzw. 10' und die Zenerdioden Z1 bis Z3 in den Chip des eigentlichen IGBTs 11 integriert werden. Ebenso ist es auch möglich, beispielswei se lediglich die Zenerdioden Z1 bis Z3 zu integrieren und den Rest der Schaltung, also insbesondere den MOS-Transistor 10 bzw. 10' extern anzuordnen. Schließlich kann auch ein IGBT der in Fig. 2 gezeigten Art in einem Chip untergebracht werden, wobei dann der MOS-Transistor 10' und gegebenenfalls auch die Zenerdioden Z1 bis Z3 außerhalb dieses Chips vorge sehen sind.

Die Erfindung ist in vorteilhafter Weise auf alle Halblei terbauelemente anwendbar, bei denen der Laststrom durch ein MOS-Gate kontrolliert wird. Dies gilt insbesondere für Lei stungshalbleiterbauelemente, in denen ein Teil des Laststro mes als Löcherstrom speziell bei der in einem IGBT üblichen Abfolge und Polarität der Dotierungsgebiete fließt. In die sem Fall kann dann der am floatenden p-leitenden Gebiet 22 ankommende Löcherstrom das Gate des NMOS-Transistors 10 sehr schnell umladen. Daher ist die Erfindung besonders vorteil haft auf IGBTs und ESTs anwendbar.

Bezugszeichenliste

1

Siliziumkörper

2

Sourcezone

3

Bulkzone

4

Drainzone

5

Siliziumdioxidschicht

6

p-leitendes Gebiet

7

Sourcekontakt

8

Drainkontakt

9

Gatekontakt

10

,

10

' NMOS-Transistoren

11

IGBT

12

NMOS-Transistor

13

Halbleiterkörper

14

Kollektorzone

15

Bulkzone

16

Sourcezone

17

Gateoxidschicht

18

Trench

19

polykristallines Silizium

20

Isolierschicht

21

Sourcekontakt

22

floatendes p-leitendes Gebiet

23

Kontakt

24

Diode

25

Zenerdiode

26

p-leitende Zone

27

n-leitende Zone

28

p-leitende Zone

29

Kontakt

30

Siliziumdioxidschicht

31

Kontakt

32

Gateelektrode

33

Gateoxid

34

an Emitter angeschlossenes Gebiet
E Emitter
G Gate
K Kollektor

Claims

1. Anordnung mit Schutzfunktion für ein Halbleiterbauelement (11), insbesondere IGBT, umfassend:
reinen Halbleiterkörper (13, 15, 16, 22), in den das Halb leiterbauelement (11) integriert ist, und
eine die Schutzfunktion bewirkende Einrichtung,
dadurch gekennzeichnet,
dass die Einrichtung durch ein floatendes Gebiet (22) des Halbleiterbauelementes (11) gesteuert ist.

2. Anordnung nach Anspruch 1, dadurch gekennzeichnet, dass die Einrichtung einen MOS-Transistors (10) enthält, dessen Gateelektrode mit dem floatenden Gebiet (22) elek trisch verbunden ist oder aus dem floatenden Gebiet (22) be steht.

3. Anordnung nach Anspruch 1 oder 2, dadurch gekennzeichnet, dass die Schutzfunktion durch Strombegrenzung für das Halb leiterbauelement (11) oder Abschalten des Halbleiterbauele ments (11) bewirkt ist.

4. Anordnung nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, dass das Halbleiterbauelement (11) ein durch ein MOS-Gate gesteuertes Bauelement ist.

5. Anordnung nach den Ansprüchen 2 und 4, dadurch gekennzeichnet, dass der MOS-Transistor (10) elektrisch zwischen Source bzw. Emitter des Halbleiterbauelements (11) und Gate des Halblei terbauelements (11) angeordnet ist.

6. Anordnung nach Anspruch 2 und einem der Ansprüche 3 bis 5, dadurch gekennzeichnet, dass der Transistor (10) in das Halbleiterbauelement (11) integriert ist.

7. Halbleiterbauelement nach Anspruch 6, dadurch gekennzeichnet, dass der Transistor (10) eine SOI-Struktur hat.

8. Halbleiterbauelement nach Anspruch 7, dadurch gekennzeichnet, dass Source (2), Drain (4) und Bulk (3) des MOS-Transistors (10) aus polykristallinem Silizium gebildet sind.

9. Halbleiterbauelement nach einem der Ansprüche 6 bis 8, dadurch gekennzeichnet, dass das Gatedielektrikum (5) des Transistors (10) auf mono kristallinem Silizium aufgewachsen ist.

10. Halbleiterbauelement nach Anspruch 6, dadurch gekennzeichnet, dass der Transistor (10') in ein an die Source bzw. den Emitter (E) des Halbleiterbauelements (11) angeschlossenes Gebiet (34) integriert ist.

11. Halbleiterbauelement nach Anspruch 10, dadurch gekennzeichnet, dass der Kanal des Transistor (10') durch das an die Source bzw. den Emitter (E) des Halbleiterbauelements (11) ange schlossene Gebiet (34) gebildet ist.

12. Anordnung nach Anspruch 2 und einen der Ansprüche 3 bis 11, dadurch gekennzeichnet, dass zu dem Transistor (10) eine Diode (24) in Reihe ge schaltet ist, so dass die Diode (24) und der Transistor (10) zwischen Gate (G) und Source bzw. Emitter (E) des Halblei terbauelements liegen.

13. Anordnung nach Anspruch 12, dadurch gekennzeichnet, dass die Diode in Flussrichtung zwischen Gate (G) und Source bzw. Emitter (E) liegt.

14. Anordnung nach Anspruch 2 und einem der Ansprüche 3 bis 11, dadurch gekennzeichnet, dass der Transistor (10) in Reihe mit einer Zenerdiode (25) zwischen Gate (G) und Source bzw. Emitter (E) des Halblei terbauelements (11) liegt.

15. Anordnung nach Anspruch 14, dadurch gekennzeichnet, dass die Zenerdiode (25) in Flussrichtung zwischen Source bzw. Emitter (E) und Gate (G) liegt.

16. Anordnung nach Anspruch 2 und einen der Ansprüche 3 bis 11, dadurch gekennzeichnet, dass der Transistor (10) in Reihe mit einer Reihenschaltung aus wenigstens zwei Dioden (24, 25) zwischen Source bzw. Emitter (E) und Gate (G) des Halbleiterbauelements (11) liegt.

17. Anordnung nach Anspruch 16, dadurch gekennzeichnet, dass die Dioden (24, 25) antiseriell geschaltet sind.

18. Anordnung nach Anspruch 16 oder 17, dadurch gekennzeichnet, dass wenigstens eine der Dioden (24, 25) eine Zenerdiode ist.

19. Anordnung nach Anspruch 18, dadurch gekennzeichnet, dass alle Dioden Zenerdioden (Z1, Z2, Z3) sind.

20. Anordnung nach einem der Ansprüche 12 bis 19, dadurch gekennzeichnet, dass zu dem Transistor in Reihe liegende Dioden (Z1, Z2, Z3) aus polykristallinem Silizium gebildet sind.

21. Anordnung nach einem der Ansprüche 12 bis 20, dadurch gekennzeichnet, dass mindestens eine zu dem Transistor in Reihe liegende Diode (Z1, Z2, Z3) in das Halbleiterbauelement (11) inte griert ist.

22. Anordnung nach Anspruch 2 und einem der Ansprüche 3 bis 21, dadurch gekennzeichnet, dass das Halbleiterbauelement ein IGBT ist und der Transi stor (10) zwischen dessen Gate (G) und Emitter (E) liegt.

23. Anordnung nach einem der Ansprüche 12 bis 22, dadurch gekennzeichnet, dass der Kanalbereich des Transistors (10) niedriger dotiert ist als die Zenerdioden (Z1, Z2, Z3) bildende Zonen (26, 27, 28) desselben Dotierungstyps.

24. Anordnung nach einem der Ansprüche 12 bis 23, dadurch gekennzeichnet, dass die Dotierungen des Transistors (10) und von Dioden bzw. Zenerdioden (Z1, Z2, Z3) durch Implantation eingebracht sind.

25. Anordnung nach Anspruch 24, dadurch gekennzeichnet, dass die Dotierungen des Transistors (10) und der Dioden bzw. Zenerdioden (Z1, Z2, Z3) gleichzeitig mit Dotierungen des Halbleiterbauelements (11) eingebracht sind.

26. Anordnung nach einem der Ansprüche 1 bis 25, dadurch gekennzeichnet, dass das Halbleiterbauelement ein Trench-IGBT ist.

27. Anordnung nach einem der Ansprüche 1 bis 25, dadurch gekennzeichnet, dass das Halbleiterbauelement ein Trench-EST ist.