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Die
vorliegende Erfindung betrifft einen integrierten Speicher.
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Ein
integrierter Speicher wie beispielsweise ein sogenannter DRAM- oder
MRAM-Speicher weist im allgemeinen ein Speicherzellenfeld auf, das
Bitleitungen und Wortleitungen umfaßt. Die Speicherzellen sind
dabei in Kreuzungspunkten der Bitleitungen und Wortleitungen angeordnet.
Die Speicherzellen sind mit einer der Bitleitungen und einer der
Wortleitungen verbunden. Zur Auswahl einer der Speicherzellen wird
die entsprechende Wortleitung über
einen Zeilendecoder aktiviert, wodurch im Anschluß ein Auslesen
oder Schreiben eines Datensignals der ausgewählten Speicherzelle über die
entsprechende Bitleitung erfolgen kann.
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Integrierte
Speicher sind beispielsweise aus der
US
4,449,207 bekannt. Dort ist ein Speicherbaustein mit wahlfreiem
Zugriff beschrieben, der aus zwei Speicherzellenblöcken besteht.
Die Speicherzellenblöcke
sind über
einen Bus miteinander verbunden, wobei die Busleitungen fallweise
als Adreß- oder
Datenleitungen verwendet werden.
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Um
die Wortleitungen möglichst
schnell zu aktivieren, werden diese im allgemeinen zweischichtig
aufgebaut. Jede Wortleitung weist in diesem Fall in jeweils unterschiedlichen
Verdrahtungsebenen des Speichers angeordnete erste leitfähige Strukturen
und zweite leitfähige
Strukturen auf. Die beiden unterschiedlichen Verdrahtungsebenen
sind durch übereinander
bzw. untereinander angeordnete leitfähige Schichten des Speichers
gebildet. Dabei sind üblicherweise
die ersten leitfähigen
Strukturen durch ein Metall, die zweiten leitfähigen Strukturen durch Polysilizium
realisiert. Während
die ersten leitfähigen Strukturen
im wesentlichen einstückig
ausgeführt sind,
sind die zweiten leitfähigen
Strukturen in mehrere Segmente unterteilt, die durch Unterbrechungen voneinander
getrennt sind. Jedes dieser Segmente ist über eine entsprechende Durchkontaktierung
mit der zugehörigen
ersten leitfähigen
Struktur verbunden. Dabei sind die zweiten leitfähigen Strukturen mit den Speicherzellen
verbunden.
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Im
Betrieb eines solchen Speichers mit segmentierten Wortleitungen
ist es nicht nötig
und wünschenswert,
eine Wortleitung über
ihre gesamte Länge
zu treiben, da dies im allgemeinen mit einem relativ hohen Leistungsverbrauch
und vergleichsweise langsamen Schaltvorgängen verbunden ist. Um diese
Nachteile zu vermeiden, werden zum Ansprechen von Speicherzellen
lokale Treiberstufen vorgesehen, die in Abhängigkeit eines Aktivierungszustandes
der Wortleitung bzw. deren ersten leitfähigen Strukturen und in Abhängigkeit
einer Adresse nur die Wortleitung in einem Segment bzw. deren zweite
leitfähigen Strukturen
mit einer Einspeiseschaltung in Form einer Spannungsquelle oder
Stromquelle verbinden.
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Das
beschriebene Speicherkonzept hat das Erfordernis, wenigstens zwei
Verdrahtungsebenen bereitzustellen, von denen eine durch die Metallebene
mit den einstückigen
ersten leitfähigen
Strukturen gebildet ist. Durch diese werden die lokalen zweiten leitfähigen Strukturen
mittels der Treiberstufen mit der jeweiligen Spannungsquelle oder
Stromquelle verbunden.
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Die
Aufgabe der vorliegenden Erfindung ist es, einen integrierten Speicher
anzugeben, bei dem für
die Wortleitungen eine geringe Anzahl der notwendigen Verdrahtungsebenen
ermöglicht
ist.
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Diese
Aufgabe wird gelöst
durch einen integrierten Speicher nach Anspruch 1.
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Bei
dem erfindungsgemäßen Speicher
werden die Schaltmittel beispielsweise einer Treiberschaltung, mittels
derer die Wortleitungen zum Ansprechen einer der Speicherzellen
mit einer Einspeiseschaltung verbunden werden, nicht über eine
zusätzliche
Leitung in einer zusätzlichen
Metallebene gesteuert, sondern es werden dazu vorhandene Wortleitungen
benutzt. Da für
einen Speicherzellenzugriff im allgemeinen nur jeweils eine Wortleitung aktiviert
wird, sind die anderen Wortleitungen zu diesem Zeitpunkt für eine Steuerungsfunktion
verwendbar. Soll beispielsweise für einen Schreibzugriff die erste
Wortleitung mit der Einspeiseschaltung verbunden werden, wird dazu
die zweite Wortleitung durch den Zeilendecoder entsprechend aktiviert.
Für den anderen
Fall, bei dem über
die zweite Wortleitung ein Speicherzellenzugriff durchgeführt werden
soll, wird die erste Wortleitung entsprechend aktiviert. Ist der Speicher
in mehrere Wortleitungssegmente unterteilt, so ist das erfindungsgemäße Konzept
für jedes Segment
anwendbar. Dadurch ist ein schnelles Ansprechen der jeweiligen Speicherzellen
und ein geringer Leistungsverbrauch ermöglicht.
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Darüber hinaus
sind bei dem erfindungsgemäßen integrierten
Speicher die Treiberschaltungen jeweils mit einem Anschluß für ein Adreßsignal
zur Aktivierung der jeweiligen Treiberschaltung verbindbar. Dadurch
kann jedes Wortleitungssegment über ein
entsprechendes Adreßsignal
ausgewählt
werden. Für
einen gleichen Zweck ist in einer weiteren Ausführungsform die Steuerschaltung
mit einem Anschluß für ein Adreßsignal
zur Aktivierung der Steuerschaltung verbindbar.
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In
einer weiteren Ausführungsform
des Speichers weist das Speicherzellenfeld wenigstens zwei Wortleitungssegmente
auf, wobei das erste Wortleitungssegment die erste und zweite Wortleitung
enthält
und ein zweites Wortleitungssegment eine dritte und vierte Wortleitung
enthält.
Die erste und dritte Wortleitung sowie die zweite und vierte Wortleitung sind
durch Treiberschaltungen miteinander verbunden. Die dritte Wortleitung
ist über
ein steuerbares drittes Schaltmittel und die vierte Wortleitung über ein steuerbares
viertes Schaltmittel mit der Einspeiseschaltung verbindbar. Jedem
der Wort leitungssegmente ist eine Steuerschaltung zugeordnet, die
mit den jeweiligen Wortleitungen des jeweiligen Wortleitungssegments
und den zugehörigen
Schaltmitteln verbunden ist.
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Die
Erfindung ist insbesondere vorteilhaft anwendbar für sog. MRAM-Speicher.
Diese sind oftmals ähnlich
aufgebaut wie beispielsweise integrierte Speicher vom Typ DRAM.
Die MRAM-Speicherzellen,
die einen magnetoresistiven Speichereffekt aufweisen, sind jeweils
zwischen eine der Bitleitungen und eine der Wortleitungen geschaltet.
Die Speicherzellen sind dabei hochohmiger als die Wortleitungen und
Bitleitungen.
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Zum
Schreiben von Information in eine der Speicherzellen ist im allgemeinen
ein Magnetfeld für die
betreffende Speicherzelle zu erzeugen, das eine magnetische Schicht
der Speicherzelle in einen entsprechenden Zustand versetzt. Dieses
Magnetfeld wird durch jeweilige Ströme bzw. durch Überlagerung von
deren Magnetfeldern erzeugt, wobei die Ströme in die jeweilige Wortleitung
und Bitleitung an einer jeweiligen Einspeisestelle eingespeist werden.
Eine dafür
vorgesehene Einspeiseschaltung weist eine Stromquelle auf, die mit
der jeweiligen Wortleitung und Bitleitung verbunden wird.
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Ist
der erfindungsgemäße Speicher
als MRAM-Speicher ausgeführt,
so besteht im allgemeinen nicht die Gefahr, daß bei Verwendung einer Wortleitung
als Steuerleitung der Speicherinhalt der Speicherzellen dieser Wortleitung
verändert
wird. Die Wortleitung wird bei Verwendung als Steuerleitung über den
Zeilendecoder durch eine Spannungsquelle getrieben, wodurch der
Speicherinhalt der Speicherzellen nicht verändert wird. Das Auslesen oder Schreiben
von Datensignalen wird hin gegen durch Treiben eines Stroms durch
die jeweilige Leitung vorgenommen.
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Die
Erfindung ist vorteilhaft anwendbar für einen Speicher, dessen Speicherzellen
in mehreren Speicherzellenfeldern angeordnet sind, wobei die Speicherzellenfelder
auf dem Halbleiterchip jeweils in übereinander verlaufenden Ebenen
angeordnet sind. Für
einen solchen sog. Multi-Level-Speicher muß in jeder der übereinander
verlaufenden Ebenen nur eine Verdrahtungsebene für die jeweilige Wortleitung
vorgesehen werden. Im Vergleich zu dem eingangs beschriebenen Aufbau
eines Speichers mit zweischichtigen Wortleitungen tritt hier der
Einsparungseffekt einer nicht notwendigen zusätzlichen Verdrahtungsebene
noch deutlicher hervor.
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Weitere
vorteilhafte Aus- und Weiterbildungen sind in Unteransprüchen angegeben.
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Die
Erfindung wird nachfolgend anhand der in der Zeichnung dargestellten
Figuren, die Ausführungsbeispiele
der Erfindung darstellen, näher
erläutert.
Es zeigen:
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1 eine
Ausführungsform
eines erfindungsgemäßen integrierten
Speichers,
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2 eine
weitere Ausführungsform
eines erfindungsgemäßen integrierten
Speichers,
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3 eine
Ausführungsform
eines integrierten Speichers mit Speicherzellenfeldern in gestapelter
Anordnung.
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In 1 ist
eine Ausführungsform
eines MRAM-Speichers gezeigt, der Speicherzellen mit magnetoresistivem
Speichereffekt aufweist. Als Speicherzellen sind alle bekannten
GMR-/TMR-Elemente geeignet, sofern sie hochohmiger sind als die Wortleitungen
und Bitleitungen. Die Speicherzellen MC, die in einem Speicherzellenfeld 1 angeordnet sind,
sind jeweils mit einer der Wortleitungen WL1, WL2 und mit einer
der Bitleitungen BL1, BL2 verbunden und in Kreuzungspunkten angeordnet.
Der Speicher weist hier eine beispielhafte Anzahl von Wortleitungen
und Bitleitungen auf. Die Wortleitungen WL1 und WL2 sind vorzugsweise
einander benachbart angeordnet.
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Zum
Einschreiben einer Information bzw. eines Datensignals in eine der
Speicherzellen MC wird die entsprechende angeschlossene Wortleitung WL1,
WL2 über
einen jeweiligen Schalter T1 und T2 mit der Einspeiseschaltung 3 in
Form einer Stromquelle verbunden. Durch die in den entsprechenden Leitungen
fließenden
Ströme
wird an dem Kreuzungspunkt, an dem die betreffende Speicherzelle MC
angeordnet ist, ein überlagertes
Magnetfeld erzeugt, das eine magnetische Schicht der betreffenden
Speicherzelle in einen bestimmten Zustand versetzt.
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Die
Wortleitungen WL1 und WL2 sind weiterhin mit einem Zeilendecoder 2 zur
Aktivierung der Wortleitungen verbunden. Sie sind außerdem mit
einer Steuerschaltung 4 verbunden, die ihrerseits mit den
Schaltern T1 und T2 verbunden ist. Zur Aktivierung der Steuerschaltung 4 ist
diese mit einem Anschluß für ein Adreßsignal
ADR verbunden.
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Die
Steuerschaltung 4 weist eine erste Verknüpfungsschaltung
in Form eines UND-Gatters 41 auf, dessen Eingänge E1 und
E2 mit einem Anschluß für ein erstes
Adreßsignal
ADR1 und mit der Wortleitung WL1 verbunden sind. Der Ausgang A ist
mit dem Steueranschluß des
Schalters T2 verbunden. Die Steuerschaltung 4 enthält außerdem eine
zweite Verknüpfungsschaltung 42 ebenfalls
in Form eines UND-Gatters, dessen Eingänge E1 und E2 mit einem Anschluß für ein zweites
Adreßsignal
ADR2 und mit der Wortleitung WL2 verbunden sind. Der Ausgang A ist
mit dem Steueranschluß des
Schalters T1 verbunden. In der Ausführungsform gemäß 1 sind
die Anschlüsse
für die
Adreßsignale
ADR1 und ADR2 miteinander verbunden. In einer anderen Ausführungsform
ist es denkbar, daß die
Verknüpfungsschaltun gen 41 und 42 jeweils
durch ein getrenntes Adreßsignal
angesteuert werden.
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Im
folgenden wird ein Schreibvorgang über die Wortleitung WL2 kurz
erläutert.
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Die
Wortleitung WL1 wird zur Steuerung des Schreibvorgangs verwendet,
da diese selbst für
einen Schreibvorgang zu diesem Zeitpunkt nicht benutzt wird. Die
Wortleitung WL1 wird in den Zustand H, der einen aktiven Zustand
kennzeichnet und beispielsweise einem positiven Versorgungspotential des
Speichers entspricht, versetzt. Ebenso wird das Signal ADR in den
Zustand H versetzt. Damit wird der Transistor T2 leitend geschaltet
und die Wortleitung WL2 mit der Stromquelle 3 zum Treiben
eines Schreibstroms verbunden.
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Gemäß der Schaltung
nach 1 muß darauf
geachtet werden, daß beispielsweise
bei eingeschaltetem Schalter T2 die Spannung am Eingang E1 des Gatters 42 unter
der jeweiligen Schaltschwelle bleibt, da sonst der Schalter T1 ebenfalls
eingeschaltet wird. Damit würde
auf die Wortleitung WL1, die zu diesem Zeitpunkt als Steuerleitung
fungiert, ebenfalls ein Schreibzugriff erfolgen. Ein Öffnen des Schalters
T1 wird in diesem Fall beispielsweise dadurch verhindert, daß am Eingang
E1 des Gatters 42 ein N-Kanal-Transistor mit hoher Schwellspannung vorgesehen
wird. Beim Schreiben über
die Wortleitung WL2 treten im allgemeinen vergleichsweise niedrige
Spannungen auf, so daß das
Gatter 42 nicht durchschaltet. Gleiches gilt für den Eingang
E2 des Gatters 41, wodurch ein Öffnen des Schalters T2 verhindert
wird, wenn über
die Wortleitung WL1 geschrieben wird und die Wortleitung WL2 zur
Steuerung verwendet wird.
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In 2 ist
eine weitere Ausführungsform
eines erfindungsgemäßen integrierten
Speichers dargestellt. Das Speicherzellenfeld ist in zwei Wortleitungssegmente
S1 und S2 unterteilt. Dabei entspricht der Aufbau des Speichers
im Wortlei tungssegment S1 im wesentlichen dem Aufbau gemäß 1.
Im Unterschied hierzu sind die Wortleitungen WL1 und WL2 aus 1 als
lokale Wortleitungen LWL1, LWL2 ausgeführt. Das zweite Wortleitungssegment
S2 weist die weiteren lokalen Wortleitungen LWL3 und LWL4 auf. Die
Wortleitungen LWL2 und LWL4 sowie die Wortleitungen LWL1 und LWL3
sind jeweils durch Treiberschaltungen 6 und 7 (UND-Gatter)
miteinander verbunden. Diese werden von einem ersten Adreßsignal
AD1 über
jeweilige Inverter 8 angesteuert. Die Wortleitung LWL3
ist über
einen Schalter T3, die Wortleitung LWL4 über einen Schalter T4 mit der
Stromquelle 3 verbindbar. Das Wortleitungssegment S2 weist
eine Steuerschaltung 5 auf, die einen analogen Aufbau wie
die Steuerschaltung 4 aufweist. Demgemäß wird der Schalter T4 in Abhängigkeit
eines Aktivierungszustandes der Wortleitung LWL3 über das
Gatter 51 angesteuert. Entsprechend ist der Schalter T3
in Abhängigkeit
eines Aktivierungszustandes der Wortleitung LWL4 über das
Gatter 52 ansteuerbar. Die Speicherzellen MC im Wortleitungssegment
S2 sind in Kreuzungspunkten der Bitleitungen BL3 und BL4 mit den
Wortleitungen LWL3 und LWL4 angeordnet und mit diesen verbunden.
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Im
folgenden wird die Funktionsweise der in 2 dargestellten
Schaltung kurz erläutert.
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Für den Fall,
daß auf
die Wortleitungen LWL1 und LWL2 für einen Schreibvorgang zugegriffen
wird, ist das Adreßsignal
AD1 in einem aktivierten Zustand H. Dadurch sind die Treiberschaltungen 6 und 7 nicht durchgeschaltet.
In diesem Fall entspricht die Funktionsweise der Schaltung im Wortleitungssegment
S1 der Schaltungsanordnung gemäß 1.
Die Wortleitungen LWL3 und LWL4 sind inaktiv geschaltet.
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Für den Fall,
daß das
Adreßsignal
AD1 im nicht aktivierten Zustand ist (Zustand L, beispielsweise
Bezugspotential), die Wortleitung LWL1 hingegen im aktivierten Zustand
H ist, ist die Wortleitung LWL2 nicht ausgewählt. Das Signal auf der Wortleitung LWL1
wird über
die Treiberschaltung 7 an die Wortleitung LWL3 weitergegeben.
Dort wird ein neuer Signalvergleich durchgeführt. Für den Fall, daß das Adreßsignal
AD2 im aktiven Zustand H ist, wird der Schalter T4 durchgeschaltet
und die Wortleitung LWL4 mit der Stromquelle 3 verbunden.
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In 3 ist
grob schematisch eine Anordnung eines MRAM-Speichers gezeigt, der Speicherzellenfelder
in gestapelter Anordnung aufweist. Die Speicherzellenfelder 11 und 12 sind
auf dem Halbleiterchip 10 jeweils in übereinander verlaufenden Ebenen
P1 und P2 angeordnet. Die Speicherzellen MC sind jeweils zwischen
eine der Bitleitungen BL und eine der Wortleitungen WL1 bis WL1n
bzw. WL2 bis WL2m geschaltet. Die Speicherzellenfelder 11 und 12 erstrecken
sich dabei in x-Richtung
und y-Richtung eines kartesischen Koordinatensystems, sie sind in
dazu senkrechter z-Richtung des Koordinatensystems übereinander
gestapelt.
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Die
Speicherzellenfelder 11 und 12 weisen einen prinzipiell
gleichen Schaltungsaufbau wie in 1 dargestellt
auf. Jedoch sind die Wortleitungen WL1 und WL2 gemäß 1 in
verschiedenen Ebenen angeordnet. In diesem Fall werden die Gatter 41 und 42 gemäß 1 nicht
von dem gleichen Signal ADR angesteuert. Da diesen dann jeweils
getrennte Adreßsignale
ADR1 und ADR2 zugeführt
werden, kann in den Gattern 41 und 42 an den Eingängen auf das
Vorsehen von Transistoren mit hoher Schwellspannung verzichtet werden.
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- 1
- Speicherzellenfeld
- 2
- Zeilendecoder
- 3
- Stromquelle
- 4
- Steuerschaltung
- 5
- Steuerschaltung
- 6,
7
- Treiberschaltung
- 8
- Inverter
- 10
- Halbleiterchip
- 11,
12
- Speicherzellenfeld
- 41,
42
- Gatter
- 51,
52
- Gatter
- WL1,
WL2
- Wortleitung
- WL1n,
WL2m
- Wortleitung
- BL1
bis BL4
- Bitleitung
- BL
- Bitleitung
- LWL1
bis LWL4
- Wortleitung
- MC
- Speicherzelle
- T1
bis T4
- Schalter
- S1,
S2
- Wortleitungssegment
- ADR
- Adreßsignal
- ADR1,
ADR2
- Adreßsignal
- AD1,
AD2
- Adreßsignal
- E1,
E2
- Eingang
- A
- Ausgang
- P1,
P2
- Ebene