DE10100497B4

DE10100497B4 - Ein einen niedrigen Verdrahtungszeitversatz aufweisendes Taktnetzwerk mit Strommoduspuffer

Info

Publication number: DE10100497B4
Application number: DE10100497A
Authority: DE
Inventors: Johnny Q. San Jose Zhang
Original assignee: Hewlett Packard Development Co LP
Current assignee: Hewlett Packard Development Co LP
Priority date: 2000-02-03
Filing date: 2001-01-08
Publication date: 2008-08-07
Anticipated expiration: 2021-01-09
Also published as: DE10100497A1; US6433605B1

Abstract

Taktschaltungsanordnung auf einem integrierten Schaltungschip (IC-Chip, 46), wobei die Taktschaltungsanordnung angepaßt ist, um auf einen Taktsignalverlauf einer Taktsignalverlaufquelle (48) anzusprechen, wobei die Taktschaltungsanordnung folgende Merkmale aufweist:
einen Treiber (50) mit einem Ausgang zum Gewinnen eines Ausgangstaktsignalverlaufs ansprechend auf den Taktsignalverlauf der Taktsignalverlaufquelle;
eine Taktleitung (18, 20) mit einem ersten Ende, das mit dem Ausgang des Treibers gekoppelt ist;
einen Empfänger (52) mit einem Eingang, der mit einem zweiten Ende der Taktleitung (18, 20) gekoppelt ist, wobei der Empfänger eine resistive Eingangsimpedanz aufweist, die bewirkt, daß die Taktleitung, die den Ausgangstaktsignalverlauf zu dem Eingang führt, für den Treiberausgang eine Impedanz mit einer Widerstand/Kapazität-Zeitkonstante darstellt, die ein relativ kleiner Bruchteil einer Periode des Taktsignalverlaufs ist,
wobei der Empfänger (52) eine Stromquelle (25, 26) aufweist, um an den Eingang des Empfängers (52) einen Strom zuzuführen, der ansprechend auf einen Pegel eines Taktsignalverlaufs, der von der Taktleitung (18, 20) an...

Description

Die vorliegende Erfindung bezieht sich allgemein auf eine IC-Taktschaltungsanordnung (IC = integrated circuit = integrierte Schaltung), und insbesondere auf eine solche Taktschaltungsanordnung, die einen Empfänger aufweist, dessen Eingangsimpedanz bewirkt, daß ein Draht, der einen Taktsignalverlauf zu dem Empfänger führt, für einen Treiber eine Impedanz mit einer Widerstand/Kapazität-Zeitkonstante (RC-Zeitkonstante) darstellt, die ein relativ kleiner Bruchteil einer Periode des Taktsignalverlaufs ist.
Ein integrierter Schaltungschip (IC-Chip) umfaßt häufig Taktbäume, um Taktsignalverläufe an physisch getrennte Zielschaltungen (d. h. Empfängerschaltungen) zu verteilen. Typischerweise liefert eine außerhalb des Chips angeordnete, externe Taktquelle Taktsignalverläufe an eine Mehrzahl von Taktbaumverzweigungen oder Taktbaumsegmenten, die sich auf dem IC-Chip befinden. Jede Verzweigung oder jedes Segment des Taktbaumes führt Taktsignalverläufe zu jeweils einer der physisch getrennten Zielschaltungen.
Die Taktsignalverläufe, die von einer beliebigen gegebenen Verzweigung geliefert werden, treffen im Idealfall synchron oder in Phase mit den anderen Taktsignalverläufen, die an ihren jeweiligen Zielschaltungen eintreffen, an der zugeordneten Zielschaltung ein. Auf diese Weise wird über dem gesamten integrierten Schaltungschip eine Synchronität beibehalten. In einem solchen Idealfall spricht man davon, daß die jeweiligen Taktsignalverläufe einen "Null"-Taktzeitversatz an den verschiedenen Zielschaltungen zeigen. Der Ausdruck "Taktzeitversatz" stellt die relative Zeitverzögerung zwischen entsprechenden Taktsignalverläufen dar, wenn diese ihre jeweiligen Verzweigungen verlassen. Der Taktzeitversatz zwischen zwei Verzweigungen des Taktbaumes ist beispielsweise die Zeitverzögerung zwischen den ansteigenden Flanken entsprechender Taktsignalverläufe, die die zwei Verzweigungen verlassen.
Obwohl der ideale Taktbaum Taktsignale mit einem Zeitversatz von Null liefert, gibt es in der Realität jedoch viele Faktoren, die den Taktzeitversatz in einem IC-Chip negativ beeinflussen, d. h. erhöhen, wodurch verhindert wird, daß auf dem gesamten Chip ein Taktzeitversatz von Null erhalten wird. Ein Faktor sind dabei Materialverarbeitungsschwankungen, die für den IC-Chip-Herstellungsprozeß inhärent sind; Chipkomponenten können lediglich mit vorbestimmten Toleranzen hergestellt werden, so daß verschiedene, nominell identische Komponenten an unterschiedlichen Positionen auf dem Chip unterschiedliche Charakteristika aufweisen. Weitere Faktoren umfassen Leistungsversorgungs- und Temperaturschwankungen über dem Chip. Da große IC-Chips während des Betriebs sowohl für räumliche als auch zeitliche Schwankungen einer örtlich begrenzten Temperatur und einer Leistungsversorgungsspannung anfällig sind, und da die Chipkomponentencharakteristika und das Chipkomponentenverhalten durch solche Schwankungen beeinflußt werden, variiert der Taktzeitversatz dementsprechend räumlich und zeitlich über dem Chip. Wenn sich die Größe eines IC-Chips erhöht, verschlimmert sich die Variabilität dieser Faktoren und folglich die Variabilität des Taktzeitversatzes.
Große IC-Chips erfordern Taktleitungen mit relativ großer Länge, um Taktsignalverläufe über den gesamten Chip zu führen. Bei Anwendungen mit großen Chips werden sowohl diese relativ langen Taktleitungen und die Zeitverzögerungen, die diese einbringen, als auch die anderen Faktoren, die den oben beschriebenen Taktsignalzeitversatz beeinflussen, miteinander kombiniert, wodurch der Taktsignalzeitversatz weiter verschlimmert wird. Außerdem macht die Anforderung, IC-Chips bei hohen Frequenzen (z. B. bei 500 MHz oder mehr) zu betreiben, ferner eine enge Steuerung und eine Taktsignal zeitversatzminimierung erforderlich. Folglich besteht eine wichtige Herausforderung, die sich aufgrund einer erhöhten IC-Chipgröße und einer erhöhten Taktbetriebsfrequenz ergibt, darin, den Taktsignalzeitversatz innerhalb akzeptabler Toleranzen zu steuern.
1 ist ein Schaltungsdiagramm eines herkömmlichen Taktsignalbaumverteilungssegments zum Verteilen von Taktsignalverläufen auf einem IC-Chip, der das Segment trägt. Die Schaltung von 1 befindet sich auf einem IC-Chip und umfaßt sowohl einen Taktsignalverlauftreiber 4 und einen Taktsignalverlaufempfänger 6, die voneinander räumlich beabstandet sind, als auch eine Verdrahtungs- oder Taktleitung 2, die zwischen den Treiber und den Empfänger geschaltet ist. Der Treiber 4 spricht üblicherweise in der Form einer Sequenz von Taktpulsen auf die Taktsignalverläufe an, die aus einer Taktquelle (nicht gezeigt) gewonnen werden, die sich nicht auf dem IC-Chip befindet. Der Treiber 4 liefert an einem Ausgangsanschluß 10 eine Folge von verstärkten Taktsignalverläufen in der Form von Taktpulsen. Der Anschluß 10 an dem Verbindungspunkt der Drain-Anschlüsse von komplementären Feldeffekttransistoren 11 und 13, deren Gate-Anschlüsse durch die Taktpulse aus einem Taktsignaleingang 12 parallel getrieben werden, ist mit einem ersten Ende der unsymmetrischen Leitung bzw. Eintakt-Leitung 2 (single-ended line) verbunden, um die gewonnenen Taktpulse dem ersten Ende der Taktleitung zuzuführen. Die Taktsignalverläufe überqueren die Taktleitung 2 und verlassen dieselbe an einem zweiten Ende, um in einen Eingangsanschluß 14 des Taktsignalverlaufempfängers 6 eingegeben zu werden.
Der Empfänger 6 umfaßt komplementäre FETs 17 und 19, deren Gate-Anschlüsse durch die Pulse an dem Anschluß 14 der Leitung 2 parallel getrieben werden, und deren Drain-Anschlüsse mit einem gemeinsamen Anschluß 16 verbunden sind, an dem das Ausgangssignal gewonnen wird. Die FETs des Treibers 4 und des Empfängers 6 sind über Leistungsversorgungszuleitungen mit Gleichleistungsversorgungsanschlüssen +Vdd und mit Masse (GND) verbunden, so daß die Source-Anschlüsse der N-Kanal-FETs 11 und 17 auf Masse gelegt sind, und an den Source-Anschlüssen der P-Kanal-FETs 13 und 19 die Spannung +Vdd anliegt, wobei im Stand der Technik typischerweise gilt, daß Vdd = 3 Volt ist. Die Taktpulse, die sich entlang der Leitung 2 ausbreiten, werden aufgrund der beträchtlichen Impedanz der Leitung gedämpft, werden aufgrund der beträchtlichen Widerstand/Kapazität-Zeitkonstante (RC-zeitkonstante) der Leitung phasenmäßig versetzt, und sind auf der Leitung, die mit dem Anschluß 14 gekoppelt ist, Rauschen ausgesetzt. Der Empfänger 6 spricht an dem Anschluß 14 auf die beeinträchtigten Taktpulse an, um die Pulse beinahe auf Spannungswerte zu verstärken, die zwischen den Zuleitung-Zu-Zuleitung-Spannungen +Vdd und Massepotential liegen.
Wenn eine Mehrzahl von herkömmlichen Taktbaumverteilungssegmenten des in 1 dargestellten Typs Taktsignale über einen IC-Chip verteilt, treten zwischen den verschiedenen Taktsignalverteilungssegmenten Taktzeitversatzprobleme auf. Ein Grund, warum diese herkömmlichen Schaltungen zu einem Taktversatz beitragen, besteht darin, daß dieselben inhärent auf die Taktsignalverläufe große Zeitverzögerungen ausüben. Da diese Schaltungen selbst zum Teil große Zeitverzögerungen in die Taktsignalverläufe einbringen, tragen selbst geringe Änderungen oder Schwankungen bei dieser großen Zeitverzögerung, wie sie zwischen den verschiedenen Taktbaumsegmenten auftreten, signifikant zu einer Erhöhung des Taktsignalzeitversatzes bei. Diese Änderungen der Zeitverzögerung zwischen den verschiedenen Taktsegmenten treten als Ergebnis kleiner Schwankungen der Betriebscharakteristika und des Betriebsverhaltens der einzelnen Komponenten, die die einzelnen Taktsegmente aufweisen, auf.
Das folgende Beispiel dient dazu, diesen Punkt zu erläutern. Im folgenden wird wieder auf die herkömmliche Taktschaltung von 1 Bezug genommen. Es wird angenommen, daß die Taktleitung 2 gemeinsam mit dem Eingangsanschluß 14 des Empfängers 16 für den Ausgang 10 des Treibers 4 eine Eingangsimpe danz in der Größenordnung von mehreren hundert Ohm (Ω) darstellt, die hauptsächlich aufgrund der hohen Gate-Source-Impedanz, die der FET-Empfänger 6 für den Anschluß 14 darstellt, und der Ausgangsimpedanz des Treibers 4 als auch der Impedanz der Leitung 2 auftritt. Typischerweise stellt die Taktleitung 2 eine kapazitive Last von etwa 2 picoFarad (pF) für den Ausgangsanschluß 10 des Treibers 4 dar. Unter Verwendung dieser beispielhaften Annahmen ergibt sich für die Taktpulse an dem Ausgangsanschluß 10 des Treibers 4 eine typische RC-Zeitkonstante von etwa mehreren hundert Picosekunden. Bei einem integrierten Schaltungschip, der bei einer Frequenz von beispielsweise 1 GHz arbeitet, was Taktperioden oder Taktzyklen in der Größenordnung von 1 Nanosekunde (nS) entspricht, stellt die Zeitverzögerung von mehreren hundert Picosekunden, die durch die herkömmliche Taktschaltung von 1 eingebracht wird, einen beträchtlichen Anteil jedes Halbzykluspulses jeder Taktperiode dar. Folglich können kleine Änderungen der Verzögerungszeiten zwischen den Taktsegmenten aufgrund der vorher erörterten Faktoren einen Taktversatz bewirken, der einen beträchtlichen Anteil eines Taktzyklusses annimmt. Offensichtlicherweise ist für IC-Chips, die bei hohen Frequenzen arbeiten, bei denen eine Taktsignalsynchronisation über dem Chip erforderlich ist, dieser Taktversatz nachteilig, wobei die herkömmliche Taktschaltung von 1 beträchtliche Probleme damit hat, den Taktversatz innerhalb akzeptabler Toleranzen zu steuern.
Obwohl die vorhergehende Näherung als nützliches Beispiel dient, um die nachteilige Wirkung der großen Verbindungszeitverzögerung der Schaltung von 1 auf den Taktversatz darzustellen, ist eine mathematische Charakterisierung der RC-Verzögerung auf der Verbindung für Vergleichszwecke nützlich. Die folgende verallgemeinerte Gleichung (Gleichung 1) kennzeichnet die RC-Gesamtverzögerungszeit (delay = Verzögerung) der Taktleitung 2 zwischen dem Treiber 4 und dem Empfänger 6:
In Gleichung (1) stellt Rdr die resistive Ausgangsimpedanz des Treibers 4 dar, Rint stellt die resistive Impedanz der Taktleitung 2 dar, wie sie gesehen wird, wenn man von dem ersten Ende der Leitung in die Leitung sieht, wobei das zweite Ende der Leitung mit der charakteristischen Leitungsimpedanz verbunden ist, Rrcv stellt die resistive Eingangsimpedanz des Empfängers 6 dar, wie sie gesehen wird, wenn man von dem Anschluß 4 in die Gate-Anschlüsse des FET 17 und 19 sieht, und Cint stellt die kapazitive Impedanz der Taktleitung dar, wie sie gesehen wird, wenn man von dem ersten Ende der Leitung in die Leitung sieht, wobei das zweite Ende der Leitung mit der charakteristischen Leitungsimpedanz verbunden ist.
Bei der herkömmlichen Taktschaltung von 1 befindet sich Rrcv in der Größenordnung von Megaohm (MΩ), wodurch gilt Rrcv ≫ Rint und Rdr, wodurch die Gleichung (1) folgendermaßen näherungsweise angegeben werden kann:
Wenn die RC-Verzögerung für die herkömmliche Schaltung, wie in Gleichung (2) dargestellt, festgelegt ist, folgt dann daraus, daß der Zeitversatz (Skew) aufgrund von Schwankungen von Rint und Cint infolge der vorher erörterten variablen Faktoren, wie z. B. Materialverarbeitungs-, Leistungsversorgungsspannung- und Temperaturschwankungen, wie folgt ausgedrückt werden kann:
Gleichung 3 nimmt an, daß das Produkt Rint*Cint konstant ist, was im allgemeinen auch der Fall ist.
Da der Nennerterm (Rint) in Gleichung 3 im Vergleich zu dem Produkt der Terme im Zähler relativ klein ist, z. B. einige wenige Ohm, ist der Zeitversatz in der herkömmlichen Schaltung relativ groß. Die herkömmliche Taktschaltung von 1 ist aufgrund der sehr hohen Gate-Source-Eingangsimpedanz des FET-Empfängers 6 als eine Spannungsmodusverschaltung oder Taktschaltung charakterisiert, wobei der Empfänger hauptsächlich auf Spannungsauslenkungen an seinem Eingang anspricht. Folglich kennzeichnen die Gleichungen (2) und (3) jeweils die relativ große RC-Zeitverzögerung und den entsprechenden Taktsignalversatz für die Spannungsmodusverschaltung oder die Taktschaltung von 1.
Eine Lösung, die im Stand der Technik vorgeschlagen wurde, um den Zeitversatz zu steuern, besteht darin, Treiber- und Empfängerpaare vorzusehen, die bei höheren Strom- und Leistungspegeln arbeiten. Dieser Lösungsansatz bewirkt jedoch, daß große Stromumschaltübergänge die Leistungsdissipation und das Rauschen auf den Gleichleistungsversorgungsleitungen beträchtlich erhöhen. Folglich weist der Betrieb bei höheren Strom- und Leistungspegeln beträchtliche Nachteile auf. Zusammenfassend kann festgestellt werden, daß ein Bedarf danach besteht, den Taktsignalversatz bei Taktsignalverteilungsnetzwerken auf IC-Chips zu reduzieren und zu steuern, ohne die Leistungsdissipation beträchtlich zu erhöhen oder ein übermäßiges Umschaltrauschen auf dem IC-Chip einzubringen.
Eine Taktschaltungsanordnung auf dem IC-Chip ist Rauschen und damit zugeordneten Problemen ausgesetzt. Insbesondere wird Rauschen in die Eintakt-Taktleitung eingebracht, die zwischen das Eintakt-Treiber- und Eintakt-Empfänger-Paar geschaltet ist, das dieser Taktleitung zugeordnet ist. Die Rauschmenge, die in die Taktleitungen eingekoppelt wird, erhöht sich mit der Zunahme der IC-Chip-Größe, da die Taktlei tungen bei größeren Chips notwendigerweise länger werden.
Bei der herkömmlichen, bekannten Taktschaltung von 1 verfälscht das auf die Taktleitung 2 eingebrachte Rauschen die Integrität der Taktpulse, die sich zwischen dem Treiber 4 und dem Empfänger 6 ausbreiten. Da der Empfänger 6 nicht inhärent unempfindlich gegenüber Rauschen ist und keine Rauschkorrektur oder Rauschbeseitigung vorsieht, wird das Taktleitungsrauschen, das an dem Eingangsanschluß 14 des Empfängers 6 eintrifft, einfach mit dem Ausgangssignal des Empfängers 6 gekoppelt, und/oder das Rauschen wird an dem Ausgangsanschluß 16 des Empfängers in ein Taktsignal-Jitter umgesetzt. Taktsignalpulse mit beträchtlichen Rauschkomponenten, die auf demselben überlagert sind, treffen ansprechend auf das Ausgangssignal des Empfängers 6 an den Zielschaltungen ein. Unter diesen Bedingungen weisen die Zielschaltungen des IC-Chips üblicherweise kein optimales Verhalten auf. Folglich besteht ein Bedarf danach, die Auswirkungen des Rauschens, das in die Taktleitungen zwischen dem Treiber und dem Empfänger einer Taktschaltung, eingebracht wird, zu beseitigen oder beträchtlich zu reduzieren, um einen im wesentlichen rauschfreien Taktsignalverlauf an eine Zielschaltung auf dem IC-Chip zu liefern.
Zusammenfassend kann festgestellt werden, daß ein Bedarf danach besteht, eine Taktschaltungsanordnung für einen IC-Chip zu schaffen, die einerseits den Taktsignalzeitversatz reduziert und/oder andererseits die nachteiligen Auswirkungen, die durch Rauschen hervorgerufen werden, das in Taktleitungen in den Chip eingekoppelt wird, minimiert. Ein weiterer Bedarf besteht danach, diese Ziele im Umfeld von großen IC-Chips zu erreichen, die bei hohen Frequenzen arbeiten.
Die EP 0 646 854 A2 beschreibt eine Schaltung zur Verteilung eines Hochfrequenztaktsignales mit reduzierter Taktverzögerung, wobei die Schaltung eine Baumstruktur mit einer Mehrzahl von Puffern aufweist, die in einer Mehrzahl von hierarchischen Stufen angeordnet sind. Die Schaltung umfasst Kurzschlussverdrahtungen, um Ausgangsanschlüsse der Puffer auf ihre hierarchische Stufe kurzzuschließen. Jeder der Puffer ist durch einen einzelnen Invertierer oder einen mehrstufigen Invertierer gebildet, wobei die jeweiligen Eingangsinvertierer und Ausgangsinvertierer miteinander seriell verschaltet sind. Der Invertierer am Ausgang der Stufe ist größer als derjenige am Eingang der Stufe, und die so aufgebaute Schaltung führt zu einer Reduzierung der Taktverzögerung und zu einer Verteilung des Hochfrequenztaktsignales mit genauen Anstiegs- und Abfall-Charakteristika an eine Mehrzahl von Registern.
Die WO 95/32549 A1 beschreibt ein Verfahren und eine Vorrichtung zur Verteilung von Taktsignalen mit minimaler Verzögerung entlang einer Übertragungsleitung. Die Signalleitung wird an einem Ende nicht abgeschlossen, und das entgegengesetzte Ende wird an die Taktquelle angeschlossen. Dies führt zur Reflexion des zurück an die Quelle und zu einer konstruktiven Interferenz zwischen dem einfallenden Signal und dem reflektierten Signal.
Die WO 94/29962 A1 beschreibt einen Treiber zum Bereitstellen binärer Signale von einem Datensystem an eine Übertragungsleitung. Der Treiber umfasst einen ersten Feldeffekttransistor, der zwischen einem Ausgangsknoten und Masse verbunden ist, wobei der Ausgangsknoten weiterhin mit der Übertragungsleitung verbunden ist.
Ausgehend von diesem Stand der Technik besteht die Aufgabe der vorliegenden Erfindung darin, eine verbesserte Taktschaltungsanordnung auf einem integrierten Schaltungschip (IC-Chip) zu schaffen, um die bei einem Hochfrequenzbetrieb des IC-Chips auftretenden nachteiligen Effekte aufgrund von Rauschen, unterschiedlichen Taktsignal-Laufzeiten, usw., zu minimieren.
Diese Aufgabe wird durch eine Taktschaltungsanordnung auf einem integrierten Schaltungschip (IC-Chip) gemäß Anspruch 1 und 15 gelöst.
Ein Vorteil der vorliegenden Erfindung besteht darin, daß eine neue und verbesserte IC-Taktschaltungsanordnung mit einem reduzierten Taktversatz geschaffen wird.
Ein weiterer Vorteil der vorliegenden Erfindung besteht darin, daß eine neue und verbesserte Taktschaltungsanordnung zum Reduzieren des Taktversatzes auf einem IC-Chip geschaffen wird, der bei hohen Taktsignalfrequenzen arbeitet.
Ein zusätzlicher Vorteil der vorliegenden Erfindung besteht darin, daß eine neue und verbesserte Taktschaltungsanordnung geschaffen wird, die angeordnet ist, um die nachteiligen Effekte zu minimieren, die durch Rauschen, das auf Taktleitungen in einem IC-Chip eingekoppelt wird, verursacht werden.
Bei einem Aspekt der vorliegenden Erfindung umfaßt eine Taktschaltung auf einem IC-Chip einen Treiber mit einem Ausgang zum Zuführen eines Ausgangstaktsignalverlaufs über eine Taktleitung zu einem Empfänger, wobei der Empfänger eine resistive Eingangsimpedanz aufweist, die bewirkt, daß die Taktleitung für das Treiberausgangssignal eine Impedanz mit einer Widerstands/Kapazität-Zeitkonstante (RC-Zeitkonstante) darstellt, die ein relativ kleiner Bruchteil einer Periode des Taktsignalverlaufs ist.
Bei einem weiteren Aspekt der vorliegenden Erfindung umfaßt der Empfänger eine Nebenschlußimpedanz, die zwischen einen Ausgangsanschluß der Taktleitung und eine Gleichleistungsversorgungsleitung geschaltet ist, wobei die Nebenschlußimpedanz einen Widerstandswert aufweist, der etwa mit einem Ausgangswiderstandswert des Treibers übereinstimmt. Der Treiber umfaßt ferner eine Stromquelle, die angeordnet ist, um einen Strom zu der Nebenschlußimpedanz und durch die Taktleitung zu einer Ausgangsimpedanz des Treibers zuzuführen. Diese Anordnung bewirkt, daß der Widerstandswert, der von dem Treiber gesehen wird, der in die Leitung sieht, relativ niedrig ist, um zu ermöglichen, daß die RC-Zeitkonstante, die von dem Treiber gesehen wird, ein relativ kleiner Bruchteil einer Periode des Taktsignalverlaufs ist.
Bei noch einem weiteren Aspekt der vorliegenden Erfindung umfaßt der Treiber einen ersten Transistor mit einem ersten Stromweg und eine Impedanz, die zwischen den Treiberausgangsanschluß und eine erste Leistungsversorgungsleitung geschaltet ist. Der erste Transistor umfaßt eine erste Steuerelektrode, die auf den Taktsignalverlauf der Taktsignalquelle anspricht, zum Steuern der Impedanz des ersten Stromwegs. Die Empfängernebenschlußimpedanz umfaßt eine erste Vorrichtung, die als Diode konfiguriert ist, und ist zwischen den Leitungsausgangsanschluß und die erste Gleichleistungsversorgungsleitung geschaltet. Die erste Vorrichtung ist ansprechend auf eine Taktsignalverlaufspannung an dem Eingang des Empfängers, die einen relativ hohen und niedrigen Pegel aufweist, jeweils leitend bzw. nicht-leitend. Der Empfänger umfaßt eine zweite Vorrichtung, die als Diode konfiguriert ist und zwischen einen Ausgangsanschluß des Empfängers und die zweite Leistungsversorgungsleitung geschaltet ist. Die zweite Vorrichtung ist ansprechend auf eine Spannung an dem Empfängerausgangsanschluß, die relativ zu der ersten Leistungsversorgungsleitung einen relativ niedrigen und einen relativ hohen Pegel aufweist, jeweils leitend bzw. nichtleitend.
Der Empfänger umfaßt ferner einen zweiten Transistor mit einem zweiten Stromweg und eine Impedanz, die parallel zu der zweiten Vorrichtung geschaltet ist. Der zweite Transistor umfaßt eine zweite Steuerelektrode zum Treiben der Impedanz des zweiten Stromweges, die relativ hoch bzw. relativ niedrig ist, wenn die zweite Vorrichtung jeweils leitend bzw. nicht-leitend ist. Der Empfänger umfaßt eine dritte Vorrichtung, die als Stromquelle konfiguriert ist, und die zwischen den Eingang und den Ausgang des Empfängers geschaltet ist. Die dritte Vorrichtung umfaßt einen Steueranschluß zum Steuern des Stroms, den die dritte Vorrichtung zu der Nebenschlußimpedanz zuführt.
Bevorzugte Ausführungsbeispiele der vorliegenden Erfindung werden nachfolgend unter Bezugnahme auf die beiliegenden Zeichnungen näher erläutert. Es zeigen:
1 ein Schaltungsdiagramm einer herkömmlichen Taktschaltung auf einen IC-Chip; und
2 ein Schaltungsdiagramm eines Ausführungsbeispiels einer Taktschaltung auf einem IC-Chip gemäß der vorliegenden Erfindung.
2 ist ein Schaltungsdiagramm einer CMOS-Taktschaltungsanordnung, die von einem integrierten Schaltungschip 46 getragen wird. Die in 2 dargestellte Taktschaltungsanordnung verteilt Taktpulszüge zu einer weiteren Schaltungsanordnung (nicht gezeigt) auf dem integrierten Schaltungschip. Die Taktschaltungsanordnung von 2 spricht auf die Taktsignalpulszüge an, die aus der Taktsignalpulsquelle 48 gewonnen werden, die sich üblicherweise nicht auf dem integrierten Schaltungschip 46 befindet, sondern mit der Taktschaltungsanordnung auf dem Chip mittels Anschlüsse (nicht gezeigt) des Chips verbunden ist. Die Taktsignalquelle 48 führt komplementäre Taktsignalpulszüge zu der Taktsignalquelle auf dem integrierten Schaltungschip 46 zu. Eine typische Frequenz für den Taktsignalpulszug, den die Quelle 48 an die Schaltungsanordnung auf dem Chip 46 zuführt, beträgt 1 GHz, obwohl die dargestellte Taktschaltungsanordnung auch ansprechend auf andere Taktsignalfrequenzen arbeiten kann, die höher oder niedriger als 1 GHz sind.
Die integrierte Taktschaltungsanordnung von 2 auf dem Chip 46 umfaßt einen Taktsignalpulstreiber 50 und einen Taktsignalpulsempfänger 52, die voneinander räumlich getrennt sind und mittels Taktleitungen 18 und 20 miteinander verbunden sind. Der Chip 46 weist ferner einen Verstärker 55 auf, der auf Taktpulssignalverläufe mit relativ niedriger Amplitude, die durch den Empfänger 52 gewonnen werden, anspricht, um diese Signalverläufe im wesentlichen auf die Gleichspannungen an der positiven Versorgungszuleitung (Schiene) 90 und der Masseversorgungszuleitung (d. h. der negativen Versorgungszuleitung) 91 einer Gleichleistungsversorgungsquelle, die die integrierten Schaltungen auf dem Chip 46 treibt, zu verstärken.
Der Treiber 50 spricht auf die komplementären Taktsignalpulszüge an, die an denselben mittels der Taktsignalquelle 48 zugeführt werden, um komplementäre Taktsignalpulszüge den Leitungen 18 und 20 und von dort dem Empfänger 52 zuzuführen. Die Leitungen 18 und 20 sind wie beschrieben angeordnet, um auf ein Gleichtaktrauschen, d. h. Rauschen mit der gleichen Polarität und im wesentlichen der gleichen Amplitude, anzusprechen. Der Empfänger 52 spricht auf die komplementären Taktsignalpulszüge an, die demselben über die Leitungen 18 und 20 zugeführt werden, um den Verstärker 55 zu treiben, der angeordnet ist, um das Gleichtaktrauschen zu beseitigen. Der Verstärker 55 gewinnt die komplementären Taktpulssignalverlaufszüge, die tatsächliche Nachbildungen der Taktsignalpulszüge sind, die die Quelle 48 an den Treiber 50 anlegt. Die Anstiegsflanken und Abfallflanken der Taktsignalpulszüge, die von dem Verstärker 55 gewonnen werden, treten im wesentlichen zu den gleichen Zeitpunkten wie die Anstiegsflanken und Abfallflanken der Taktsignalpulszüge auf, die die Quelle 48 an den Treiber 50 anlegt.
Die Beseitigung von Rauschen aus den Taktsignalpulszügen, die von dem Verstärker 55 der Schaltung von 2 gewonnen werden, steht im Gegensatz zu der Eintakt-Anordnung von 1, bei der das Ausgangssignal des Empfängers 6 beträchtli chen Rauschschwankungen auf der Leitung 2 ausgesetzt ist. Aufgrund der hohen Frequenz, z. B. 1 GHz, die die Taktsignalpulszugquelle 48 gewinnt, und der niedrigen Gleichleistungsversorgungsspannung (z. B. 1,3 Volt), die die Schaltungsanordnung von 2 treibt, ist es wahrscheinlich, daß das Rauschen auf den Leitungen 18 und 20 (1) Frequenzkomponenten, die etwa mit den Taktfrequenzen übereinstimmen, und (2) Amplitudenschwankungen einbringt, die etwa mit der Gleichleistungsversorgungsspannung übereinstimmen. Die komplementäre Anordnung des Treibers 50, der Verdrahtungen oder Zuleitungen 18 und 20, des Empfängers 52 und des Verstärkers 55 beseitigen diese Gleichtaktrauschkomponenten und -Schwankungen im wesentlichen aus den Taktpulssignalverlaufszügen des Empfängers.
Der Treiber 50, der Empfänger 52 und die Taktleitungen 18 und 20 bewirken, daß ein viel geringerer Taktsignalversatz eingebracht wird, als er durch die Schaltungsanordnung von 1 eingebracht wird, indem dem Ausgangssignal des Treibers 50 eine Impedanz mit einer RC-Zeitkonstante vorgelegt wird, die ein relativ kleiner Bruchteil (z. B. etwa 10%) der Dauer eines Zyklusses des Taktsignalverlaufs ist, der sich entlang der Taktleitungen 18 und 20 ausbreitet. Die beträchtliche Verringerung der RC-Zeitkonstante, die dem Ausgangssignal des Treibers 50 vorgelegt wird, wird erhalten, indem die effektive resistive Eingangsimpedanz Rrcv des Empfängers 52 beträchtlich verringert wird, ohne die Amplitude der Taktpulssignalverlaufszüge zu verringern, die der Treiber 50 gewinnt.
Bei der bekannten Taktschaltungsanordnung von 1 weist der Empfänger 6 eine hohe resistive Eingangsimpedanz Rrcv zwischen dem Anschluß 14 und Masse (GND) auf. Der Wert der Impedanz Rrcv zwischen dem Anschluß 14 und Masse liegt typischerweise in der Größenordnung von 1 Megaohm. Im Gegensatz dazu stellt der Empfänger 52 für den Treiber 50 eine resistive Eingangsimpedanz in den Bereich von etwa 10 bis 60 Ohm dar. Die drastisch reduzierte, resistive Eingangsimpedanz, die der Empfänger 52 und die Leitungen 18 und 20 für den Treiber 50 darstellen (im Vergleich zu der Impedanz, die die Leitung 2 für den Treiber 4 (1) darstellt), ermöglicht, daß die Schaltung von 2 im Vergleich zu der Schaltung von 1 eine beträchtliche Verringerung des Taktsignalversatzes aufweist. Aufgrund der niedrigen resistiven Impedanz stellt sowohl der Empfänger 52 für die Leitungen 18 und 20 als auch stellen die Leitungen 18 und 20 für den Treiber 50 eine RC-Zeitkonstante in der Größenordnung von etwa 100 Picosekunden (ps) dar. Dies steht im Gegensatz zu der RC-Zeitkonstante von etwa 1 Mikrosekunde (μs), die die Leitung 2 für den Treiber 4 darstellt. Folglich ist die RC-Zeitkonstante, die für die Ausgangsanschlüsse des Treibers 50 vorliegt, ein relativ kleiner Bruchteil (beispielsweise 10%) der Periode eines Zyklusses des Taktpulssignalverlaufzuges, den die Quelle 48 gewinnt. Da die Leitungen 18 und 20 und der Empfänger 52 für die Ausgangsanschlüsse des Treibers 50 eine kurze RC-Zeitkonstante darstellen, haben beträchtliche Schwankungen des Widerstandswertes und der Kapazität der Impedanz, die von dem Treiber gesehen wird, keine wesentlichen Auswirkungen für den Zeitversatz zwischen den Anstiegs- und Abfallflanken der Taktsignalverlaufzüge, die die Quelle 48 und der Verstärker 55 gewinnen.
Es ist erwünscht, daß die resistive Eingangsimpedanz des Empfängers 52 zumindest 10 Ohm beträgt, um Oszillationen zu verhindern, die ansonsten auftreten würden. Die Oszillationen würden auftreten, falls die resistive Eingangsimpedanz weniger als 10 Ohm betragen würde, da die Taktleitungen 18 und 20 kapazitive und induktive Recktanzen (Blindwiderstände) aufweisen, die dazu tendieren, ansprechend auf die Anstiegs- und Abfallflankenübergänge der Taktsignalpulse, die sich entlang der Leitungen ausbreiten, Oszillationen auf den Leitungen zu bewirken. Eine resistive Eingangsimpedanz von etwa 10 Ohm oder größer ist ausreichend groß, um solche Oszillationen beträchtlich zu dämpfen.
Der Treiber 50 umfaßt N-Kanal-Feldeffekttransistoren (FETs) 21 und 22, deren jeweilige Source-Drain-Wege zwischen Ausgangsanschlüsse 80 und 81 des Treibers und einen Anschluß geschaltet sind, der mit der Masseversorgungszuleitung (Masseschiene) 91, d. h. der niedrigen Gleichleistungsversorgungsspannung, verbunden ist, die an der Taktschaltungsanordnung des Chips 46 angelegt ist. Die FETs 21 und 22 umfassen Gate-Anschlüsse, die gleichstrommäßig mit den komplementären Ausgängen der Taktsignalpulszugquelle 48 verbunden sind. Die FETs 21 und 22 invertieren die komplementären Taktsignalverläufe, die die Quelle 48 gewinnt, so daß, wenn die Eingangstaktsignale an den Gate-Anschlüssen der FETs 21 und 22 jeweils einen hohen bzw. einen niedrigen Pegel aufweisen, die Spannungen an den Drain-Anschlüssen der FETs 21 und 22 jeweils niedrig bzw. hoch sind, und umgekehrt. Die Taktsignalpulszüge an den Ausgangsanschlüssen 80 und 81 liegen jeweils an den ersten Enden der Taktleitungen 18 und 20 an.
Die Taktleitungen 18 und 20 erstrecken sich entlang im wesentlichen paralleler, nahe beabstandeter Wege zwischen den Ausgangsanschlüssen 80 und 81 des Treibers 50 zu den Eingangsanschlüssen 62 und 64 des Empfängers 52. Falls eine der Taktleitungen 18 und 20 eine Länge von etwa 400 Mikrometer aufweist, was ein typischer Wert ist, stellt dieselbe für einen der Anschlüsse 80 und 81 typischerweise einen resistiven und kapazitiven Wert von etwa 5 Ohm bzw. 2 Picofarad dar. Da die Leitungen 18 und 20 im wesentlichen parallel und in unmittelbarer Nähe zueinander verlaufen, wird ein lokales Gleichtaktrauschen auf dem integrierten Schaltungschip 46 in beide Leitungen gekoppelt. Das in die Taktleitungen 18 und 20 gekoppelte Gleichtaktrauschen ist an den Ausgangsanschlüssen 70 und 72 des Verstärkers 55 beträchtlich reduziert und eigentlich beseitigt.
Jede der Leitungen 18 und 20 weist ein zweites Ende auf, das jeweils mit den Eingangsanschlüssen 62 und 64 des Empfängers 52 verbunden ist. Der Empfänger 52 umfaßt einen ersten und einen zweiten Eingangspuffer 53 und 54, die jeweils auf die Taktsignalpulse an den Anschlüssen 62 und 64 an den zweiten Enden der Leitungen 18 und 20 ansprechen.
Die Puffer 53 und 54 sind zueinander identisch, sprechen jedoch auf komplementäre Taktsignalpulszüge an den Anschlüssen 62 und 64 an. Folglich ist eine Beschreibung des Puffers 53 auch für den Puffer 54 ausreichend. Aufgrund der komplementären Natur der Taktsignalpulse, die die Puffer 53 und 54 treiben, gewinnt der Puffer 53 an seinem Ausgangsanschluß 66 einen Ausgangstaktsignalverlauf mit relativ niedriger Spannung, während der Puffer 54 an seinem Ausgangsanschluß 68 einen Ausgangstaktsignalverlauf mit relativ hoher Spannung gewinnt, und umgekehrt.
Der Puffer 53 umfaßt einen N-Kanal-FET 27, der als eine in Sperrichtung vorgespannte Diode zwischen den Anschluß 62 und Masse geschaltet ist, indem dessen Gate-Anschluß und Drain-Anschluß (die die Diodenkathode bilden) an dem Anschluß 62 miteinander verbunden sind, und indem dessen Source-Anschluß (der die Diodenanode bildet) mit der Massezuleitung 91 verbunden ist. Die Diode, die durch den FET 27 gebildet ist, ist dabei hilfreich, zu verhindern, daß die Spannung an dem Anschluß 62 (1) unter einen vorbestimmten Wert, z. B. 300 Millivolt, abfällt, und (2) über einen vorbestimmten Wert, z. B. etwa 500 Millivolt ansteigt. Die Spannungen an dem Anschluß 62 betragen folglich etwa 500 Millivolt und etwa 300 Millivolt, während die Source/Drain-Impedanz des FET 21 relativ hoch bzw. relativ niedrig ist.
Ein Gleichstrom wird von einem N-Kanal-Feldeffekttransistor 25 zu dem Anschluß 62 und zu der Diode, die durch den FET 27 gebildet ist, zugeführt, wobei der Source/Drain-Weg des FET 25 zwischen die Anschlüsse 62 und 66 geschaltet ist, derart daß der Drain-Anschluß und der Source-Anschluß des FET 25 mit dem Anschluß 62 bzw. dem Anschluß 66 verbunden sind. Die Gleichstromquelle 172 spannt den Gate-Anschluß des FET 25 relativ zu dem Source-Anschluß des FET vor, um die Amplitude des Gleichstroms zu steuern, den der FET 25 an den Anschluß 62 zuführt. Die Gleichstromvorspannungsquelle 172 ist vorzugsweise ein Abgriff auf einem kapazitiven Spannungsteiler (nicht gezeigt), der zwischen die positive Gleichleistungsversorgungszuleitung 90 und die Massezuleitung 91 geschaltet ist. Die Vorspannung, die die Gleichstromvorspannungsquelle 172 an den Gate-Anschluß des FET 25 anlegt, hält den FET während des gesamten Betriebs der Taktschaltungsanordnung auf dem integrierten Schaltungschip 46 in einem vorwärts vorgespannten leitenden Zustand.
Der FET 25 weist eine relativ hohe Transkonduktanz (Steilheit) g_m auf; ein Ergebnis, das erreicht wird, indem der FET 25 gebildet wird, so daß derselbe eine relativ große Gate-Breite aufweist, d. h. eine Gate-Breite, die etwa 5 bis 10 mal größer als die Breite der Gate-Anschlüsse der FETs 21, 27 oder 47 ist. Als Ergebnis der hohen Transkonduktanz g_m kann der Source/Drain-Weg des Feldeffekttransistors 25 als eine konstante Gleichstromquelle für jeden beliebigen bestimmten Wert seiner Source/Gate-Vorspannung betrachtet werden, d. h. die Spannungsdifferenz zwischen dem Anschluß 62 und der Vorspannungsquelle 72 wird dem Gate-Anschluß des FET 25 zugeführt.
Der Gleichstrom für den Source/Drain-Weg des FET 25 wird aus der positiven Gleichleistungsversorgungsspannung an der Zuleitung 90 über den Source/Drain-Weg zumindest eines der P-Kanal-FETs 23 und 47 gewonnen. Der FET 23 ist als eine Diode in einer Nebenanschlußanordnung mit dem Source/Drain-Weg des FET 47 verschaltet, da der Gate-Anschluß und der Drain-Anschluß des FET 23 eine gemeinsame Verbindung mit dem Anschluß 66 aufweisen, um die Diodenanode zu bilden. Der Source-Anschluß des FET 23 ist mit der positiven Gleichleistungsversorgungsspannung an der Zuleitung 90 verbunden, um die Diodenkathode zu bilden.
Der Source/Drain-Weg des FET 47 ist mit der Diode, die durch den FET 23 gebildet ist, parallel geschaltet, da der Source-Anschluß und der Drain-Anschluß des FET 23 mit der Zuleitung 90 bzw. mit dem Anschluß 66 verbunden sind. Der Gate-Anschluß des FET 47 ist mit dem Anschluß 64 verbunden, um auf Spannungsschwankungen anzusprechen, die aus dem Taktsignalpulssignalverlaufszug auf der Leitung 20 resultieren. Folglich weist die Source/Drain-Impedanz des FET 47 einen hohen Wert auf, während die Source/Drain-Impedanz des FET 22 einen hohen Wert aufweist, während die Taktsignalquelle 48 Taktsignalhalbzyklen mit einem niedrigen Pegel gewinnt. Aufgrund der Parallelschaltungen der FETs 23 und 47 mit dem Drain-Anschluß des FET 25 wird immer ein beträchtlicher Gleichstromfluß durch zumindest einen der FETs 23 oder 47 zu dem Source/Drain-Weg des FET 25 vorgesehen. Die Amplitude des Stroms wird durch die Transkonduktanz und die Source/Gate-Spannung des FET 25 gesteuert. Aufgrund der Nebenschlugimpedanz der Diode, die durch den FET 27 gebildet ist, die sich in einer Nebenschlußanordnung (zu Wechselstromzwecken) mit der Serienschaltung der Source/Drain-Wege des FET 25 und zumindest eines der FETs 23 oder 47 befindet, tritt eine relativ niedrige resistive Impedanz (z. B. 10–60 Ohm) zwischen dem Anschlug 62 und Masse für die Hochfrequenzkomponenten des Taktpulssignalverlaufs auf, die der Treiber 50 über den Anschlug 80 an die Leitung 18 anlegt. Folglich treiben die Taktsignalpulse, die der Treiber 50 dem Anschluß 80 zuführt, eine Last mit einer kurzen RC-Zeitkonstante von typischerweise etwa 100 Picosekunden. Die im vorhergehenden erwähnten Vorteile einer solchen kurzen Zeitkonstante werden folglich durch die beschriebene Schaltung realisiert. Wie es im vorhergehenden erwähnt wurde, verhindert ferner eine resistive Eingangsimpedanz des Empfängers 52, d. h. der Widerstandswert zwischen dem Anschluß 62 oder 64 und Masse, in dem ungefähren Bereich von 10 Ohm oder größer vorteilhaft das Auftreten von Oszillationen.
Der Puffer 54, der entsprechend zu dem Puffer 53 aufgebaut ist, jedoch durch Taktsignalpulse angesteuert wird, die komplementär zu den Taktsignalpulsen sind, die den Puffer 53 ansteuern, spricht auf die hohen und niedrigen Impedanzzustände des FET 22 auf die gleiche Weise an, wie der Puffer 53 auf die Impedanzzustände des FET 21 anspricht, jedoch zu entgegengesetzten Zeitpunkten während der Halbzyklen der Taktsignalquelle 48.
Während des Betriebs legt die Quelle 48 ein Paar von extern zugeführten, komplementären, zweistufigen Takts ignalpulszügen an die Gate-Anschlüsse der FETs 21 und 22 an. Die Spannungen, die die Quelle 48 an die Gate-Anschlüsse der FETs 21 und 22 anlegt, sind derart beschaffen, um die resistiven Source/Drain-Impedanzen der FETs 21 und 22 zwischen einem hohen und einem niedrigen Pegel zu ändern, wodurch bewirkt wird, daß typische Spitze-zu-Spitze-Spannungsauslenkungen (Hub) von etwa 300 Millivolt bis 500 Millivolt auf den Leitungen 18 und 20 auftreten. Die Leitungen 18 und 20 legen zweistufige Spannungsschwankungen, die bezüglich Amplitude und Form des Signalverlaufs im wesentlichen Nachbildungen der Spannungen an den Anschlüssen 80 und 81 sind, an die Dioden an, die durch die FETs 27 und 28 gebildet werden.
Um die Beschreibung der Funktionsweise zu vereinfachen, wird angenommen, daß die Taktsignalverlaufquelle 48 Spannungen an die Gate-Anschlüsse der FETs 21 bzw. 22 anlegt, die während eines ersten Halbzyklusses der Taktsignalquelle 48 niedrig bzw. hoch sind. Die niedrigen und hohen Spannungen an den Gate-Anschlüssen der FETs 21 bzw. 22 bewirken, daß die Spannungen an den Anschlüssen 80 und 81 hoch (z. B. etwa 500 Millivolt) bzw. niedrig (z. B. etwa 300 Millivolt) sind. Die niedrige Spannung an dem Anschluß 81 ist mit einer gewissen Dämpfung durch die Leitung 20 über den Anschluß 64 mit dem Gate-Anschluß des FET 47 gekoppelt. Folglich ist der FET 47 vorwärts (in Flußrichtung) vorgespannt, um eine niedrige Source/Drain-Impedanz zu besitzen. Folglich ist die Spannung an dem Anschluß 66 relativ hoch. Die Spannung an dem Anschluß 66 ist ein wenig niedriger als die Spannung der Zuleitung 90, die durch die Diodenwirkung des FET 23 begrenzt ist, der zwischen den Anschluß 66 und die Zuleitung 90 geschaltet ist.
Gleichzeitig weist der FET 25 eine relativ hohe Source/Drain-Impedanz auf, da die hohe Spannung an den Anschluß 80 mit einer gewissen Dämpfung über die Leitung 18 mit dem Anschluß 62 und dem Drain-Anschluß des FET 25 gekoppelt ist. Die relativ hohe Spannung an dem Drain-Anschluß des FET 25 ist lediglich ein wenig niedriger als die Vorspannung, die die Quelle 172 an den Gate-Anschluß des FET 25 anlegt, wodurch bewirkt wird, daß der FET 25 eine relativ hohe Source/Drain-Impedanz aufweist und einen niedrigeren Strom an den Anschluß 62 zuführt, als er während eines zweiten Halbzyklusses des Taktsignalverlaufs, den die Quelle 48 gewinnt, zu dem Anschluß 62 zugeführt wird, d. h. wenn die Quelle 48 bewirkt, daß die Source/Drain-Impedanz des FET 21 niedrig ist. Während des ersten Halbzyklusses bewirken die Spannung und die Ströme in den FETs 23, 25, 27 und 47 Spannungsabfälle von etwa (1) 0,5 Volt über dem FET 27, (2) 0,5 Volt über dem Source/Drain-Weg des FET 25, und (3) 0,3 Volt über der Parallelschaltung der FETs 23 und 47. Dadurch liegt die Spannung an dem Anschluß 66 etwa 1 Volt über dem Potential der Massezuleitung 91.
Während des zweiten Halbzyklusses der Taktsignalquelle 48, wenn die Source/Drain-Impedanzen der FETs 21 und 22 niedrig bzw. hoch sind, bewirkt die Leitung 20, daß eine hohe Spannung von etwa 0,5 Volt über die Diode, die durch den FET 28 gebildet ist, aufgebaut wird, wodurch der Anschluß 64 eine hohe Spannung an den Gate-Anschluß des FET 47 anlegt. Die Source/Gate-Spannung des FET 47 verringert sich ansprechend auf die hohe Spannung an dem Gate-Anschluß des FET 47, um die Source/Drain-Impedanz des FET 47 zu erhöhen, so daß sich der Spannungsabfall über dem Source/Drain-Weg des FET 47 auf etwa 0,5 Volt erhöht. Der Spannungsabfall über den Source/Drain-Weg des FET 47 ist durch die Diode, die durch den FET 23 gebildet ist, begrenzt. Folglich verringert sich der Strom, der von der positiven Leistungsversorgungszuleitung 90 zu dem Anschluß 66 fließt.
Gleichzeitig weist der FET 25 eine niedrigere Source/Drain- Impedanz auf, da die niedrige Spannung an dem Anschluß 80 mit einer gewissen Dämpfung über die Leitung 18 mit dem Anschluß 62 und dem Source-Anschluß des FET 25 gekoppelt ist. Der FET 25 ist nun in einem größeren Maß als während des ersten Halbzyklusses in Vorwärtsrichtung vorgespannt. Der Spannungsabfall über den Source/Drain-Weg des FET 25 ändert sich jedoch von einem Halbzyklus zu dem nächsten nicht nennenswert, da die verringerte Source/Drain-Impedanz des FET 25 durch den verringerten Stromfluß über den Source/Drain-Weg des FET 25 weitgehend ausgeglichen ist, wobei dies aus der höheren Source/Drain-Impedanz des FET 47 resultiert. Während des zweiten Halbzyklusses bewirken die Spannungen und Ströme in den FETs 23, 25, 27 und 47 folglich Spannungsabfälle von etwa (1) 0,3 Volt über den FET 27, (2) 0,5 Volt über den Source/Drain-Weg des FET 25, und (3) 0,5 Volt über die Parallelschaltung aus den FETs 23 und 47. Dadurch befindet sich die Spannung an dem Anschluß 66 etwa 0,8 Volt über dem Potential an der Massezuleitung 91.
Folglich stimmen die Spannungsschwankungen an dem Anschluß 66 während der zwei Halbzyklen der Quelle 48 etwa mit den Spannungsschwankungen an den Anschlüssen 80 und 81 überein. Die Anstiegs- und Abfallflanken der Spannungsschwankungen an dem Anschluß 66 treten im wesentlichen gleichzeitig, d. h. innerhalb etwa 10 ps, dazu auf, wenn die Übergänge an dem Anschluß 80 auftreten.
Entsprechende, jedoch komplementäre Operationen treten in den Transistoren des Puffers 54 während des ersten und zweiten Halbzyklusses auf. Während Spannungspegel von etwa 1,0 und 0,8 Volt an dem Anschluß 66 des Puffers 53 während des ersten und zweiten Halbzyklusses der Quelle 48 auftreten, treten folglich Spannungspegel von etwa 0,8 und 1,0 Volt an dem Anschluß 68 des Puffers 54 während des ersten und zweiten Halbzyklusses auf.
Da die Eingangspuffer 53 und 54 immer eine niedrige resistive Impedanz für den Ausgang des Treibers 50 darstellen, wird das Ziel einer Zeitversatzreduzierung durch die Treiber- und Empfängerschaltungen von 2 erreicht. Insbesondere zeigen die komplementären Taktsignalverläufe, die an den Ausgangsanschlüssen 66 und 68 der Puffer 53 und 54 auftreten, einen minimalen Taktsignalzeitversatz hinsichtlich der Taktsignalverläufe, die durch die Quelle 48 oder auf anderen Teilen des integrierten Schaltungschips 46 gebildet werden.
Die relative Reduzierung des Taktsignalzeitversatzes, der durch die Schaltung von 2 erreicht wird, kann mathematisch gezeigt werden. Gleichung (1), die die allgemeine Gleichung für die RC-Gesamtverzögerung in einem Taktsignalbaumsegment, das den Treiber 50, die Leitungen 18 und 20 und den Empfänger 52 umfaßt, darstellt, kann angenähert werden, da die resistive Eingangsimpedanz Rrcv, die der Empfänger 52 für die Leitungen 18 und 20 darstellt, im Vergleich zu der herkömmlichen Schaltung von 1 relativ klein ist. Für einen kleinen Wert von Rrcv, d. h. zwischen 10 und 50 Ohm, wie es im vorhergehenden erörtert wurde, kann die verallgemeinerte Gleichung wie folgt angenähert werden:
Aus der angenäherten RC-Verzögerung kann der Taktsignalzeitversatz aufgrund kleiner Schwankungen von δ(Rrcv) in Rrcv und δ(Rint) in Rint wie folgt ausgedrückt werden:
Die Reduzierung des Taktsignalzeitversatzes, die durch die Schaltung von 2 bezüglich der von 1 erreicht wird, wird aus einem Vergleich der Gleichungen (3) und (5) offensichtlich. Da der Ausgangswiderstandswert Rdr des Treibers 50 typischerweise viel größer als die resistive Impedanz Rint der Taktsignaldrähte der 18 und 20 ist, die den Treiber 50 mit dem Empfänger 52 verbinden, stellen die Terme in dem Nenner der Gleichung (5) einen Wert dar, der beträchtlich größer als der Wert ist, der durch die Terme in dem Nenner von Gleichung (3) dargestellt wird. Folglich zeigt die Gleichung (5), daß die Schaltung von 2 eine signifikante Reduzierung des Zeitversatzes (z. B. um einen Faktor von 6 oder mehr) bezüglich der Schaltung von 1 erreicht. Da die Eingangsimpedanz des Empfängers 52 drastisch reduziert ist, und da der Empfänger 52 hauptsächlich auf Stromschwankungen und relativ kleine Spannungsschwankungen an seinen Eingängen anspricht, ist der Empfänger 52 als Strommodusempfänger oder Eingangspuffer charakterisiert.
Es ist erwünscht, (1) die relativ niedrigen Taktsignalpulsspannungsschwankungen an den Anschlüssen 66 und 68 auf Taktsignalpulsspannungen zu verstärken, die beinahe vollständig zwischen den Gleichleistungsversorgungsspannungen an den Zuleitungen 90 und 91 ausgelenkt sind, und (2) ein Gleichtaktrauschen im wesentlichen zu beseitigen, das in die Taktsignalpulszüge gekoppelt ist, die sich entlang der Leitungen 18 und 20 von dem Treiber 50 zu dem Empfänger 52 ausbreiten. Eine Rauschentfernung ist bei der Schaltung von 2 besonders wichtig, bei der die Spannungsauslenkungen des Anschlusses 66 und 68 lediglich etwa 0,2 Volt zwischen benachbarten Halbzyklen der Quelle 48 betragen. Aufgrund dieser relativ niedrigen Amplitudenschwankungen kann das Gleichtaktrauschen, daß in die Taktleitungen 18 und 20 gekoppelt wird, die Taktsignalpulszüge ohne weiteres nachteilig beeinflussen, die an den Ausgangsanschlüssen 66 und 68 der Puffer 52 und 54 gewonnen werden. Falls die relativ niedrigen Spitze-Zu-Spitze-Taktsignalpulsspannungsauslenkungen an den Anschlüssen 66 und 68 an einen herkömmlichen komplementären Invertierer angelegt werden sollten, würde der Invertierer mit hoher Wahrscheinlichkeit durch das Rauschen getriggert bzw. ausgelöst werden. Folglich würden die Taktsignalpulse der Taktpulssignalverlaufzüge ernsthaft beeinträchtigt und vielleicht unbrauchbar werden. Um dieses Problem zu vermei den weist die Taktschaltungsanordnung von 2 eine Verstärkerstufe 55 auf, die auf den Empfänger 52 anspricht. Die Verstärkerstufe 55 entfernt im wesentlichen das Gleichtaktrauschen, das an den Ausgangsanschlüssen 66 und 68 vorhanden ist, und wandelt die relativ niedrigen Spannungsauslenkungen an den Anschlüssen 66 und 68 etwa in Zuleitung-Zu-Zuleitung-Spannungsauslenkungen um.
Die Verstärkerstufe 55 umfaßt einen ersten und zweiten Differenzverstärker 56 und 58, die beide auf die Taktsignalpulszüge an den Anschlüssen 66 und 68 ansprechen. Die Verstärker 56 und 58 gewinnen komplementäre Taktsignalpulszüge, derart daß, wenn der Verstärker 56 einen Taktsignalpuls mit einer Spannung gewinnt, die beinahe die hohe positive Spannung an der Zuleitung 90 aufweist, der Verstärker 58 einen Taktsignalpuls mit einer Spannung gewinnt, die beinahe das Potential an der Massezuleitung 91 aufweist, und umgekehrt.
Der Differenzverstärker 56 umfaßt ein Paar von N-Kanal-FETs 31 und 32, die als Differentialpaar verschaltet sind. Die Gate-Anschlüsse der FETs 31 und 32 sind jeweils verschaltet, um auf die komplementären Ausgangsspannungen an den Ausgangsanschlüssen 68 und 66 anzusprechen. Der Source/Drain-Weg des N-Kanal-FET 33 ist zwischen die Massezuleitung 91 und eine gemeinsame Verbindung für die Source-Anschlüsse der FETs 31 und 32 geschaltet. Der Drain-Anschluß des FET 31 ist über eine Diode, die durch eine gemeinsame Verbindung des Drain-Anschlusses und des Gate-Anschlusses des P-Kanal-FET 29 gebildet ist, um die Diodenanode zu bilden, mit der positiven Zuleitung 90 verbunden. Die Diodenkathode, die dem Source-Anschluß des FET 29 entspricht, ist mit der positiven Leistungsversorgungsspannung an der Zuleitung 90 verbunden. Die gemeinsame Verbindung des Drain-Anschlusses und des Gate-Anschlusses des FET 29 ist mit dem Drain-Anschluß des N-Kanal-FET 31 verbunden. Die gemeinsame Verbindung der Drain-Anschlüsse der FETs 29 und 31 ist mit dem Gate-Anschluß des N-Kanal-FET 33 verbunden, dessen Source/Drain-Weg mit dem Source-Anschlüssen der N-Kanal-FETs 31 und 32 ver bunden ist. Der Source-Anschluß des FET 33 ist mit der Massezuleitung 91 verbunden, während der Drain-Anschluß des FET 33 mit den Source-Anschlüssen der FETs 31 und 32 verbunden ist. Der P-Kanal-FET 30 hat einen Source-Anschluß, der mit der positiven Zuleitung 90 verbunden ist, und einen Source/Drain-Weg in Serie zu dem Source/Drain-Weg des N-Kanal-FET 32. Der Gate-Anschluß des FET 30 ist mit dem Ausgangsanschluß 72 des Verstärkers 58 verbunden, der eine Ausgangsspannung aufweist, die zu der Ausgangsspannung des Verstärkers 56 an dem Anschluß 70 komplementär ist. Der Anschluß 70 befindet sich an den gemeinsamen Drain-Anschlüssen der FETs 30 und 32.
Ansprechend auf die Spannungen an den Anschlüssen 66 und 68, die jeweils während des vorher beschriebenen ersten Halbzyklusses der Quelle 48 einen hohen bzw. niedrigen Wert aufweisen, weisen die Source/Drain-Wege der FETs 32 und 31 jeweils eine niedrige bzw. hohe Impedanz auf. Dadurch befindet sich der Anschluß 84 an dem Drain-Anschluß des FET 31 an einer hohen Spannung. Die Diodenwirkung des FET 29 verhindert, daß die Spannung an dem Drain-Anschluß des FET 31 die Spannung an der Zuleitung 90 erreicht. Die hohe Spannung an dem Anschluß 84 treibt die Gate-Anschlüsse der FETs 30 und 33, wodurch bewirkt wird, daß die Source/Drain-Impedanzen der FETs 30 und 33 jeweils relativ hoch bzw. niedrig sind. Dadurch verringern sich die Spannungen der Source-Anschlüsse der FETs 31 und 32, wobei sich die Spannung an dem Drain-Anschluß des FET 32 an dem Ausgangsanschluß 70 verringert. Gleichzeitig verringert sich der Stromfluß von der Zuleitung 90 durch den Source/Drain-Weg des FET 30, um dabei hilfreich zu sein, die Spannung an dem Ausgangsanschluß 70 des Verstärkers 56 in Richtung Massepotential zu bringen. Gleichzeitig führt der Ausgangsanschluß 72 des Differenzverstärkers 58 eine hohe Spannung zu dem Anschluß 84 und den Gate-Anschlüssen der FETs 30 und 33 zu, wodurch die Spannung an den Source-Anschlüssen der FETs 31 und 32 weiter tendenziell verringert wird. Die kumulative Wirkung besteht darin, daß die Spannung des Anschlusses 70 tatsächlich schnell auf das Massepotential der Zuleitung 91 abfällt, so daß an dem Anschluß 70 innerhalb etwa 110 ps eines negativ verlaufenden Übergangs der Taktsignalquelle 48 ein negativ verlaufender Übergang auftritt.
Während des vorher beschriebenen zweiten Halbzyklusses der Taktquelle 48 weisen die FETs 32 und 31 eine hohe bzw. niedrige Source/Drain-Impedanz auf, wenn die Spannungen an den Anschlüssen 66 und 68 jeweils niedrig bzw. hoch sind. Gleichzeitig legt der Ausgangsanschluß 72 des Verstärkers 58 eine niedrige Spannung (1) an den Gate-Anschluß des FET 30 an, um den FET 30 einzuschalten, (2) an den Gate-Anschluß des FET 33 an, um den FET 33 auszuschalten, und (3) an den Drain-Anschluß des FET 31 an. Die niedrige Drain-Spannung des FET 31 (die auf eine maximale Abweichung von der Spannung der Zuleitung 90 durch die Diode 29 begrenzt ist) ist über den Source/Drain-Weg mit niedriger Impedanz des FET 31 mit dem Drain-Anschluß des FET 33 und mit dem Source-Anschluß des FET 32 gekoppelt. Die kumulative Wirkung besteht darin, daß die Spannung an den Anschluß 70 tatsächlich schnell auf das positive Potential des Leistungsversorgungsanschlusses an der Zuleitung 90 ansteigt. Die zeitlichen Verläufe der positiv/negativ verlaufenen Übergänge an dem Anschluß 70 relativ zu den Übergängen der Taktsignalquelle 48 stimmen etwa überein.
Die Operation des Differenzverstärkers 58 ansprechend auf die positiv/negativ verlaufenden Übergänge an den Anschlüssen 66 und 68 stimmt exakt mit der für den Differenzverstärker 56 beschriebenen Operation überein, jedoch auf eine komplementäre Weise, da der N-Kanal-FET 36, der sich in Serie zu dem Dioden-verschalteten P-Kanal-FET 34 befindet, verschaltet ist, um auf die Spannung an den Anschluß 66 anzusprechen. Der N-Kanal-FET 37 ist über den Source/Drain-Weg des P-Kanal-FET 35, dessen Gate-Anschluß mit dem Ausgangsanschluß 70 des Verstärkers 56 verbunden ist, in Serie zu der Zuleitung 90 geschaltet. Der Source/Drain-Weg des N-Kanal-FET 38 ist zwischen die Massezuleitung 91 und die verbunde nen Source-Anschlüsse der FETs 36 und 37 geschaltet.
Die Differenzverstärker 56 und 58 beseitigen im wesentlichen das in die Leitungen 18 und 20 eingekoppelte Gleichtaktrauschen. Das Gleichtaktrauschen weist an den Anschlüssen 66 und 68 die gleiche Polarität und im wesentlichen die gleiche Amplitude auf. Diese Rauschkomponenten werden während der ersten Halbzyklen des Taktausgangssignals der Quelle 48 durch die Verstärker 56 und 58 subtrahiert. Während der anderen Halbzyklen der Taktsignalquelle 48 werden die Ausgangsspannungen der Verstärker 56 und 58 auf der positiven Leistungsversorgungsspannung der Zuleitung 90 gehalten. Da die Ausgangssignale der Differenzverstärker 56 und 58 nicht auf die Gleichtaktrauschkomponenten ansprechen, verändern sich die Spannungen an den Ausgangsanschlüssen 70 und 72 nicht ansprechend auf die Gleichtaktrauschkomponenten.
Die Operation des Differenzverstärkers 56 ansprechend auf die Gleichtaktrauschkomponenten ist während der entgegengesetzten ersten und zweiten Halbzyklen der Quelle 48 ein wenig unterschiedlich. Während der ersten Halbzyklen, während die Source/Drain-Wege der FETs 21 und 22 jeweils hohe bzw. niedrige Impedanzen aufweisen, sind die Spannungen an den Ausgangsanschlüssen 70 und 72 der Differenzverstärker 56 und 58 jeweils niedrig bzw. hoch. Die hohe Spannung an dem Anschluß 72 schaltet den FET 30 aus und den FET 33 ein. Folglich wird über den Source/Drain-Weg des FET 30 eine hohe Impedanz vorgesehen, so daß der Anschluß 30 von der Zuleitung 90 entkoppelt ist. Die Gleichtaktrauschkomponenten mit gleicher Polarität und Amplitude an den Anschlüssen 66 und 68, die zu den Gate-Anschlüssen der FETs 31 und 32 zugeführt werden, werden aufgrund der gemeinsamen Verbindung der Source-Anschlüsse der FETs 31 und 32 mit dem Drain-Anschluß des FET 33 durch den Verstärker 56 subtrahiert, derart daß die Spannung an dem Anschluß 70 k(A-B) ist, wobei k eine Proportionalitätskonstante ist, und wobei A und B jeweils die Amplituden der Spannungen der Gleichtaktrauschkomponenten an den Gate-Anschlüssen der FETs 31 und 32 sind. Da A und B die gleiche Polarität und im wesentlichen die gleichen Amplituden aufweisen, wird die Spannung an dem Anschluß 70 durch die Gleichtaktrauschkomponenten nicht verändert.
Während der zweiten Halbzyklen der Quelle 48, während die Spannungen an den Ausgangsanschlüssen 70 und 72 jeweils hoch bzw. niedrig sind, werden die Gleichtaktrauschkomponenten in dem Differenzverstärker 58 subtrahiert, wodurch bewirkt wird, daß die Spannung an dem Anschluß 72 auf einem niedrigen Wert beibehalten wird. Die niedrige Spannung an dem Anschluß 72 wird an den Gate-Anschluß des P-Kanal-FET 30 angelegt, um den FET 30 einzuschalten, wodurch bewirkt wird, daß die Leistungsversorgungsspannung an der Zuleitung 90 an den Anschluß 70 angelegt wird. Während dieser Halbzyklen schaltet außerdem die niedrige Spannung des Anschlusses 72, die an den Gate-Anschluß des FET 33 angelegt ist, den FET 33 aus, um einen wesentlichen Stromfluß durch den Source/Drain-Weg des FET 32 zu verhindern, um das Beibehalten der Spannung an dem Anschluß 70 auf der Spannung der Zuleitung 90 zu unterstützen.
Während der Halbzyklen der Taktsignalquelle 48, wenn die Source/Drain-Impedanzen der FETs 21 und 22 jeweils niedrig bzw. hoch sind, beeinflußt folglich das Gleichtaktrauschen, das in die Taktleitungen 18 und 20 eingekoppelt wird, die hohe Ausgangsspannung des Verstärkers 56 nicht.

Claims

Taktschaltungsanordnung auf einem integrierten Schaltungschip (IC-Chip, 46), wobei die Taktschaltungsanordnung angepaßt ist, um auf einen Taktsignalverlauf einer Taktsignalverlaufquelle (48) anzusprechen, wobei die Taktschaltungsanordnung folgende Merkmale aufweist: einen Treiber (50) mit einem Ausgang zum Gewinnen eines Ausgangstaktsignalverlaufs ansprechend auf den Taktsignalverlauf der Taktsignalverlaufquelle; eine Taktleitung (18, 20) mit einem ersten Ende, das mit dem Ausgang des Treibers gekoppelt ist; einen Empfänger (52) mit einem Eingang, der mit einem zweiten Ende der Taktleitung (18, 20) gekoppelt ist, wobei der Empfänger eine resistive Eingangsimpedanz aufweist, die bewirkt, daß die Taktleitung, die den Ausgangstaktsignalverlauf zu dem Eingang führt, für den Treiberausgang eine Impedanz mit einer Widerstand/Kapazität-Zeitkonstante darstellt, die ein relativ kleiner Bruchteil einer Periode des Taktsignalverlaufs ist, wobei der Empfänger (52) eine Stromquelle (25, 26) aufweist, um an den Eingang des Empfängers (52) einen Strom zuzuführen, der ansprechend auf einen Pegel eines Taktsignalverlaufs, der von der Taktleitung (18, 20) an den Eingang des Empfängers zugeführt wird, variiert, wobei die Stromquelle mit dem Eingang des Empfängers gekoppelt ist, um die resistive Eingangsimpedanz des Empfängers zu beeinflussen.
Taktschaltungsanordnung gemäß Anspruch 1, bei der die Taktleitung (18, 20) kapazitive und induktive Recktanzen aufweist, die ansprechend auf Taktsignalverlaufübergänge tendenziell Oszillationen auf der Taktleitung (18, 20) hervorrufen, und bei der die resistive Eingangsimpedanz des Empfängers (52) eine Größe aufweist, um die Oszillationen beträchtlich zu dämpfen.
Taktschaltungsanordnung gemäß Anspruch 2, bei der die resistive Eingangsimpedanz des Empfängers (52) größer als etwa 10 Ohm ist.
Taktschaltungsanordnung gemäß Anspruch 3, bei der die resistive Eingangsimpedanz des Empfängers (52) kleiner als etwa 70 Ohm ist.
Taktschaltungsanordnung gemäß einem der vorhergehenden Ansprüche, bei der die Widerstand/Kapazität-Zeitkonstante kleiner als etwa 15% der Periode des Taktsignalverlaufs ist.
Taktschaltungsanordnung gemäß Anspruch 1, bei der der Strom, der von der Stromquelle an den Eingang des Empfängers zugeführt wird, sich mit jeweiligen Verringerungen und Erhöhungen des Pegels des Taktsignalverlaufs, der an den Eingang des Empfängers zugeführt wird, erhöht und verringert.
Taktschaltungsanordnung gemäß Anspruch 6, bei der der Empfänger (52) eine Nebenschlußimpedanz (27, 28) aufweist, die zwischen den Eingang des Empfängers und eine Leitung (91) eines Paars von Leistungsversorgungsleitungen (90, 91) des IC-Chips geschaltet ist, wobei die Nebenschlußimpedanz (27, 28) und die Stromquelle (25, 26) angeordnet sind, um die Amplitude des Taktsignalverlaufs, der an den Eingang des Empfängers zugeführt wird, im wesentlichen zu begrenzen und die resistive Eingangsimpedanz des Empfängers zu beeinflussen.
Taktschaltungsanordnung gemäß Anspruch 7, die ferner eine Verstärkungsstufe (55) aufweist, die mit einem Ausgang des Empfängers (52) gekoppelt ist, zum Gewinnen ei nes verstärkten Taktsignalverlaufs an einem Ausgang der Verstärkungsstufe, wobei die Verstärkungsstufe aufgebaut und angeordnet ist, um Taktsignalverlaufschwankungen mit relativ geringer Amplitude an dem Ausgang des Empfängers auf im wesentlichen eine hohe und niedrige Leistungsversorgungsspannung des IC-Chips an dem Ausgang der Verstärkungsstufe zu verstärken, wobei der verstärkte Taktsignalverlauf Taktsignalverlaufübergänge aufweist, die im wesentlichen mit den Taktsignalverlaufübergängen des Taktsignalverlaufs der Taktsignalverlaufquelle (48) zusammenfallen.
Taktschaltungsanordnung gemäß Anspruch 7, bei der die Nebenschlußimpedanz (27, 28) und die Stromquelle (25, 26) angeordnet sind, um zu bewirken, daß ein Pegel eines Taktsignalverlaufs an dem Eingang des Empfängers mit einem Wert variiert, der wesentlich niedriger als die volle Spannung zwischen dem Paar von Leistungsversorgungsleitungen ist.
Taktschaltungsanordnung gemäß Anspruch 9, bei der sich der Strom, der von der Stromquelle zugeführt wird, ansprechend auf jeweilige Verringerungen und Erhöhungen des Pegels des Taktsignalverlaufs an dem Eingang des Empfängers erhöht und verringert.
Taktschaltungsanordnung gemäß Anspruch 10, die ferner eine Konstantspannungsquelle (172) aufweist, die mit einem Steuereingang der Stromquelle gekoppelt ist, wobei die Stromquelle, die konstante Spannung und der Taktsignalverlauf an dem Eingang des Empfängers miteinander gekoppelt sind, so daß sich der Strom, der von der Stromquelle zugeführt wird, ansprechend auf jeweilige Amplituden-Verringerungen und -Erhöhungen des Taktsignalverlaufs an dem Eingang des Empfängers relativ zu der konstanten Spannung erhöht und verringert.
Taktschaltungsanordnung gemäß Anspruch 10, die ferner eine Verstärkungsstufe (55) aufweist, die mit einem Ausgang des Empfängers (52) gekoppelt ist, zum Gewinnen eines verstärkten Taktsignalverlaufs an einem Ausgang der Verstärkungsstufe, wobei der verstärkte Taktsignalverlauf Taktsignalverlaufübergänge aufweist, die im wesentlichen mit den Taktsignalverlaufübergängen des Taktsignalverlaufs der Taktsignalverlaufquelle (48) zusammenfallen, wobei der verstärkte Taktsignalverlauf einen Pegel aufweist, der mit einem Wert variiert, der im wesentlichen mit der vollen Spannung zwischen dem Paar von Leistungsversorgungsleitungen (90, 91) übereinstimmt.
Taktschaltungsanordnung gemäß einem der vorhergehenden Ansprüche, bei der der Treiber (50) angeordnet ist, um einen ersten und zweiten komplementären Taktsignalverlauf an einem jeweiligen ersten und zweiten Ausgang desselben zu erhalten, wobei der Empfänger (52) einen ersten und zweiten Eingang aufweist, und wobei die Taktleitung (18, 20) eine erste und zweite Taktleitung aufweist, die jeweils zwischen den ersten und zweiten Ausgang des Treibers (50) und den ersten und zweiten Eingang des Empfängers (52) geschaltet sind, wobei die erste und zweite Taktleitung auf dem IC-Chip (46) derart angeordnet sind, daß Rauschen, das entweder in die erste oder zweite Taktleitung eingekoppelt wird, tendenziell in die andere der ersten und zweiten Taktleitung eingekoppelt wird, wobei der Empfänger aufgebaut und angeordnet ist, um Rauschen gleicher Amplitude und Polarität, das in den ersten und zweiten Eingang desselben durch die ersten und zweiten Taktleitung eingekoppelt wird, im wesentlichen zu unterdrücken.
Taktschaltungsanordnung gemäß Anspruch 13, bei der der Empfänger (52) eine Rauschunterdrückungsstufe zum Unterdrücken des Rauschens gleicher Amplitude und Polarität an dem ersten und zweiten Eingang des Empfängers (52) aufweist, wobei die Rauschunterdrückungsstufe das Rau schen während eines abwechselnden ersten und zweiten Abschnitts jedes Zyklusses des Taktsignalverlaufs der Taktsignalverlaufquelle (48) unterdrückt, wobei der erste und zweite Ausgang einen jeweiligen ersten und zweiten komplementären Taktsignalverlauf mit Taktsignalverlaufübergängen gewinnt, die im wesentlichen mit den Taktsignalverlaufübergängen des Taktsignalverlaufs der Taktsignalverlaufquelle zusammenfallen.
Taktschaltungsanordnung auf einem integrierten Schaltungschip (IC-Chip, 46), wobei die Taktschaltungsanordnung angepaßt ist, um auf einen Taktsignalverlauf einer Taktsignalverlaufquelle (48) anzusprechen, wobei die Taktschaltungsanordnung zwischen eine erste und zweite Gleichleistungsversorgungsleitung (90, 91) des IC-Chips (46) geschaltet ist, wobei die Taktschaltungsanordnung folgende Merkmale aufweist: einen Treiber (50) mit einem Ausgang (80) zum Gewinnen eines Taktsignalverlaufs ansprechend auf den Taktsignalverlauf der Taktsignalverlaufquelle (48), wobei der Treiber einen ersten Transistor (21) mit einem ersten Stromweg und einer Impedanz aufweist, der zwischen den Ausgang (80) und die erste Leistungsversorgungsleitung (91) geschaltet ist, wobei der erste Transistor eine erste Steuerelektrode, die auf den Taktsignalverlauf der Taktsignalverlaufquelle anspricht, zum Steuern der Impedanz des ersten Stromwegs aufweist; eine Taktleitung (18) mit einem ersten Ende, das mit dem Ausgang verbunden ist; und einen Empfänger (52) mit einem Eingang (62), der mit einem zweiten Ende der Taktleitung verbunden ist, wobei der Empfänger folgende Merkmale aufweist: eine erste Vorrichtung (27), die als eine Diode konfiguriert ist, und die zwischen den Eingang (62) und die er ste Leistungsversorgungsleitung (91) geschaltet ist, wobei die Vorrichtung ansprechend auf eine Taktsignalverlaufspannung an dem Eingang, die einen relativ hohen und einen relativ niedrigen Pegel aufweist, jeweils leitend bzw. nicht-leitend ist; eine zweite Vorrichtung (23), die als eine Diode konfiguriert ist, und die zwischen einen Ausgang (66) des Empfängers und die zweite Leistungsversorgungsleitung (90) geschaltet ist, wobei die zweite Vorrichtung ansprechend auf eine Spannung an dem Ausgang, die einen relativ niedrigen und einen relativ hohen Pegel aufweist, jeweils leitend bzw. nicht-leitend ist; einen zweiten Transistor (47) mit einem zweiten Stromweg und einer Impedanz, der mit der zweiten Vorrichtung (23) parallel geschaltet ist, wobei der zweite Transistor eine zweite Steuerelektrode zum Treiben der Impedanz des zweiten Stromwegs auf einen relativ hohen und auf einen relativ niedrigen Pegel aufweist, wenn die zweite Vorrichtung jeweils leitend bzw. nicht-leitend ist; und eine dritte Vorrichtung (25), die als Stromquelle konfiguriert ist, und die zwischen den Eingang (62) und den Ausgang (66) des Empfängers geschaltet ist, wobei die dritte Vorrichtung einen Steuereingang zum Steuern des Stroms, der von der Stromquelle an den Eingang zugeführt wird, aufweist.
Taktschaltungsanordnung gemäß Anspruch 15, bei der die erste Vorrichtung, die als eine Diode konfiguriert ist, eine resistive Impedanz aufweist, die im wesentlichen mit einer resistiven Ausgangsimpedanz des Treibers übereinstimmt.
Taktschaltungsanordnung gemäß Anspruch 15 oder 16, bei der die zweite Vorrichtung als eine Diode konfiguriert ist, und die Stromquelle angeordnet ist, um die Amplitu de eines Taktsignalverlaufs an dem Eingang des Empfängers im wesentlichen zu begrenzen und die resistive Eingangsimpedanz des Empfängers zu beeinflussen.
Taktschaltungsanordnung gemäß einem der Ansprüche 15 bis 17, die ferner eine Konstantspannungsquelle (172) aufweist, die mit der Steuerelektrode der Stromquelle (25) gekoppelt ist, wobei die Stromquelle, die konstante Spannung und die Taktsignalverlaufspannung an dem Eingang des Empfängers miteinander gekoppelt sind, so daß sich der Strom, der von der Stromquelle zugeführt wird, ansprechend auf jeweilige Amplituden-Verringerungen und -Erhöhungen der Taktsignalverlaufspannung an dem Eingang des Empfängers relativ zu der konstanten Spannung erhöht und verringert.
Taktschaltungsanordnung gemäß einem der Ansprüche 15 bis 18, bei der der Empfänger (52) einen komplementären Eingang aufweist, der mit der zweiten Steuerelektrode verbunden ist, zum Gewinnen einer Spannung, die zu einer Spannung an dem Eingang des Empfängers, der mit der Taktleitung verbunden ist, komplementär ist, wobei die Impedanz des zweiten Stromwegs während eines abwechselnden ersten und zweiten Abschnitts jedes Zyklusses des Taktsignalverlaufs der Taktsignalverlaufquelle auf eine relativ hohe bzw. eine relativ niedrige Impedanz getrieben wird.
Taktschaltungsanordnung gemäß Anspruch 19, bei der: die erste Vorrichtung, die als eine Diode konfiguriert ist, einen Transistor aufweist, dessen Stromweg zwischen den Eingang und die erste Gleichleistungsversorgungsleitung geschaltet ist, die zweite Vorrichtung, die als eine Diode konfiguriert ist, einen Transistor aufweist, dessen Stromweg zwischen den Ausgang des Empfängers und die zweite Gleichleistungsversorgungsleitung geschaltet ist, und die dritte Vorrichtung, die als Konstantstromquelle konfiguriert ist, einen Transistor aufweist, dessen Stromweg zwischen den Eingang und Ausgang des Empfängers geschaltet ist.
Taktschaltungsanordnung gemäß Anspruch 20, bei der sowohl der erste Transistor des Treibers, der Transistor der ersten Vorrichtung, die als eine Diode konfiguriert ist, und der Transistor der dritten Vorrichtung, die als eine Stromquelle konfiguriert ist, ein Feldeffekttransistor (FET) ist, dessen Kanal einen ersten Leitfähigkeitstyp aufweist, und bei der sowohl der zweite Transistor als auch der Transistor der zweiten Vorrichtung ein FET ist, dessen Kanal einen zweiten Leitfähigkeitstyp aufweist.
Taktschaltungsanordnung gemäß einem der Ansprüche 15 bis 21, die ferner eine Verstärkungsstufe (55) aufweist, die mit dem Ausgang des Empfängers (52) gekoppelt ist, zum Gewinnen eines verstärkten Taktsignalverlaufs, wobei der verstärkte Taktsignalverlauf Taktsignalverlaufübergänge aufweist, die im wesentlichen mit dem Taktsignalverlaufübergängen des Taktsignalverlaufs der Taktsignalverlaufquelle zusammenfallen, und wobei der verstärkte Taktsignalverlauf einen Pegel aufweist, der mit einem Wert variiert, der im wesentlichen mit der vollen Spannung zwischen der ersten und zweiten Gleichleistungsversorgungsleitung (90, 91) übereinstimmt.
Taktschaltungsanordnung gemäß einem der Ansprüche 15 bis 22, bei der: der Treiber einen ersten Taktsignalverlauf und einen zweiten komplementären Taktsignalverlauf an einem jeweiligen ersten bzw. zweiten Ausgang desselben gewinnt, der Empfänger (52) einen ersten und zweiten Eingang aufweist, und die Taktleitung (18, 20) eine erste und zweite Taktleitung aufweist, die jeweils zwischen den ersten und zweiten Ausgang des Treibers (50) und den ersten und zweiten Eingang des Empfängers (52) geschaltet sind, wobei die erste und zweite Taktleitung auf dem IC-Chip (46) angeordnet sind, so daß Rauschen, das entweder in die erste oder die zweite Taktleitung eingekoppelt wird, tendenziell in die andere der ersten und zweiten Taktleitung eingekoppelt wird, wobei der Empfänger (52) aufgebaut und angeordnet ist, um Rauschen gleicher Amplitude und Polarität, das von der ersten und zweiten Taktleitung in den ersten und zweiten Eingang desselben eingekoppelt wird, im wesentlichen zu unterdrücken.
Taktschaltungsanordnung gemäß einem der Ansprüche 15 bis 23, bei der eine resistive Impedanz der Taktleitung und eine Eingangsimpedanz des Empfängers bewirken, daß die Taktleitung, die den Ausgangstaktsignalverlauf zu dem Eingang des Empfängers führen, für den Ausgang des Treibers eine resistive Impedanz mit einer Widerstand/Kapazität-Zeitkonstante darstellen, die ein relativ kleiner Bruchteil eines Zyklusses des Taktsignalverlaufs der Taktsignalverlaufquelle (50) ist.