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Die vorliegende Erfindung betrifft einen Halbleiterspeicherbaustein und insbesondere einen Halbleiterspeicherbaustein mit einer Leserverstärkerreihe mit mehreren darin matrixförmig angeordneten Leseverstärkern und mit Leseverstärkertreibern zum Steuern jedes der Leserverstärker.
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US-A-5 751 170 beschreibt einen Stromkreis für Niedrigspannungs-Leseverstärker. Im speziellen wird ein Stromkreis mit Leseverstärkern zum verhindern von Leckströmen bei niedrigen Spannungen unterhalb von 1.0 V vorgestellt.
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EP-A2-0 450 159 beschreibt eine DRAM-Zellenfeldarchitektur mit übergeordneten Bitschalterleitungen und übergeordneten Bitleitungen. In jedem einzelnen Speicherblock der DRAM-Zellenfeldarchitektur werden durch Bitschalter jeweils aus einer Mehrzahl von Bitleitungspaaren ein Bitleitungspaar ausgewählt und aus den in jedem Speicherblock jeweils ausgewählten Bitleitungspaaren werden wiederum nur die Bitleitungspaare des ausgewählten Speicherblocks auf die übergeordneten Bitleitungen durchgeschaltet. Es können Bewerter auf Grund der übergeordneten Bitleitungen eingespart werden, wobei beim Einzelzugriff der Vorteil einer kurzen Zugriffszeit bei mäßiger Leistungsaufnahme erhalten bleibt.
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Ein bekannter Typ herkömmlicher Halbleiterspeicherbausteine ist in der
JP-B-6-162779 beschrieben.
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Der darin beschriebene Halbleiterspeicherbaustein weist eine in 5 dargestellte Konfiguration auf, gemäß der Speicherzellenbereiche 120 und 130 so angeordnet sind, daß eine Leseverstärkerreihe 110 zwischen ihnen sandwichförmig angeordnet ist, und auf entgegengesetzten lateralen Seiten dieser Speicherzellenbereiche 120 und 130 sind Sub-Word-Treiber 140 und 150 so ausgebildet, daß sie über die Leseverstärkerreihe 110 verlaufen.
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Kreuzungsbereiche 160 und 170, in denen die Leseverstärkerreihe 110 und die Sub-Word-Treiber 140 bzw. 150 jeweils übereinander angeordnet sind bzw. sich überlagern, sind als ein spannungsversorgungsseitiger Leseverstärkertreiber (SAP-Treiber) 160a bzw. als masseseitiger Lesevierstärkertreiber (SAN-Treiber) 170a ausgebildet.
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Außerdem weist der Leseverstärkertreiber, wie in 6 dargestellt, einen Transistor 160a auf (der nachstehend als Leseverstärkertreibertransistor bezeichnet wird). Dieser Leseverstärkertreibertransistor 160a steuert die Verbindung zwischen einer Spannungsversorgungsleitung 160a2 und einer spannungsversorgungsseitigen Leseverstärkersteuerleitung (SAP-Steuerleitung) 160a1, während ein masseseitiger Leseverstärkertreibertransistor 170a die Verbindung zwischen einer Masseleitung 170a2 und einer masseseitigen Leseverstärkersteuerleitung (SAN-Steuerleitung) 170a1 steuert.
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Daher wird, wenn diese beiden Leseverstärkertereibertransistoren eingeschaltet sind, jedem der Transistoren, die die mehreren Leseverstärker bilden, die zwischen der SAP-Steuerleitung 160a1 und der SAN-Steuerleitung 170a1 angeordnet sind, eine Versorgungsspannung zugeführt, durch die die Leseverstärker aktivierbar sind.
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Der vorstehend erwähnte herkömmliche Halbleiterspeicherbaustein weist die folgenden Nachteile auf.
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Weil die Leseverstärkertreibertransistoren 160a und 170a jeweils in Kreuzungsbereichen 160 und 170 angeordnet sind, die durch eine auf einem mehrschichtigen Wortleitungsmechanismus basierende Matrixteilung vorgegeben sind, sind die Positionen, an denen die Leseverstärkertreibertransistoren 160a und 170a angeordnet sind, die Größe dieser Transistoren und die Positionen, an denen die Spannungsversorgungsleitung 160a2 und die Masseleitung 170a2 angeordnet sind, begrenzt, so daß, wenn die Widerstandswerte dieser Leseverstärkersteuerleitungen 160a1 und 170a1 sowie der Spannungsversorgungsleitung 160a2 und der Masseleitung 170a2 groß werden, die Lesegeschwindigkeit abnimmt.
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Wenn die Widerstandswerte der Leseverstärkersteuerleitungen 160a1 und 170a1 dadurch reduziert werden, daß ihre Verdrahtungsleitungen verbreitert werden oder die Speicherzellen in eine größere Anzahl von Matrizes unterteilt werden, so daß die Anzahl der durch jeden der Leseverstärkertreibertransistoren anzusteuernden Leseverstärker reduziert werden kann, nimmt die Chipfläche zu.
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Außerdem nimmt, wenn die Spannungsversorgungsleitung 160a2 und die Masseleitung 170a2 in den Bereichen der Leseverstärkertreibertransistoren 160a und 170a durch die vorstehend erwähnten Sub-Word-Treiber mit Spannung versorgt werden, wenn die Verdrahtungsleitungen der Spannungsversorgungsleitung 160a2 und der Masseleitung 170a2 verbreitert werden, die Breite des Sub-Word-Treiberbereichs zu, wodurch die Chipgröße zunimmt.
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Außerdem sind die Leseverstärkertreibertransistoren 160a und 170a getrennt von der Leseverstärkerreihe 110, jedoch zu jedem der Leseverstärker hin konzentriert angeordnet, so daß ein Lade-/Entladestrom während Leseoperationen sich auf jede der Leseverstärkersteuerleitungen 160a1 und 170a1 konzentriert und aufgrund des Verdrahtungswiderstands ein Spannungsabfall auftreten kann.
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Daher nimmt, wenn das Source- oder Quellenpotential eines Leseverstärkers sich ändert, d. h. wenn das Potential der p-Kanal-Quelle abnimmt, das Potential der n-Kanal-Quelle zu, wodurch die Steuerungsleistung des Leseverstärkers und damit die Lesegeschwindigkeit abnimmt.
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Außerdem konzentriert sich, weil die Spannungsversorgungsleitung 160a2 und die Masseleitung 170a2 für die Leseverstärkertreibertransistoren 160a und 170a ebenfalls nur von Positionen mit Spannung versorgt werden können, an denen die Leseverstärkertreibertransitoren 160a und 170a angeordnet sind, ein Lade-/Entladestrom sich während Leseoperationen auf diese Spannungsversorgungsleitung 160a2 und die Masseleitung 170a2 für die Leseverstärkertreibertransistoren 160a und 170a, so daß aufgrund des Verdrahtungswiderstands ein Spannungsabfall auftreten kann, wodurch die Lesegeschwindigkeit abnimmt.
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Es ist Aufgabe der vorliegenden Erfindung, einen Halbleiterspeicherbaustein bereitzustellen, dessen Lesegeschwindigkeit erhöht werden kann, ohne daß die Chipgröße zunimmt.
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Diese Aufgabe wird durch die Merkmale der Patentansprüche gelöst.
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Die vorstehend erwähnte Aufgabe und andere Aufgaben, Merkmale und Vorteile der vorliegenden Erfindung werden unter Bezug auf die folgende ausführliche Beschreibung der Erfindung in Verbindung mit den beigefügten Zeichnungen verdeutlicht; es zeigen:
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1 ein Diagramm zum Darstellen der groben Konfiguration einer Ausführungsform eines erfindungsgemäßen Halbleiterspeicherbausteins;
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2 eine Draufsicht zum Darstellen einer Konfiguration einer Leseverstärkerreihe;
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3 eine Draufsicht zum Darstellen eines Zustands, in dem die Leseverstärkerreihe in mehrere Gates geteilt ist;
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4 eine Draufsicht zum Darstellen eines Zustands, in dem ein Verhältnis zwischen der Spannungsversorgungsseite und der Masseseite für den Leseverstärkertreiber geändert ist;
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5 ein Diagramm zum Darstellen einer groben Konfiguration eines herkömmlichen Halbleiterspeicherbausteins; und
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6 eine Draufsicht zum Darstellen einer Konfiguration einer herkömmlichen Leseverstärkerreihe.
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Nachstehend werden einige Ausführungsformen der vorliegenden Erfindung unter Bezug auf die beigefügten Zeichnungen beschrieben.
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In einem erfindungsgemäßen Halbleiterspeicherbaustein sind, wie in 1 dargestellt, ein Paar Speicherzellenbereiche 20 und 30 vorgesehen, zwischen denen eine Leseverstärkerreihe 10 sandwichförmig angeordnet ist, und auf entgegengesetzten Seiten dieser Speicherzellenbereiche sind jeweilige Sub-Word-Treiber angeordnet.
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Die Leseverstärkerreihe 10 weist einen spannungsversorgungsseitigen Leseverstärkertreiber (SAP-Treiber) in der Nähe des Speicherzellenbereichs 20, einen masseseitigen Leseverstärkertreiber (SAN-Treiber) in der Nähe des Speicherzellenbereichs 30 und mehrere zwischen dem spannungsversorgungsseitigen Leseverstärkertreiber und dem masseseitigen Leseverstärkertreiber angeordnete Leseverstärker 10c auf.
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Diese in 1 dargestellten Leseverstärkertreiber weisen jeweils einen spannungsversorgungsseitigen Leseverstärkertreibertransistor 10a und einen masseseitigen Lesesverstärkertreibertransistor 10b auf. Die beiden Treibertransistoren 10a und 10b sind, wie in 2 dargestellt, in ihren jeweiligen Bereichen etwa parallel zu den gegenüberliegenden Flächen der Speicherzellenbereiche 20 und 30 ausgebildet.
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Der spannungsversorgungsseitige Leseverstärkertreibertransistor 10a und der masseseitige Leseverstärkertreibertransistor 10b sind mit einem Spannungsversorgungsanschluß bzw. mit einem Masseanschluß jedes der Leseverstärker 10c verbunden, um eine Spannung zum Ansteuern der Leseverstärker zuzuführen.
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Die Speicherzellenbereiche 20 und 30 sind mit einem vorgegebenen Abstand dazwischen angeordnet, während die zwischen diesen Speicherzellenbereichen 20 und 30 angeordnete Leseverstärkerreihe 10 so ausgebildet ist, daß sie eine im wesentlichen gleichmäßige Breite aufweist.
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Daher wird die Breite der Leseverstärkerreihe 10 die Gate-Breite des spannungsseitigen Leseverstärkertreibertransistors 10a und des masseseitigen Leseverstärkertreibertransistors 10b. Außerdem sind der Source-Bereich und der Drain-Bereich der Transistoren 10a und 10b entlang entsprechenden Seiten der Speicherzellenbereiche 20 und 30 parallel zu in den Speicherzellenbereichen ausgebildeten Wortleitungen (nicht dargestellt) ausgebildet.
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Die Ausgänge (Drain-Elektroden) des spannungsversorgungsseitigen Leseverstärkertreibertransistors 10a und des masseseitigen Leseverstärkertreibertransistors 10b und die Source-Elektroden der Leseverstärker 10c der Leseverstärkerreihe 10 sind nahe beieinander angeordnet und direkt miteinander verbunden.
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Durch diese Konfiguration können die spannungsversorgungsseitige Leseverstärkersteuerleitung und die masseseitige Leseverstärkersteuerleitung, die herkömmlich zwischen dem spannungsversorgungsseitigen Leseverstärkertreibertransistor 10a und dem masseseitigen Leseverstärkertreibertransistor 10b angeordnet waren, eliminiert werden, wodurch ein Steuerspannungsabfall vermieden wird, der durch einen an der spannungsversorgungsseitigen Leseverstärkersteuerleitung und an der masseseitigen Leseverstärkersteuerleitung erzeugten elektrischen Widerstand verursacht wird.
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Außerdem können an den Positionen, wo die herkömmlich vorgesehene spannungsversorgungsseitige Leseverstärkersteuerleitung und die masseseitige Leseverstärkersteuerleitung angeordnet waren, der spannungsversorgungsseitige Leseverstärkertreibertransistor 10a bzw. der masseseitige Leseverstärkertreibertransistor 10b angeordnet werden, so daß die Chipgröße reduziert werden kann.
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Außerdem sind mehrere Spannungsversorgungsleitungen 40 und mehrere Masseleitungen 50 für den spannungsversorgungsseitigen Leseverstärkertreibertransistor 10a und den masseseitigen Leseverstärkertreibertransistor 10b innerhalb der Breite der Speicherzellenbereiche 20 und 30 parallel zueinander angeordnet und jeweils mit dem spannungsversorgungsseitigen Leseverstärkertreibertransistor 10a bzw. mit dem masseseitigen Leseverstärkertreibertransistor 10b verbunden, wodurch der Widerstand der Spannungsversorgungsleitung 40 und der Masseleitung 50 für den spannungsversorgungsseitigen Leseverstärkertreibertransistor 10a und den masseseitigen Leseverstärkertreibertransistor 10b vermindert wird.
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Weil die Spannungsversorgungsleitung 40 und die Masseleitung 50 innerhalb der durch die Speicherzellenbereiche 20 und 30 belegten Breite angeordnet sind, beeinflussen sie die Chipgröße nicht, so daß eine ausreichende effektive Leitungsbreite der Spannungsversorgungsleitung 40 und der Masseleitung 50 bereitgestellt und ein durch ihren Widerstand verursachter Spannungsabfall vermieden werden kann.
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Weil die Spannungsversorgungsleitung 40 und die Masseleitung 50 sich durch einen Totraum zwischen YSWs (Bitleitung-Freigabesignalleitungen) erstrecken, tragen sie nicht zu einer Vergrößerung der Chipfläche bei, so daß, indem die Leseverstärkertreiber 10a und 10b in der Leseverstärkerreihe 10 so dünn wie möglich ausgebildet werden, eine Zunahme der Chipfläche vermeidbar ist, in der die Leseverstärkertreiber 10a und 10b angeordnet sind, weil die Leseverstärkerreihe 10 im Vergleich zu den Speicherzellenbereichen 20 und 30 ausreichend klein ist.
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In dieser Ausführungsform weisen die Leseverstärkertreibertransistoren 10a und 10b jeweils ein Gate auf, diese Konfiguration stellt jedoch lediglich eines der möglichen Beispiele dar, und tatsächlich können, wie in 3 dargestellt, diese Transistoren jeweils in mehrere Gates in der Leseverstärkerreihe 10 geteilt werden, wobei in diesem Fall nahezu die gleichen Wirkungen erzielt werden können.
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Außerdem müssen die Anzahl der Spannungsversorgungsleitungen 40 und die Anzahl der Masseleitungen 50 für die Leseverstärkertreibertransistoren 10a und 10b, die sich zwischen den YSWs erstrecken, nicht notwendigerweise einander gleich sein, sondern ihr Zahlenverhältnis kann, wie in 4 dargestellt, geändert werden, um die Leistungen der Leseverstärker 10, der Spannungsversorgung und der Masse zu optimieren.
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Nachstehend werden Arbeits- oder Funktionsweisen der vorliegenden Ausführungsform eines Halbleiterspeicherbausteins beschrieben.
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Weil in dieser Ausführungsform keine Leseverstärkersteuerleitungen vorgesehen sind, können der spannungsversorgungsseitige Leseverstärkertreibertransistor 10a und der masseseitige Leseverstärkertreibertransistor 10b mit einem geringen Widerstand mit den Leseverstärkern 10c verbunden werden, wodurch der Widerstand eines diesen Leseverstärkern gemeinsamen Knotens reduziert wird.
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Diese Konfiguration entspricht einer Konfiguration, in der die spannungsversorgungsseitige Leseverstärkersteuerleitung und die masseseitige Leseverstärkersteuerleitung eliminiert sind und die Leseverstärker 10c der Leseverstärkerreihe 10 bezüglich den Leseverstärkertreibertransistoren 10a und 10b verteilt angeordnet sind, so daß der Lade-/Entladestrom während eines Lesevorgangs ausreichend verteilt wird.
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Außerdem sind die Breite der Spannungsversorgungsleitung 40 und der Masseleitung 50 für den spannungsversorgungsseitigen Leseverstärkertreibertransistor 10a und den masseseitigen Leseverstärkertreibertransistor 10b vergrößert, wodurch der Widerstand der Spannungsversorgungsleitung 40 und der Masseleitung 50 des spannungsversorgungsseitigen Leseverstärkertreibertransistors 10a und des masseseitigen Leseverstärkertreibertransistors 10b reduziert wird.
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Weil für jeden spannungsversorgungsseitigen Leseverstärkertreibertransistor 10a und jeden masseseitigen Leseverstärkertreibertransistor 10b jeweils mehr als eine Spannungsversorgungsleitung 40 und mehr als eine Masseleitung 50 vorgesehen sind, kann die Konzentration des Lade-/Entladestroms während des Lesevorgangs vermieden werden.
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Daher kann den Leseverstärkern 10c eine Leseverstärkersteuerspannung mit einer geringen Schwankung zugeführt werden, wodurch ein Abfall der Leseverstärkersteuerspannung vermieden und die Lesegeschwindigkeit erhöht wird.
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Daher sind der spannungsversorgungsseitige Leseverstärkertreibertransistor 10a und der masseseitige Leseverstärkertreibertransistor 10b, die in der Leseverstärkerreihe 10 angeordnet sind, jeweils mit dem Leseverstärker 10c verbunden, und ihnen wird eine Leseverstärkersteuerspannung so zugeführt, daß die Chipgröße nicht zunimmt, wodurch die Lesegeschwindigkeit zunimmt.
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Wie vorstehend beschrieben, kann durch die Erfindung ein Halbleiterspeicherbaustein bereitgestellt werden, dessen Lesegeschwindigkeit erhöht werden kann, ohne daß die Chipgröße zunimmt.
