DE10061693A1 - Verfahren zum Betreiben einer Speichereinrichtung - Google Patents

Abstract

Es wird bei einem Betriebsverfahren für eine Speichereinrichtung (1) vorgeschlagen, im Betrieb eine Plateleitungseinrichtung (PL), jeweils einer Gruppe (20) von Speicherzellen (10) zusammenfassend zuzuordnen und das Potenzial (PLP) der jeweiligen zusammenfassenden Plateleitungseinrichtung (PL) für alle zugeordneten Speicherzellen (10) gemeinsam hochzusetzen, um eine besonders hohe zeitliche Änderungsrate des Plateleitungspotenzials (PLP) zu erreichen.

Description

Die Erfindung betrifft ein Verfahren zum Betreiben einer Speichereinrichtung gemäß dem Oberbegriff des Patentanspruchs 1.

In Speichereinrichtungen, insbesondere in Halbleiterspeichern oder dergleichen, sind eine Vielzahl von Speicherzellen ge­ wöhnlich in Matrixform organisiert und/oder angeordnet. Die einzelnen Speicherzellen werden durch das gleichzeitige An­ sprechen über eine zugeordnete Zeilen- oder Wortleitung und eine zugeordnete Spalten- oder Bitleitung aktiviert, um aus­ gelesen und/oder beschrieben zu werden. Dabei muss, insbeson­ dere bei ferroelektrischen Halbleiterspeichern, sogenannten FeRAMs, oder dergleichen, zum Auslesen und zum Beschreiben einer Speicherzelle ein Potenzial zwischen der zugeordneten Bitleitung und einer zusätzlich vorgesehenen Plateleitungs­ einrichtung oder Plateleitung angelegt werden. Dabei wird oft das jeweilige Signal auf der Bitleitung und/oder der Plate­ leitung gepulst angelegt, um möglichst hohe Potenzialdiffe­ renzen zu erzielen.

Die Plateleitungseinrichtung oder Plateleitung wird organisa­ torisch und/oder geometrisch entweder parallel zur Bitleitung oder aber parallel zur Wortleitung im Zellenfeld geführt. Bei einer Anordnung parallel zu einer Wortleitung zum Beispiel werden mit einer Plateleitung entsprechend alle Speicherzel­ len entlang der zugeordneten Wortleitung angesteuert. Dabei ist dann zu einer bestimmten Wortleitung immer die entspre­ chende Plateleitung mit zu aktivieren.

Problematisch bei bestehenden Konzepten für den Pulsbetrieb von Speicherzellen ist, dass zur Vereinfachung des Herstel­ lungsverfahrens auf ein weiteres Metall zur Verdrahtung und zur Ausbildung der Plateleitungen verzichtet wird und diese aus demselben Material gefertigt werden, wie zum Beispiel be­ stimmte Kondensatorelektroden, zum Beispiel der Topelektrode des Kondensators eines ferroelektrischen Speicherkondensa­ tors. Obwohl dieses Material häufig aus Platin besteht, be­ sitzen die entsprechenden Leitungen aufgrund ihrer Geometrie einen relativ hohen spezifischen Widerstand. Dies führt gera­ de im Rahmen des Pulsbetriebs zu relativ hohen Anstiegs- oder RC-Zeiten für das Potenzial auf der Plateleitungseinrichtung. Diese großen Zeitkonstanten verlangsamen im Pulsbetrieb den Speicherzugriff, weil diese Zeitkonstanten gerade den maximal möglichen Potenzialanstieg auf der Plateleitung definieren und somit eine Verzögerung bis zur vollständigen Aktivierung einer Zelle darstellen können.

Der Erfindung liegt die Aufgabe zugrunde, ein Betriebsverfah­ ren für eine Speichereinrichtung zu schaffen, bei welchem auf besonders einfache Art und Weise und ohne technologische Ver­ änderungen ein besonders schneller Zugriff auf die Speicher­ zellen einer Speichereinrichtung möglich ist.

Die Aufgabe wird bei einem gattungsgemäßen Verfahren zum Be­ treiben einer Speichereinrichtung erfindungsgemäß durch die kennzeichnenden Merkmale des Patentanspruchs 1 gelöst. Vor­ teilhafte Weiterbildungen des erfindungsgemäßen Verfahrens sind Gegenstand der abhängigen Unteransprüche.

Beim gattungsgemäßen Verfahren zum Betreiben einer Spei­ chereinrichtung, insbesondere eines Halbleiterspeichers oder dergleichen, mit einer Mehrzahl von Speicherzellen, insbeson­ dere von FeRAM-Zellen oder dergleichen, wird jeder Speicher­ zelle jeweils mindestens eine Wort-, Bit- und Plateleitungs­ einrichtung zugeordnet, um die jeweilige Speicherzelle im Be­ trieb anzusprechen. Ferner wird beim Ansprechen einer jewei­ ligen Speicherzelle jeweils ein elektrisches Potenzial der jeweils zugeordneten Plateleitungseinrichtung gegenüber der jeweils zugeordneten Bitleitungseinrichtung und/oder der Wortleitungseinrichtung temporär, insbesondere pulsartig ge­ ändert, insbesondere erhöht. Dies stellt die allgemeine Vor­ gehensweise des Ansprechens einer Speicherzelle einer Spei­ chereinrichtung im Pulsbetrieb dar.

Das erfindungsgemäße Verfahren zum Betreiben einer Spei­ chereinrichtung ist dadurch gekennzeichnet, dass im Betrieb eine jeweilige Plateleitungseinrichtung einer jeweiligen Gruppe von Speicherzellen zusammenfassend zugeordnet wird. Des Weiteren wird das Potenzial der jeweiligen zusammenfas­ senden Plateleitungseinrichtung für alle zugeordneten Spei­ cherzellen der Gruppe im Wesentlichen gemeinsam und/oder im wesentlichen simultan geändert, insbesondere hochgesetzt, so dass insgesamt eine vergleichsweise im wesentlichen hohe zeitliche Änderungsrate des elektrischen Potenzials auf der zusammenfassenden Plateleitungseinrichtung erreichbar ist, insbesondere durch Bereitstellen einer vergleichsweise klei­ nen Impedanz der Plateleitungseinrichtung.

Es ist somit eine Grundidee der vorliegenden Erfindung, beim Betreiben einer vorgegebenen Speichereinrichtung die bei den Speicherzellen organisatorisch und geometrisch jeweils ein­ zeln oder separat vorgesehenen Plateleitungen in bezug auf die Speicherzellen gruppenweise zusammenzufassen und zwar in organisatorischer und in betriebstechnischer Hinsicht, so dass die Potenziale auf den einzelnen Plateleitungen der zu­ sammengefassten Plateleitungseinrichtung für alle zugeordne­ ten Speicherzellen der Gruppe gemeinsam und/oder im wesentli­ chen simultan geändert werden. Dadurch ergibt sich, dass im Betrieb die Impedanz der Mehrzahl die gemeinsame Platelei­ tungseinrichtung bildenden Plateleitungen insgesamt kleiner ist als die Impedanz der einzelnen Plateleitungen. Obwohl sich dabei auch eine erhöhte Kapazität der zusammenfassenden Plateleitungseinrichtung gegenüber einer Einzelleitung er­ gibt, ist die Ohmsche Komponente der Impedanz dennoch vergleichsweise derart stark abgesenkt, dass die RC-Anstiegszeit für den gepulsten Betrieb deutlich gesenkt ist.

Bei einer bevorzugten Ausführungsform der Erfindung ist das Verfahren zum Betreiben einer Speichereinrichtung mit zuein­ ander parallelen Wortleitungen und Plateleitungen ausgebil­ det. Alternativ kann natürlich auch ein Betrieb mit zueinan­ der parallel organisierten und/oder geometrisch angeordneten Bitleitung und Plateleitungen ausgebildet sein.

Des Weiteren ist es bevorzugt, dass im Betrieb das zusammen­ fassende Zuordnen der Plateleitungseinrichtung zu einer Grup­ pe von Speicherzellen erfolgt, indem mit Speicherzellen die­ ser Gruppe von Speicherzellen physikalisch verbundene Plate­ leitungen zusammenfassend, insbesondere simultan, gesteuert werden, insbesondere in Bezug auf den zeitlichen Verlauf des ihnen zugeführten und/oder auf ihnen anliegenden elektrischen Potenzials.

Insgesamt wird dadurch erreicht, dass das Layout einer her­ kömmlichen Speichereinrichtung im wesentlichen beibehalten werden kann, wobei dann ausschließlich in organisatorisch­ verfahrenstechnischer Hinsicht eine Umorganisation der Ver­ waltung und des Ansprechens der einzelnen Plateleitungen im Rahmen der zusammenfassenden Plateleitungseinrichtungen der Gruppe erfolgt.

Bei einer weiter bevorzugten Ausführungsform des erfindungs­ gemäßen Verfahrens ist es vorgesehen, dass im Betrieb jeweils eine feste Anzahl N von Speicherzellen der Speichereinrich­ tung zu einer Gruppe zusammengefasst wird, welche insbesonde­ re in der Speichereinrichtung im wesentlichen organisatorisch und/oder räumlich, insbesondere im Hinblick auf Zeilen und/oder Spalten eines Zellenfeldes oder dergleichen, im We­ sentlichen benachbart zueinander angeordnet sind. Bei einem Zellenfeld in Matrixform können somit zum Beispiel Zeilen oder Spalten, die durch die einzelnen Wortleitungen bzw. Bit­ leitungen angesprochen und/oder adressiert werden, durch ein Zusammenfassen von Zeilen und/oder von Spalten in Gruppen or­ ganisiert werden, wobei dann jeweils die mit den Wortleitun­ gen bzw. Bitleitungen einer Gruppe in Zusammenhang stehenden Plateleitungen als eine gemeinsame Plateleitungseinrichtung für die jeweilige Gruppe aufgefasst werden.

Bei einer besonders vorteilhaften Ausführungsform dieses er­ findungsgemäßen Verfahrens ist es vorgesehen, dass sämtliche den N Speicherzellen einer jeweiligen Gruppe zugeordneten Plateleitungen zu einer gemeinsamen Plateleitungseinrichtung zusammengefasst werden.

Es ist weiterhin von Vorteil, dass im Betrieb ein Zellenfeld mit Speicherzellen, welche in Form einer Anzahl von n + 1 Zei­ len organisiert und/oder angeordnet sind, insbesondere über für jeweils eine Zeile gemeinsame Wortleitungen und/oder Pla­ teleitungen in, insbesondere gleichmächtige, Gruppen zu N Zeilen zusammengefasst werden, wobei die Plateleitungen jeder Gruppe jeweils zu einer Plateleitungseinrichtung zusammenge­ fasst werden.

Es ist des Weiteren vorgesehen, dass im Betrieb die Zeilen über entsprechende Zeilenadressen angesprochen und/oder ange­ steuert werden.

Insbesondere ist es vorgesehen, dass im Betrieb eine Gruppe von Speicherzellen über eine 1-aus-2^n-ld(N)-Codierung für die zusammengefasste Plateleitungseinrichtung ausgewählt wird, insbesondere mit den entsprechenden Zeilenadressen R_ld(N), . . ., R_n. Hier wird also auf der Grundlage der binären Dar­ stellung der Anzahl N von Speicherzellen in der jeweiligen Gruppe eine entsprechende Codierung der zusammenfassenden Plateleitungseinrichtungen über die entsprechenden Zeilenadressen R_ld(N), . . ., R_n durchgeführt, wobei ld den Logarithmus zur Basis 2 darstellt.

Entsprechend wird gemäß einer anderen Ausführungsform des er­ findungsgemäßen Verfahrens im Betrieb innerhalb einer Gruppe durch eine 1-aus-2^n-ld(N)-Codierung eine der Wortleitungen aus der Gruppe ausgewählt, insbesondere über die Zeilenadressen R₀, . . ., R_ld(N)-1.

Bei n + 1 Zeilen und Spalten mit Nummer 0, . . ., n, also Wort­ leitungen W0, . . ., Wn, Bitleitungen B0, . . ., Bn und Platelei­ tungen P0, . . ., Pn, und einer Gruppierung zu je N = 4 = 2_ Zeilen ergäbe sich eine Codierung, bei der die Zeilenadressen R₀ und R₁ (ld(4) = 2) die Wortleitung der jeweiligen Gruppe bestimmten und die weiteren Zeilenadressen R₂, . . ., R_n die Gruppenauswahl oder Auswahl der zusammenpassenden Platelei­ tungseinrichtung kodierten.

Im Pulsbetrieb wird beim Ansprechen der einzelnen Speicher­ zellen der Speichereinrichtung, insbesondere also beim Ausle­ sen und/oder beim Beschreiben, eine in der Speichereinrich­ tung vorgesehene ausgewählte Wortleitungseinrichtung, Plate­ leitungseinrichtung und/oder Bitleitungseinrichtung zum Akti­ vieren einer anzusprechenden Speicherzelle im wesentlichen unmittelbar vor dem Beginn des Ansprechens von einem relativ niedrigen Potenzialwert auf einen relativ hohen Potenzialwert hoch- und im wesentlichen unmittelbar nach Beenden des An­ sprechens von einem relativ hohen Potenzialwert auf einen re­ lativ niedrigen Potenzialwert heruntergesetzt.

Insbesondere ist es vorgesehen, dass die Wortleitungseinrich­ tung und/oder Plateleitungseinrichtung in einer im wesentli­ chen gepulsten Form von einem Nullpotenzial auf ein entspre­ chendes Aktivierungspotenzial hochgesetzt werden, wobei ins­ besondere ein Wortleitungspotenzial vor dem Plateleitungspotenzial hoch- und nach dem Plateleitungspotenzial wieder her­ untergesetzt wird.

Weitere Aspekte der vorliegenden Erfindung ergeben sich zu­ sammenfassend aus den nachfolgenden Darstellungen:
Insbesondere bei ferroelektrischen Halbleiterspeichern, soge­ nannten FeRAMs, oder dergleichen, muss zum Auslesen und zum Beschreiben einer Speicherzelle ein Potenzial zwischen einer Bitleitung und einer Plateleitung angelegt werden. Um mög­ lichst große Potenzialdifferenzen zu erzielen, werden dazu oft sowohl die Bitleitung als auch die Plateleitung gepulst. Die Plateleitung kann dabei parallel zur Bitleitung oder aber parallel zur Wortleitung verlaufen. Bei Anordnungen parallel zur Wortleitung werden mit einer Plateleitung alle Speicher­ zellen entlang dieser Wortleitung angesteuert. Zu einer be­ stimmten Wortleitung wird dann die entsprechende Plateleitung aktiviert. Soll nicht ein weiteres Metall zur Verdrahtung verwendet werden, besteht bei diesem Konzept die Plateleitung aus demselben Material wie zum Beispiel eine obere Kondensa­ torelektrode oder Topelektrode des ferroelektrischen Spei­ cherkondensators. Sie besteht typischerweise nämlich aus Pla­ tin. Dieses Elektrodenmaterial hat aber konventionellerweise im allgemeinen einen relativ hohen spezifischen elektrischen Widerstand, so dass sich eine relativ hohe RC-Zeitkonstante der Plateleitung ergibt. Diese herkömmlicherweise großen Zeitkonstanten machen den Speicherzugriff bei diesem Konzept relativ langsam.

Erfindungsgemäß werden mehrere Plateleitungen zu einer ge­ meinsamen Plateleitungseinrichtung zusammengefasst. Nach wie vor wird nur eine Wortleitung aktiviert, wobei aber für jede der Wortleitungen nun die gemeinsame Plateleitungseinrichtung ebenfalls aktiviert wird. Die betreffende Wortleitung wird durch einen entsprechenden Decoder mit entsprechenden Zei­ lenadressen ausgewählt. Die übrigen Zeilenadressen wählen einen entsprechenden Block von Wortleitungen also eine entspre­ chende Gruppe von zusammengefassten Speicherzellen des Zel­ lenfeldes und die dazugehörige Plateleitungseinrichtung aus.

Die gemeinsame Plateleitungseinrichtung hat zwar eine etwas höhere parasitäre Koppelkapazität als einfache Plateleitungen beim herkömmlichen Aufbau, der Widerstand wird aber um einen entsprechenden Faktor derart erniedrigt, dass sich insgesamt eine deutliche Verringerung der RC-Zeitkonstante der Plate­ leitungseinrichtung ergibt. Der Speicherzugriff wird somit erfindungsgemäß durch diese Maßnahme deutlich beschleunigt, ohne dass dazu eine technologische Veränderung im Layout der Speichereinrichtung notwendig ist.

Beim Erfindungsgedanken ist somit wesentlich, dass die RC- Zeitkonstante der zusammenfassenden Plateleitungseinrichtung bei einem FeRAM mit gepulsten Plateleitungen durch Zusammen­ fassen und* durch spezielles Ansteuern der einzelnen Plate­ leitungen zu einer gemeinsamen Plateleitungseinrichtung deut­ lich verringert wird, die Zugriffsgeschwindigkeit beim Lesen und beim Schreiben wird entsprechend erhöht.

Alternativ oder zusätzlich ist denkbar, dass bei bestimmten Anwendungen oder neuen Layouts von vornherein zusammenfassen­ de Plates oder Plateleitungseinrichtungen für gruppenweise zusammengefasste Spalten und/oder Zeilen des Speicherfeldes strukturiert und somit physikalisch ausgebildet werden.

Nachfolgend wird die Erfindung anhand einer schematischen Zeichnung auf der Grundlage bevorzugter Ausführungsformen nä­ her erläutert.

Fig. 1 zeigt eine Speichereinrichtung, welche gemäß ei­ ner Ausführungsform des erfindungsgemäßen Be­ triebsverfahrens betreibbar ist.

Fig. 2 zeigt Details einer im erfindungsgemäßen Be­ triebsverfahren betreibbaren Speichereinrichtung.

Fig. 3 zeigt eine Speichereinrichtung, welche in her­ kömmlicher Weise betrieben wird.

Fig. 4A, B zeigen die zeitliche Entwicklung verschiedener Leitungspotenziale bei herkömmlichen bzw. beim erfindungsgemäßen Betriebsverfahren.

Fig. 2 erläutert anhand eines schematischen Schaltbildes den grundsätzlichen schaltungstechnischen Aufbau einer Spei­ chereinrichtung 1, wobei in Fig. 2 eine Gruppe 20 von Spei­ cherzellen 10 eines Zellenfeldes 30 der Speichereinrichtung 1 dargestellt ist, welche hier vier Einzelspeicherzellen 10 enthält, die über Wortleitungen W0 und W1, Bitleitungen B0 und B1 sowie Plateleitungen P0 und P1 angesprochen werden. Erfindungsgemäß würden bei der Anordnung gemäß Fig. 2 zum Beispiel die Plateleitungen P0 und P1 gemeinsam und im We­ sentlichen simultan angesteuert werden und somit betriebs­ technisch und organisatorisch zu einer gemeinsamen Platelei­ tungseinrichtung PL für die einzelnen Speicherzellen 10 der Gruppe 20 des Zellenfeldes der Speichereinrichtung 1 zusam­ mengefasst werden.

Jede der Speicherzellen 10 der Speichereinrichtung 1 besteht jeweils aus einem Speicherkondensator 10 ₁ und einem entspre­ chenden Auswahltransistor 10 ₂, welcher jeweils einen Gatean­ schluss G, einen Drainanschluss D sowie einen Sourceanschluss S aufweist. Der Gateanschluss G des jeweiligen Auswahltransi­ stors 10 ₂ ist jeweils mit einer Wortleitung W0, W1 verbunden. Die Drainanschlüsse D der Auswahltransistoren 10 ₂ sind je­ weils mit den Bitleitungen B0, B1 verbunden. Die Sourcean­ schlüsse S der Auswahltransistoren 10 ₂ sind mit einer Elek­ trode des jeweiligen Speicherkondensators 10 ₁ der Speicher­ zelle 10 verbunden, wobei die jeweils andere Elektrode des Speicherkondensators 10 ₁ der Speicherzelle über die jeweilige Plateleitung P0, P1 bzw. erfindungsgemäß über die gemeinsame und zusammenfassende Plateleitungseinrichtung PL für die Ein­ zelplateleitungen P0, P1 angesteuert wird.

Fig. 3 zeigt nun in weiter schematisierter Form eine Drauf­ sicht auf eine Speicheranordnung 1 mit einem Zellenfeld 30, welche in konventioneller Art und Weise betrieben wird.

Die Speicherzellen 10 der Speichereinrichtung 1 aus Fig. 3 sind matrixartig angeordnet, verschaltet und in Bezug aufein­ ander organisiert. Die Zeilen der matrixartigen Anordnung des Zellenfeldes 30 sind durch n + 1 Wortleitungen W0, . . ., Wn und parallel dazu verlaufende einzelne und separat für jede Zeile vorgesehene Plateleitungen P0, . . ., Pn definiert. Die n + 1 Spalten des matrixartig angeordneten Zellenfeldes 30 werden durch entsprechende Spaltenleitungen in Form von n + 1 Bitlei­ tungen B0, . . ., Bn definiert. Durch Aktivieren jeweils eines Tripels von Leitungen Wj, Bj und Pj (j = 0, . . ., n) wird an den jeweiligen Kreuzungspunkten auf die entsprechend dort vorgesehene Speicherzelle 10 des Zellenfeldes 30 der Spei­ chereinrichtung 1 zugegriffen. Sämtliche Plateleitungen P0, . . ., Pn koventionell werden konventionell separat gesteuert und angesprochen.

Im Gegensatz dazu zeigt die Anordnung gemäß Fig. 1, dass im Vergleich zur Anordnung gemäß Fig. 3 jeweils vier einzelne und separat vorgesehene Plateleitungen, z. B. P0, P1, PL, P3, zu einer jeweiligen zusammenfassenden Plateleitungseinrich­ tung PL organisatorisch und betriebstechnisch zusammengefasst werden, wodurch sich eine Unterteilung der n + 1 Zeilen des Zellenfeldes 30 in Blöcke oder Gruppen 20 zu jeweils vier Zeilen und n + 1 Spalten ergeben.

Dabei wird stillschweigend davon ausgegangen, dass die (n + 1) × (n + 1) Einzelzellen 10 des Zellenfeldes 30 komensurabel, d. h. ohne Rest in derartige Viererblöcke unterteilt werden können.

In Fig. 1 ist eine erste Gruppe des so unterteilten Zellen­ feldes 30 der Speichereinrichtung 1 gezeigt. Dort sind die ersten vier Zeilen des Zellenfeldes 30, welche durch die je­ weiligen Wortleitungen W0, . . ., W3 gegeben sind, zu einer er­ sten Gruppe 20 zusammengefasst. Diese Gruppe 20 weist somit über die durch die Bitleitungen B0, . . ., Bn definierten Spal­ ten 4 × (n + 1) einzelne Speicherzellen 10 auf.

Entsprechend sind auch die nachfolgenden Zeilen des Zellen­ feldes 30 in Gruppen 20 zu je vier Zeilen des Zellenfeldes 30 angeordnet.

Der Zugriff und die Codierung erfolgen über die Zeilenadres­ sen R₀, . . ., R_n, wobei die ersten beiden Zeilenadressen R₀ und R₁ zur Codierung und Adressierung der in jeder Gruppe 20 des Zellenfeldes 30 vorgesehenen vier unabhängig voneinander an­ zusteuernden Wortleitungen ausreicht, in den Ausschnitt der Fig. 1 insbesondere die Wortleitungen, W0, . . ., W3.

Die restlichen verbleibenden n - 1 Zeilenadressen R₂, . . ., R_n werden zur Codierung und Adressierung der Vierer-Gruppen 20, in welcher das Zellenfeld 30 der Speichereinrichtung 1 unter­ teilt ist, verwendet.

Verfahrenstechnisch bedeutet dies, dass die zu der jeweiligen Gruppe 20 gehörigen und separat ausgebildeten Einzelplatelei­ tungen Pj ebenfalls in Vierergruppen zu einer jeweiligen Pla­ teleitungseinrichtung PL zusammengefasst werden. Die physika­ lisch separat vorgesehenen Plateleitungen Pj der jeweiligen Gruppe 20 werden dann simultan mit einem im Wesentlichen übereinstimmenden elektrischen Potenzial beaufschlagt, wobei gleichzeitig jeweils nur eine Wortleitung und eine Bitleitung der Gruppe 20 angesprochen werden, so dass sich insgesamt der Zugriff auf eine einzelne Speicherzelle 10 des Zellenfeldes 30 oder der Gruppe 20 ergibt.

Bei der in Fig. 1 dargestellten Anordnung wird die Adressie­ rung über einen zweistufigen Decodierungsmechanismus mit ei­ nem ersten Decodierer 50-1 und einem zweiten Decodierer 50-2 realisiert. Der erste Decodierer 50-1 verwendet die Zeilena­ dressen R₂, . . ., R_n, um die Gruppenauswahl gemäß einer 1-aus- 2^n-2-Decodierung vorzunehmen. Danach wird über ein abgezweig­ tes Aktivierungssignal EN der zweite Decodierschritt beim De­ codierer 50-2 aktiviert, wobei dann unter Verwendung der er­ sten beiden Zeilenadressen R₀ und R₁ eine 1-aus-2²- oder 1- aus-4-Decodierung zur Auswahl einer der vier Wortleitungen - hier in Fig. 1 eine von W0, . . . W3 - ausgeführt wird.

Grundsätzlich kann auch eine Anordnung und Gruppierung gemäß den Spalten, welche über die Bitleitungen B0, . . ., Bn defi­ niert werden, durchgeführt werden.

Fig. 4A zeigt anhand eines Potenzial-Zeit-Diagramms die zeit­ lichen Verläufe verschiedener Potenziale beim Zugreifen auf eine Speicherzelle 10 beim herkömmlichen Bitlinesensing. Dar­ gestellt sind das Wortleitungspotenzial WLP als gestrichelte Linie, das Plateleitungspotenzial PLP als durchgezogene Linie sowie das Bitlinepotenzial BLP als gepunktete bzw. strich­ punktierte Linie für eine erkannte logische "1" bzw. für eine erkannte logische "0".

Zu einem bestimmten Zeitpunkt t₀ wird der Zugriff auf eine vorgegebene Speicherzelle 10 durch Anheben des Wortleitungs­ potenzials WLP initiiert, wobei sich das für den Zugriff not­ wendige Wortleitungszugriffspotenzial WLP bis zu einem Zeit­ punkt t₁ auf der Wortleitung Wj entwickelt hat. In starker zeitlicher Nähe zum Anheben des Wortleitungspotenzials WLP wird zu einem bestimmten Zeitpunkt t₂ auf eine einzelne Pla­ teleitung Pj das Plateleitungspotenzial PLP angehoben, welches zu einem späteren Zeitpunkt t₃ den für den Zugriff not­ wendigen Wert erreicht. Zu einem weiteren späteren Zeitpunkt t₄ entwickelt sich dann auf der Bitleitung Bj das entspre­ chende Bitleitungspotenzial BLP, wobei der Wert dieses Bit­ leitungspotenzials BLP für eine erkannte logische 1 oberhalb und für eine erkannte logische 0 unterhalb eines Referenzpo­ tenzials U_ref liegt.

Da ein Zugriff auf eine vorgegebene Speicherzelle 10 erst nach voller Entfaltung des Platelinepotenzials PLP erfolgen kann, definiert die Zeitspanne τ = t₃ - t₂ eine für den Zu­ griff auf eine gegebene Speicherzelle 10 kritische Zeitgröße. Diese Anstiegszeit τ für das Plateleitungspotenzial PLP ist durch die Impedanz der Einzelplateleitung Pj gegeben, wobei im wesentlichen τ = R × C gilt und wobei R den Ohmschen Wi­ derstand und C die Kapazität der Einzelplateleitung Pj be­ schreiben.

Durch das erfindungsgemäße Zusammenfassen einer Mehrzahl se­ parat vorgesehener Plateleitungen Pj zu einer gemeinsamen und zusammenfassenden Plateleitungseinrichtung PL für eine Gruppe 20 von Zellen 10 eines Zellenfeldes 30 der Speichereinrich­ tung 1 wird zwar der Wert der Gesamtkapazität C aufgrund zu­ sätzlicher parasitärer Koppelkapazitäten zu einem erhöhten Wert C' hin verändert. Gleichzeitig wird aber durch das im Wesentlichen gemeinsame und simultane Beaufschlagen der Viel­ zahl separater Plateleitungen Pj und mithin durch das Zusam­ menfassen dieser separaten Plateleitungen Pj zu einer gemein­ samen und zusammenfassenden Plateleitungseinrichtung PL der Ohmsche Widerstand R zu einem veränderten Ohmschen Widerstand R' hin derart gesenkt, dass sich insgesamt gesehen auch eine reduzierte Anstiegszeit τ' = R' × C' ergibt.

Dieser Zusammenhang wird aus der Fig. 4B deutlich, wobei dort die zeitlichen Verläufe des Wortleitungspotenzials WLP durch eine gestrichelte Linie, des Plateleitungspotenzials PLP durch eine durchgezogene Linie sowie das Bitleitungspotenzial BLP für eine erkannte logische "1" bzw. für eine erkannte lo­ gische "0" für den Fall des erfindungsgemäßen Betriebsverfah­ rens und Zugreifens auf eine ausgewählte Speicherzelle 10 durch Bitlinesensing dargestellt sind.

Die Zeitpunkte t₀, t₁ und t₂ für den Beginn des Ansprechens der ausgewählten Speicherzelle 10, der vollen Entfaltung des Wortleitungpotenzials WLP bzw. der Beginn der Entfaltung des Platelinepotenzials PLP sind identisch mit den entsprechenden Zeitpunkten der Fig. 4A. Aufgrund der abgesenkten Anstiegs­ zeit τ' durch Zusammenfassen einer Mehrzahl separater Plate­ leitungen Pj zu einer zusammenfassenden gemeinsamen Platelei­ tungseinrichtung PL erreicht das Plateleitungspotenzial PLP bereits zu einem früheren Zeitpunkt t'₃ den für einen Zugriff notwendigen Wert und folglich beginnt auch die Entwicklung des Bitlinepotenzials BLP zu einem früheren Zeitpunkt t'₄ derart, dass ein ausgelesener Speicherinhalt gemäß dem voll entwickelten Bitleitungspotenzial BLP ebenfalls zu einem im Vergleich zu Fig. 4A sehr viel früheren Zeitpunkt t'_5' zur Verfügung steht.

Insgesamt gesehen wird also der Zugriff auf eine gewählte Speicherzelle, sei dieser lesend oder schreibend, beschleu­ nigt.

Bezugszeichenliste

1

Speichereinrichtung

10

Speicherzelle

10 ₁

Speicherkondensator

10 ₂

Auswahltransistor

20

Speicherzellengruppe

30

Zellenfeld

50-1

erste Decodiereinrichtung

50-2

zweite Decodiereinrichtung
B0, . . ., Bn Bitleitungseinrichtung
C, C' Kapazität
D Drainbereich
G Gatebereich
n Zeilenanzahl, Spaltenanzahl im Zellenfeld
N Zeilenanzahl in einer Gruppe
P0, . . ., Pn separate Plateleitung
PL zusammenfassende Plateleitungseinrichtung
R, R' Ohmscher Widerstand
S Sourcebereich
W0, . . ., Wn Wortleitungseinrichtung
τ, τ' Anstiegszeit
t₀

, t₁

, t₂

, t₃

, t'₃

, t₄

, t'₄

, t₅

, t'₅

Zeitpunkte
U Spannung
U_ref

Referenzspannung

Claims (11)

1. Verfahren zum Betreiben einer Speichereinrichtung, insbe­ sondere eines Halbleiterspeichers oder dergleichen, mit einer Mehrzahl von Speicherzellen (10), insbesondere von FeRAM- Zellen oder dergleichen,
bei welchem jeder Speicherzelle (10) jeweils mindestens ei­ ne Wort- (W0, . . ., Wn), Bit- (B0, . . ., Bn) und Platelei­ tungseinrichtung zugeordnet werden, um die Speicherzelle (10) im Betrieb anzusprechen, und
bei welchem zum Ansprechen einer jeweiligen Speicherzelle (10) jeweils ein elektrisches Potenzial (UPL) der jeweils zugeordneten Plateleitungseinrichtung gegenüber der jeweils zugeordneten Bitleitungseinrichtung (B0, . . ., Bn) und/oder Wortleitungseinrichtung (W0, . . ., Wn) temporär, insbesonde­ re pulsartig geändert, insbesondere erhöht, wird,
dadurch gekennzeichnet,
dass im Betrieb eine jeweilige Plateleitungseinrichtung (PL) einer jeweiligen Gruppe (20) von Speicherzellen (10) zusammenfassend zugeordnet wird und
dass das Potenzial (PLP) der jeweiligen zusammenfassenden Plateleitungseinrichtung (PL) für alle zugeordneten Spei­ cherzellen (10) der Gruppe (20) im Wesentlichen gemeinsam und/oder im wesentlichen simultan geändert, insbesondere hochgesetzt, wird,
so dass insgesamt eine vergleichsweise im wesentlichen hohe zeitliche Änderungsrate des elektrischen Potenzials (PLP) auf der zusammenfassenden Plateleitungseinrichtung (PL) er­ reichbar ist, insbesondere durch Bereitstellen einer ver­ gleichsweise kleinen Impedanz der Plateleitungseinrichtung (PL).

2. Verfahren nach Anspruch 1, welches zum Betreiben einer Speichereinrichtung (1) mit je­ weils im wesentlichen parallel zueinander angeordneten Plateleitungen (P0, . . ., Pn) und Wortleitungen (W0, . . ., Wn) aus­ gebildet ist.

3. Verfahren nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, dass im Betrieb das zusammenfassende Zuordnen der Platelei­ tungseinrichtung (PL) zu einer Gruppe (20) von Speicherzellen (10) erfolgt, indem mit Speicherzellen (10) dieser Gruppe (20) von Speicherzellen physikalisch verbundene Plateleitun­ gen (P0, . . ., Pn) zusammenfassend, insbesondere simultan, ge­ steuert werden, insbesondere in Bezug auf den zeitlichen Ver­ lauf des ihnen zugeführten und/oder des auf ihnen anliegenden elektrischen Potenzials (PLP).

4. Verfahren nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, dass im Betrieb eine feste Anzahl N von Speicherzellen (10) der Speichereinrichtung (1) zu einer Gruppe (20) zusammenge­ fasst wird, welche insbesondere in der Speichereinrichtung (1) im wesentlichen organisatorisch und/oder räumlich, insbe­ sondere im Hinblick auf Zeilen (Z1, . . ., ZN) und/oder Spalten eines Zellenfeldes (30) oder dergleichen, im Wesentlichen be­ nachbart zueinander ausgebildet sind.

5. Verfahren nach Anspruch 4, dadurch gekennzeichnet, dass im Betrieb sämtliche den N Speicherzellen (10) einer je­ weiligen Gruppe (20) zugeordnete Plateleitungen (P0, . . ., Pn) zu einer gemeinsamen Plateleitungseinrichtung (PL) zusammen­ gefasst werden.

6. Verfahren nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, dass im Betrieb ein Zellenfeld (30) mit Speicherzellen (10), welche in Form einer Anzahl n + 1 Zeilen (Z0, . . ., Zn) organi­ siert und/oder angeordnet sind, insbesondere über für jeweils eine Zeile (Z0, . . ., Zn) gemeinsame Wortleitungen (W0, . . ., Wn) und/oder Plateleitungen (P0, . . ., Pn) in, insbesondere gleichmächtige Gruppen (20) zu N Zeilen zusammengefasst wer­ den, wobei die Plateleitungen (P0, . . ., Pn) jeder Gruppe (20) jeweils zu einer Plateleitungseinrichtung (PL) zusammenge­ fasst werden.

7. Verfahren nach Anspruch 6, dadurch gekennzeichnet, dass im Betrieb die Zeilen (Z0, . . ., Zn) über Zeilenadressen (R₀, . . ., R_n) angesprochen und/oder angesteuert werden.

8. Verfahren nach einem der Ansprüche 6 oder 7, dadurch gekennzeichnet, dass im Betrieb eine Gruppe (20) von Speicherzellen (10) über eine 1-aus-2^n-ld(N)-Codierung für die zusammenfassende Plate­ leitungseinrichtung (PL) ausgewählt wird, insbesondere mit den Zeilenadressen (R_ld(N), . . ., R_n).

9. Verfahren nach einem der Ansprüche 6 bis 8, dadurch gekennzeichnet, dass im Betrieb innerhalb einer Gruppe (20) durch eine 1-aus- 2^ld(N)-Codierung ein der Wortleitungen (W0, . . ., Wn) aus der Gruppe (20) ausgewählt wird, insbesondere über die Zeilena­ dressen (R₀, . . ., R_ld(N)-1).

10. Verfahren nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, dass beim Auslesen eine in der Speichereinrichtung (1) vorge­ sehene ausgewählte Wortleitungseinrichtung (W0, . . ., Wn), Plateleitungseinrichtung (PL) und/oder eine Bitleitungsein­ richtung (B0, . . ., Bn) zum Aktivieren einer anzusprechenden Speicherzelle im wesentlichen unmittelbar vor dem Beginn des Ansprechens von einem relativ niedrigen Potenzialwert auf ei­ nen relativ hohen Potenzialwert hoch - und im wesentlichen unmittelbar nach Beenden des Ansprechens von einem relativ hohen Potenzialwert auf einen relativ niedrigen Potenzialwert heruntergesetzt werden.

11. Verfahren nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet,
dass die Wortleitungseinrichtung (W0, . . ., Wn) und/oder Pla­ teleitungseinrichtung (PL) in einer im wesentlichen gepulsten Form von einem Nullpotenzial auf ein entsprechendes Aktivie­ rungspotenzial hochgesetzt wird,
wobei insbesondere ein Wortleitungspotenzial vor einem Plate­ leitungspotenzial hoch - und nach dem Plateleitungspotenzial wieder heruntergesetzt wird.