DE10047647A1

DE10047647A1 - High frequency switching circuit, has impedance element which is connected between enable signal node and gate of MOS transistor

Info

Publication number: DE10047647A1
Application number: DE10047647A
Authority: DE
Inventors: Trenor F Goodell
Original assignee: Fairchild Semiconductor Corp
Current assignee: Fairchild Semiconductor Corp
Priority date: 1999-12-03
Filing date: 2000-09-26
Publication date: 2001-06-07
Also published as: KR20010062040A; JP2001217701A

Abstract

The switching circuit has an enable signal node (EN) for receiving switching circuit enable signal. The source of a MOS transistor (M1) is connected to a first node (A) and drain is connected to a second node (8). An impedance element is connected between enable signal node and the gate of MOS transistor (M1).

Description

Background of the Invention 1. Field of the Invention

Die vorliegende Erfindung betrifft elektronische Schalter. Insbesondere betrifft die vorliegende Erfindung Halbleiter schalter, darunter diejenigen, die aus einem oder mehreren Metall-Oxid-Halbleiter-Feldeffekttransistoren (MOSFET, metal oxide-semiconductor field effect transistors) gebildet sind. Genauer betrifft die vorliegende Erfindung Halbleiterschal ter, die bei relativ hohen Frequenzen, darunter auch bei Fre quenzen in der Größenordnung von einem Gigahertz, schalten können.The present invention relates to electronic switches. In particular, the present invention relates to semiconductors switches, including those that consist of one or more Metal oxide semiconductor field effect transistors (MOSFET, metal oxide-semiconductor field effect transistors) are formed. More specifically, the present invention relates to semiconductor scarf ter that at relatively high frequencies, including Fre sequences in the order of one gigahertz can.

2. Description of the prior art

Die Entwicklung in der Halbleitertechnologie hat zur Fähig keit geführt, dass man kostengünstig hoch zuverlässige Schal ter produzieren kann, die praktisch Implementierungen (Umset zungen) von mechanischen Relais sind. Sie haben sich als be sonders nützlich erwiesen, wenn sie als Relais vom Typ Ein zelpol ein, Einzelwechsel (single pole, single throw) imple mentiert werden, sind jedoch nicht darauf beschränkt. Halb leiterschalter werden immer mehr als Ersatz für die vorher verwendeten mechanischen Relais verwendet, wegen der hohen zur Verfügung stehenden Schaltgeschwindigkeit und ihrer Fä higkeit, relativ hohe Ströme fehlerfrei zu übertragen. Diese Schalter werden oft als Übertragungsgatter oder Durch lasstransistoren bezeichnet, weil sie die Eigenschaften von Transistoren - üblicherweise MOS-Transistoren - einsetzen, um den Durchlass eines Signals entweder zu ermöglichen oder zu verhindern.The development in semiconductor technology has enabled led that you can cost highly reliable scarf ter can produce the practical implementations (implementation tongues) of mechanical relays. You have registered as be proven particularly useful when used as an On relay single pole, single throw (single throw) imple be mented, but are not limited to this. Half conductor switches are becoming more and more replacements for the previous ones used mechanical relay used because of the high available switching speed and their fa Ability to transmit relatively high currents without errors. This Switches are often called transmission gates or through laser transistors because they have the properties of Use transistors - usually MOS transistors - to to either allow or allow the passage of a signal prevent.

Es ist wohlbekannt, dass Schalter in vielen Bereichen weit verbreitet sind. Sie werden in der gesamten Vielzahl von grö ßeren und kleineren Verbraucherprodukten eingestetzt, darun ter, aber nicht nur, in Automobilen und elektronischen Haushaltsgeräten. Sie können verwendet werden und werden verwen det als analoge Wegleiter, Gatter, und als Relais. Sie werden außerdem auch als digitale Multiplexer, Wegleiter und Gatter eingesetzt.It is well known that switches are wide in many areas are common. They are available in a wide variety of sizes larger and smaller consumer products, therefore ter, but not only, in automobiles and electronic household appliances. They can be used and are used det as an analog guide, gate, and as a relay. you will be also as a digital multiplexer, guide and gate used.

Ein herkömmlicher P-Typ-MOS-Transistor-Schalter ist in Fig. 1 gezeigt. Der Schalter besteht im wesentlichen aus einem PMOS-Transistor M1, dessen Source mit dem Knoten A verbunden ist, und dessen Drain mit dem Knoten B verbunden ist, um die Signalübermittlung bzw. -übertragung zwischen den Knoten A und B steuern. Das Steuergate des Schalters M1 wird über eine Verbindung mit dem Freigabesignal-Eingangsknoten EN mittels äußerer Steuerschaltkreise freigegeben. EN ist mit dem Gate von M1 üblicherweise über eine Inverterkette mit einem oder mehreren Paaren von Invertern wie etwa den Invertern IV1 und IV2 verbunden. Die Inverter IV1 und IV2 werden durch eine Hochpotenzial-Spannungsschiene, die mit Vcc bezeichnet ist, und eine Niedrigpotenzial-Spannungsschiene, die mit GND (ground, Masse) bezeichnet ist, gespeist. Die Körpermasse (bulk) des Schalttransistors ist mit der Hochpotenzial- Spannungsschiene verbunden. Beim Betrieb pflanzt sich ein lo gisch niedriges Signal LOW, das am Knoten EN zugeführt wird, durch die Inverterkette fort, sodass M1 eingeschaltet wird, wodurch es ermöglicht wird, dass ein Signal zwischen den Kno ten A und B durchlaufen kann, sei es von A nach B oder von B nach A. Ein logisch hohes Signal HIGH am Knoten EN schaltet M1 aus, wodurch eine Signalfortpflanzung zwischen den Knoten A und B unterdrückt wird.A conventional P-type MOS transistor switch is shown in FIG. 1. The switch consists essentially of a PMOS transistor M1, the source of which is connected to node A and the drain of which is connected to node B, in order to control the signal transmission between nodes A and B. The control gate of switch M1 is enabled via a connection to the enable signal input node EN by means of external control circuits. EN is typically connected to the gate of M1 via an inverter chain with one or more pairs of inverters such as inverters IV1 and IV2. Inverters IV1 and IV2 are fed by a high-potential voltage rail, which is denoted by Vcc, and a low-potential voltage rail, which is denoted by GND (ground, ground). The body mass (bulk) of the switching transistor is connected to the high-potential voltage rail. In operation, a logic low signal LOW, which is supplied at node EN, propagates through the inverter chain, so that M1 is turned on, thereby allowing a signal to pass between nodes A and B, whether from A to B or from B to A. A logic high signal HIGH at node EN turns M1 off, thereby suppressing signal propagation between nodes A and B.

Zu Zwecken der Veranschaulichung, um die Besprechung der vor liegenden Erfindung zu befördern, sind Widerstände R1 und R2 gezeigt, wie auch parasitäre Kapazitäten C1, C2 und C3. Die Widerstände R1 und R2 repräsentieren die Impedanzen, die den Schaltkreisen zuzuordnen sind, die mit der Transistor schalterschaltung verbunden sind. Diese Impedanz kann einen erwartungsgemäßen Wert haben; beispielsweise sind die Wider stände R1 und R2 bei bestimmten Anwendungen allgemein von der Größenordnung von etwa 50 Ohm. Es ist jedoch wichtig, dass hier darauf hingewiesen wird, dass die vorliegende Erfindung nicht auf irgendwelche bestimmten Lastimpedanzen begrenzt ist, die mit äußeren Schaltkreisen im Zusammenhang stehen.For purposes of illustration, to discuss the above to convey the present invention are resistors R1 and R2 shown, as well as parasitic capacitances C1, C2 and C3. The Resistors R1 and R2 represent the impedances that the Circuits that are associated with the transistor switch circuit are connected. This impedance can have expected value; for example, are the cons R1 and R2 are generally different from the Of the order of about 50 ohms. However, it is important that it is pointed out here that the present invention not limited to any particular load impedance which are related to external circuits.

Fig. 1: Die Kapazität C1 repräsentiert die Impedanz, die der Gate-Source-Übergangsstelle bzw. -Übergangsfläche der Transistorstruktur zuzuordnen ist, die Kapazität C2 repräsen tiert die Impedanz, die der Drain-Gate-Übergangsstelle bzw. - Übergangsfläche der Transistorstruktur zuzuordnen ist, und die Kapazität C3 repräsentiert die Impedanz, die der Gate- Körpermassen-Übergangsfläche (typischerweise einer Gateoxid schicht) der Transistorstruktur zuzuordnen ist. Es sei darauf hingewiesen, dass auch ein N-Typ-MOS-Transistor verwendet werden kann, um eine komplementär gleiche Schaltfunktion wie die von dem PMOS-Transistor M1 bereitgestellte auszuüben, nur mit geeigneten Abwandlungen in der Inverterkette, und wobei die Körpermasse des Transistors mit GND anstelle mit Vcc ver bunden ist, und wobei bestimmte, dem Fachmann geläufige Un terschiede zwischen NMOS- und PMOS-Transistoren berücksich tigt werden. Fig. 1: The capacitance C1 represents the impedance to be assigned to the gate-source junction or junction area of the transistor structure, the capacitance C2 represents the impedance to be assigned to the drain-gate junction or junction area of the transistor structure , and the capacitance C3 represents the impedance to be assigned to the gate-body-mass transition surface (typically a gate oxide layer) of the transistor structure. It should be noted that an N-type MOS transistor can also be used to perform a complementary switching function as that provided by the PMOS transistor M1, only with suitable modifications in the inverter chain, and with the body mass of the transistor GND is connected instead of Vcc, and certain specific differences between NMOS and PMOS transistors are taken into account.

MOS-Transistoren sind erwünscht, weil sie beim Betrieb sehr wenig Leistung verbrauchen. Mit dem Fortschritt der Herstel lungstechniken wurden die Zufuhrpotenziale und die Schaltge schwindigkeiten, bei denen derartige Strukturen wirksam be trieben werden können, verbessert. Dennoch hat man festge stellt, dass die meisten in der in Fig. 1 gezeigten Art auf gebauten Silicium-MOS-Transistorschalter bedeutende Schwie rigkeiten haben, Signale zwischen A und B zu übermitteln, wenn diese Signale Übertragungsfrequenzen von der Größenord nung von 400 MHz überschreiten. Es könnte möglich erscheinen, diese Eigenschaft zu verbessern, indem die Größe von M1 ver ringert wird; dies ist jedoch mit einem unerwünschten Nach teil verbunden, der eine Erhöhung des Ein-Widerstands des Transistors umfasst. Abgesehen von einem allgemeinem Interes se, den Widerstand von eingeschalteten Transistoren niedrig zu halten, ist das Nettoresultat bei Auswertung der Übertra gungsfunktion der Struktur möglicherweise dann auch nur ein geringer oder gar kein Gewinn in der Frequenzleistungsfähig keit. MOS transistors are desirable because they consume very little power during operation. With the advancement of manufacturing techniques, the supply potential and the switching speeds at which such structures can be operated effectively have been improved. Nevertheless, it has been found that most of the silicon MOS transistor switches built on the type shown in Fig. 1 have significant difficulties in communicating signals between A and B when these signals exceed transmission frequencies of the order of 400 MHz. It might appear possible to improve this property by reducing the size of M1; however, this is associated with an undesirable after part, which includes an increase in the on-resistance of the transistor. Aside from a general interest in keeping the resistance of on transistors low, the net result when evaluating the transfer function of the structure may be little or no gain in frequency performance.

Eine Untersuchung der Impedanzen des in Fig. 1 gezeigten Schalttransistors führt zu einem Verständnis der Begrenzung der Ausbreitungsfrequenz, die mit dieser Vorrichtung verbun den ist. Wenn insbesondere die Übertragungssignal- Ausbreitungsfrequenz beispielsweise 300 MHz überschreitet, beginnen die mit den Eigenschaften des Systems verbundenen Impedanzen, die einfach durch die Widerstände R1 und R2 und die mit dem Gate verbundenen Kapazitäten C1, C2 und C3 be zeichnet sind, die Übertragungsfunktion zu beherrschen. Im Ergebnis wird bei einer derartigen Frequenz oder einer noch höheren Frequenz ein Nebenschlusswiderstand oder ein Kurz schluss zwischen der mit Vcc verbundenen Körpermasse des Transistors und der Masse GND (über den Inverter IV2, der M1 freigibt) hergestellt. Die bei derartigen Frequenzen beherr schende Impedanz bewirkt eine nicht zu akzeptierende Abschwä chung des durchzuführenden Signals. Wie bereits oben festge stellt, kann dieses Problem nicht gelöst werden, indem die Gategröße von M1 verringert wird, weil dies den Ein- Widerstand in unerwünschter Weise hochtreibt.Examination of the impedances of the switching transistor shown in FIG. 1 leads to an understanding of the limitation of the propagation frequency associated with this device. In particular, when the transmission signal propagation frequency exceeds 300 MHz, for example, the impedances associated with the properties of the system, which are simply characterized by the resistors R1 and R2 and the capacitances C1, C2 and C3 connected to the gate, begin to master the transfer function. As a result, at such a frequency or an even higher frequency, a shunt resistance or a short circuit is established between the body mass of the transistor connected to Vcc and the ground GND (via the inverter IV2, which enables M1). The dominant impedance at such frequencies causes an unacceptable weakening of the signal to be carried out. As stated above, this problem cannot be solved by reducing the gate size of M1 because this undesirably drives up on-resistance.

Für die meisten Rechenanwendungen sind die Frequenzbeschrän kungen von MOS-Transistorschaltern wenig bedeutend. Da die Nachfrage nach erhöhten Betriebsbandbreitenmöglichkeiten steigt, wie beispielsweise im Bildübertragungsbereich, be steht ein größerer Bedarf nach MOS-Transistorschaltern, die die zu übertragenden Signale relativ hoher Frequenz mit mini malen Verlusten durchlassen können. Es wird daher eine Halb leiterschaltung benötigt, die als Schalter für digitale und analoge Operationen wirkt. Außerdem wird eine Halbleiter schalterschaltung benötigt, die über einen Bereich von erwar teten Zufuhrpotenzialen als Übertragungsgatter oder als Durchlassgatter betrieben werden kann. Ferner wird eine Schalterschaltung auf der Grundlage von MOSFETs benötigt, die Signale relativ hoher Frequenz mit minimaler Abschwächung übertragen kann. Weiterhin wird eine derartige Schalterschal tung benötigt, die hochfrequente Signale mit minimaler Wir kung auf den Ein-Widerstand, der mit dem Transistorschalt kreis verbunden ist, überträgt.The frequency limits are for most computing applications The effects of MOS transistor switches are of little importance. Since the Demand for increased operating bandwidth options increases, such as in the image transmission area, be there is a greater need for MOS transistor switches that the relatively high frequency signals to be transmitted with mini can pass paint losses. It will therefore be a half conductor circuit required as a switch for digital and analog operations work. It also becomes a semiconductor switch circuit required that over a range of expected supply potentials as transmission gates or as Pass gate can be operated. Furthermore, a Switching circuit based on MOSFETs needed Relatively high frequency signals with minimal attenuation can transmit. Furthermore, such a switch scarf tion that requires high-frequency signals with minimal wiring kung on the on-resistance that with the transistor switching circle is connected, transmits.

Summary of the invention

Es ist Aufgabe der vorliegenden Erfindung, einen Halbleiter schaltkreis bereitzustellen, der als Schalter für digitale und analoge Operationen dient. Es ist außerdem Teil der Auf gabe der vorliegenden Erfindung, einen Halbleiterschaltkreis bereitzustellen, der ein Übertragungsgatter oder ein Durch lassgatter ist, das in einem breiten Bereich von Zufuhrpoten zialen betrieben werden kann. Es ist weiterhin Teil der Auf gabe der vorliegenden Erfindung, eine Schalterschaltung auf der Grundlage von MOSFETs bereitzustellen, die Signale rela tiv hoher Frequenz mit minimaler Abschwächung übertragen kann. Weiterhin gehört es zur Aufgabe der vorliegenden Erfin dung, eine derartige Schalterschaltung bereitzustellen, die hochfrequente Signale mit minimaler Wirkung auf den Ein- Widerstand, der mit der Durchlassgatterstruktur auf der Grundlage von MOSFETs verbunden ist, überträgt.It is an object of the present invention to provide a semiconductor To provide circuit that acts as a switch for digital and serves analog operations. It is also part of the On gave the present invention, a semiconductor circuit to provide a transmission gate or a through lassgatter is that in a wide range of feed pots cial can be operated. It is still part of the on object of the present invention, a switch circuit to provide the basis of MOSFETs, the signals rela tiv high frequency with minimal attenuation can. It is also part of the task of the present inventor tion to provide such a switch circuit that high-frequency signals with minimal effect on the input Resistor that matches the pass gate structure on the Base of MOSFETs is connected, transmits.

All dies (wie auch weitere Ziele) wird bei der vorliegenden Erfindung dadurch erreicht, dass die Impedanz des Neben schlusspfads erhöht wird, der mit der vorhandenen MOSFET- Struktur verbunden ist, die verwendet wird, um das Durchlass gatter herzustellen. Insbesondere wird zwischen dem Gate des Durchlassgattertransistors und einer Zufuhrschiene ein Impe danzelement wie etwa eine Widerstandsvorrichtung, eine Kon densatorvorrichtung oder eine Kombination von beiden einge baut. Das Impedanzelement dient dazu, das Gate des Durchlass gattertransistors von der Zufuhrschiene zu trennen, die das Gatepotenzial bestimmt. Zusätzlich kann ein derartiges Impe danzelement zwischen der Körpermasse ("bulk") des Durchlass gattertransistors und der Zufuhrschiene, mit der die Körper masse verbunden ist, eingebaut werden, um auch hier diesen Teil des Durchlassgattertransistors von dieser bestimmten Zu fuhrschiene abzutrennen bzw. abzukoppeln. Bei einem PMOS- Transistor ist die Körpermasse gewöhnlich direkt mit der Hochpotenzialschiene verbunden, und bei einem NMOS-Transistor ist die Körpermasse gewöhnlich mit der Niedrigpotenzialschie ne verbunden. Es wurde ermittelt, dass bei einer als Durch lassgattertransistor verwendeten herkömmlichen MOS- Transistorstruktur eine Impedanz vorzuziehen ist, die größer ist als die Impedanz des Systems, um die im wesentlichen nicht abgeschwächte Signalfrequenz, die sich durch die Schal tung der vorliegenden Erfindung fortpflanzen kann, zumindest zu verdoppeln. Natürlich kann die betreffende verwendete Im pedanz als Funktion unter anderem der bestimmten Eigenschaf ten des Durchlassgatters, der interessierenden Betriebsfre quenzen und der möglichen Last auf die Schaltung ausgewählt werden. Außerdem sei erwähnt, dass jede zusätzliche von Null verschiedene Impedanz die Antwortleistung des Schalters ver bessert.All of this (as well as other goals) is presented in the present Invention achieved in that the impedance of the secondary final path is increased, which with the existing MOSFET Structure that is used to pass the passage to manufacture gates. In particular, between the gate of the Pass gate transistor and a feed rail an impe element such as a resistance device, a con capacitor device or a combination of both builds. The impedance element serves to gate the passage to separate gate transistor from the supply rail that the Gate potential determined. In addition, such an impe Danzelement between the body mass ("bulk") of the passage gate transistor and the feed rail with which the body ground is connected, to be installed here Part of the pass gate transistor from this particular Zu Disconnect or uncouple the rail. With a PMOS Body mass is usually directly related to the transistor High potential rail connected, and with an NMOS transistor is the body mass usually with the low potential shoot ne connected. It has been determined that when a gate gate transistor used conventional MOS Transistor structure an impedance is preferable, the larger is considered to be the impedance of the system to the essentially not weakened signal frequency, which is reflected by the scarf tion of the present invention can reproduce, at least to double. Of course, the Im used in question pedanz as a function, among other things, of the specific property th of the pass gate, the interested fre sequences and the possible load on the circuit selected become. It should also be mentioned that any additional from zero different impedance ver the response power of the switch improves.

Das Impedanzelement der vorliegenden Erfindung ist in Serie mit den Pfaden der parasitären Kapazität des Durchlassgatter transistors verbunden, um so die Gesamtimpedanz dieser Pfade zu erhöhen. Im Ergebnis wird der vorige Nebenschluss, den diese Kapazitätspfade darstellten, im wesentlichen umgangen, insbesondere unter den Bedingungen, bei denen die Übertragung von höheren Frequenzen von Interesse ist. In jeglicher ande rer Hinsicht erlaubt der erfindungsgemäße Durchlassgatter transistor eine Signalübertragung, wie sie für herkömmliche CMOS (complementary MOS, Komplementärsymmetrisches MOS)- Schaltervorrichtungen zu erwarten sind. Diese und weitere Vorteile der vorliegenden Erfindung werden beim Lesen der folgenden ausführlichen Beschreibung der Ausführungsform der Erfindung und der angehängten Ansprüche sowie beim Betrachten der begleitenden Zeichnungen besser ersichtlich.The impedance element of the present invention is in series with the paths of the parasitic capacitance of the pass gate transistor connected, so the total impedance of these paths to increase. As a result, the previous shunt, the essentially bypassed these capacity paths, especially under the conditions where the transfer of higher frequencies is of interest. In any other rer respect allows the pass gate according to the invention transistor a signal transmission, as for conventional CMOS (complementary MOS) - Switch devices are expected. These and others Advantages of the present invention will become apparent upon reading the following detailed description of the embodiment of the Invention and the appended claims as well as when viewing of the accompanying drawings more clearly.

Brief description of the drawings

Fig. 1 ist ein vereinfachtes Schemadiagramm eines Übertra gungsgatters des Stands der Technik mit einem einzi gen NMOS-Transistor vom Anreicherungstyp (Unipolar transistor) als Übertragungsvorrichtung. Fig. 1 is a simplified schematic diagram of a transmission gate of the prior art with a single enrichment-type NMOS transistor (unipolar transistor) as a transmission device.

Fig. 2 ist ein vereinfachtes schematisches Blockschaubild der erfindungsgemäßen Hochfrequenzschalterschaltung, das einen PMOS-Durchlassgattertransistor zeigt, der mit einem Paar von Impedanzelementen verbunden ist, die alle mit einer ausgedehnteren Schaltung verbunden werden können. Figure 2 is a simplified schematic block diagram of the high frequency switch circuit of the invention showing a PMOS pass gate transistor connected to a pair of impedance elements, all of which can be connected to a more extensive circuit.

Fig. 3 ist ein vereinfachtes schematisches Blockschaubild der erfindungsgemäßen Hochfrequenzschalterschaltung, das einen NMOS-Durchlassgattertransistor zeigt, der mit einem Paar von Impedanzelementen verbunden ist, die alle mit einer ausgedehnteren Schaltung verbunden werden können. Figure 3 is a simplified schematic block diagram of the high frequency switch circuit of the present invention showing an NMOS pass gate transistor connected to a pair of impedance elements, all of which can be connected to a more extensive circuit.

Fig. 4 ist ein vereinfachtes Schaltungsschaubild einer er sten Ausführungsform der Hochfrequenzschalterschal tung aus Fig. 2, das die Impedanzelemente als Wider standselemente mit Steuernebenschlüssen zeigt. Fig. 4 is a simplified circuit diagram of a he first embodiment of the high-frequency switch circuit from Fig. 2, which shows the impedance elements as resistance elements with control shunts.

Fig. 5 ist ein vereinfachtes Schaltungsschaubild einer zwei ten Ausführungsform der Hochfrequenzschalterschaltung aus Fig. 2, das die Impedanzelemente als diodenver drahtete MOS-Strukturen mit Steuernebenschlüssen zeigt. Fig. 5 is a simplified circuit diagram of a two-th embodiment of the high-frequency switch circuit of FIG. 2 showing the impedance elements as diodenver wired MOS structures with control shunts.

Fig. 6 ist ein Bodediagramm, das die Frequenzantwort der er findungsgemäßen Hochfrequenzschalterschaltung im Ver gleich zur Frequenzantwort der Übertragungsschaltung des Standes der Technik aus Fig. 1 zeigt. Fig. 6 is a bottom diagram showing the frequency response of the high-frequency switch circuit according to the invention in comparison with the frequency response of the prior art transmission circuit of Fig. 1.

Detailed description of the preferred embodiments the invention

Eine erfindungsgemäße Hochfrequenzschalterschaltung 10 ist in Fig. 2 gezeigt. Die Schaltung 10 umfasst eine Inverterstufe 20, die vorzugsweise aus Invertern IV1 und IV2 gebildet ist, und einen PMOS-Durchlassgatter-Transistor M1, in ähnlicher Weise wie bei dem in Fig. 1 gezeigten Schalter des Standes der Technik. Natürlich kann die Inverterstufe 20 aus einer Mehrzahl von Paaren von Invertern gebildet sein, oder es kann eine alternative Form eines Freigabesignal-Übertragungs mechanismus vorgesehen sein. Die Schaltung 10 umfasst außer dem ein erstes Impedanzelement 30 und ein zweites Impedanzelement 40, wobei das Element 30 zwischen dem Ausgang der In verterstufe 20 und dem Gate von M1 eingebaut bzw. vorgesehen ist, und das Element 40 ist zwischen der Körpermasse (bulk) von M1 und der Hochpotenzial-Spannungsschiene Vcc eingebaut bzw. vorgesehen. Ein von einem (nicht gezeigten) Steuer schaltkreis über den Ausgangsfreigabeknoten EN kommendes Freigabesignal wird vorzugsweise als Eingang in die Inverter stufe 20 eingespeist, um die Steuerung des Betriebs des Tran sistors M1 über sein Gate wesentlich zu bestimmen. Die Inver ter IV1 und IV2 werden typischerweise durch die Hochpotenzi alschiene Vcc und die Niedrigpotenzialschiene GND (Masse) ge speist. Es sei bemerkt, dass das erste Impedanzelement 30 mit dem Gate von M1 in alternativer Weise verbunden werden kann, vorausgesetzt es wirkt noch so, dass es dieses Gate von der Zufuhrschiene abtrennt bzw. entkoppelt. Dasselbe gilt auch hinsichtlich des Einbaus des zweiten Impedanzelements 40.A high-frequency switch circuit 10 according to the invention is shown in FIG. 2. The circuit 10 comprises an inverter stage 20 , which is preferably formed from inverters IV1 and IV2, and a PMOS pass gate transistor M1, in a similar manner to the switch of the prior art shown in FIG. 1. Of course, the inverter stage 20 can be formed from a plurality of pairs of inverters, or an alternative form of an enable signal transmission mechanism can be provided. The circuit 10 also includes a first impedance element 30 and a second impedance element 40 , the element 30 being installed between the output of the intermediate stage 20 and the gate of M1, and the element 40 being between the body mass of M1 and the high potential voltage rail Vcc installed or provided. A release signal coming from a control circuit (not shown) via the output enable node EN is preferably fed as an input to the inverter stage 20 in order to essentially determine the control of the operation of the transistor M1 via its gate. Inverters IV1 and IV2 are typically fed by the high-potential rail Vcc and the low-potential rail GND (ground). It should be noted that the first impedance element 30 can alternatively be connected to the gate of M1, provided that it still acts to separate or decouple this gate from the supply rail. The same also applies to the installation of the second impedance element 40 .

Der Transistor M1 ist die Hauptsteuerung für die Übertragung eines Signals zwischen den Knoten A und B. Jeder der Knoten A und B kann ein Eingangsknoten oder ein Ausgangsknoten sein, abhängig von der Richtung des Signals, das zwischen äußeren Schaltkreisen läuft, die mit diesen beiden Knoten verbunden sind. Die Elemente 30 und 40 sind so gestaltet, dass sie eine Serienimpedanz zwischen dem Gate von M1 und dem Ausgang der Stufe 20 bzw. zwischen der Körpermasse von M1 und Vcc bereit stellen. Daraus resultiert ein Pfad relativ hoher Impedanz, der zuvor durch die parasitären Kapazitäten des Transistors M1 bestimmt war, die das Verhalten der Schalterschaltung bei relativ hohen Frequenzen von 350 MHz oder mehr sonst bestim men würden.Transistor M1 is the main controller for the transmission of a signal between nodes A and B. Each of nodes A and B can be an input node or an output node depending on the direction of the signal that passes between external circuits connected to these two nodes are connected. Elements 30 and 40 are designed to provide series impedance between the gate of M1 and the output of stage 20 and between the body mass of M1 and Vcc, respectively. This results in a relatively high impedance path that was previously determined by the parasitic capacitances of transistor M1 that would otherwise determine the behavior of the switch circuit at relatively high frequencies of 350 MHz or more.

Eine äquivalente Hochfrequenzschalterschaltung 100 ist in Fig. 3 gezeigt, mit einem NMOS-Durchlassgatter-Transistor M2. Die Schaltung 100 umfasst eine Inverterstufe 120, die vor zugsweise aus einem Inverter IV1 gebildet ist, und den NMOS- Durchlassgattertransistor M2. Natürlich kann die Inverterstu fe 120 aus einer Mehrzahl von Invertern in ungeradzahliger Anzahl gebildet sein, oder aus einer alternativen Form eines Freigabesignal-Übertragungsmechanismus. Zusätzlich umfasst die Schaltung 100 ein erstes Impedanzelement 130 und ein zweites Impedanzelement 140, wobei das Element 130 zwischen dem Ausgang der Inverterstufe 120 und dem Gate von M2 einge baut ist und das Element 140 zwischen der Körpermasse von M1 und der Masse GND eingebaut ist. Ein von einem (nicht gezeig ten) Steuerschaltkreis über den Ausgangs-Freigabeknoten EN kommendes Freigabesignal wird vorzugsweise als Eingang in die Inverterstufe 120 eingespeist, um die Steuerung des Betriebs des Transistors M2 über sein Gate wesentlich zu bestimmen. Der Inverter IV1 wird typischerweise über Vcc und GND ge speist. Der Transistor M2 ist die Hauptsteuerung für die Übertragung eines Signals zwischen den Knoten A und B. Jeder der Knoten A und B kann ein Eingangsknoten oder ein Ausgangs knoten sein, abhängig von der Richtung des Signals, das zwi schen äußeren Schaltkreisen läuft, die mit diesen beiden Kno ten verbunden sind. Die Elemente 130 und 140 sind so gestal tet, dass sie eine Serienimpedanz zwischen dem Gate von M2 und dem Ausgang der Stufe 120 bzw. der Körpermasse von M2 und der Masse GND bereitstellen. Daraus resultiert ein Pfad rela tiv hoher Impedanz, der zuvor durch die parasitären Kapazitä ten des Transistors M2 bestimmt war, die das Verhalten der Schalterschaltung bei relativ hohen Frequenzen von 350 MHz oder mehr sonst bestimmen würden.An equivalent high frequency switch circuit 100 is shown in FIG. 3 with an NMOS pass gate transistor M2. The circuit 100 comprises an inverter stage 120 , which is preferably formed from an inverter IV1, and the NMOS pass gate transistor M2. Of course, inverter stage 120 may be formed from a plurality of odd-numbered inverters, or from an alternate form of an enable signal transmission mechanism. In addition, the circuit 100 includes a first impedance element 130 and a second impedance element 140 , the element 130 being installed between the output of the inverter stage 120 and the gate of M2 and the element 140 being installed between the body mass of M1 and the ground GND. An enable signal coming from a control circuit (not shown) via the output enable node EN is preferably fed as an input to the inverter stage 120 in order to substantially determine the control of the operation of the transistor M2 via its gate. The inverter IV1 is typically fed via Vcc and GND. Transistor M2 is the main controller for the transmission of a signal between nodes A and B. Each of nodes A and B can be an input node or an output node, depending on the direction of the signal that runs between external circuits connected to them two nodes are connected. Elements 130 and 140 are designed to provide a series impedance between the gate of M2 and the output of stage 120 and the body mass of M2 and ground GND, respectively. This results in a relatively high impedance path that was previously determined by the parasitic capacitances of transistor M2, which would otherwise determine the behavior of the switch circuit at relatively high frequencies of 350 MHz or more.

Fig. 4 stellt eine bevorzugte Ausführungsform der in Fig. 2 gezeigten Hochfrequenzschalterschaltung auf der Grundlage ei nes PMOS-Transistors dar. Die Schaltung 10' umfasst eine In verterstufe 20, ein erstes Impedanzelement 30, ein zweites Impedanzelement 40, und einen Durchlassgattertransistor M1. Das Impedanzelement 30 umfasst einen Widerstand R3, der einen Hochpotenzialknoten, der mit dem Ausgang von IV2 verbunden ist, und einen Niedrigpotenzialknoten, der mit dem Gate von M1 verbunden ist, aufweist. Das Element 30 umfasst ferner ei nen PMOS-Nebenschluss-Steuertransistor M3, dessen Gate mit dem Ausgang des Inverters IV1 verbunden ist, dessen Source mit Vcc verbunden ist, und dessen Drain ebenfalls mit dem Ga te von M1 verbunden ist. Das Impedanzelement 40 umfasst einen Widerstand R4, der einen Hochpotenzialknoten, der mit Vcc verbunden ist, und einen Niedrigpotenzialknoten, der mit der Körpermasse von M1 verbunden ist, aufweist. Das Element 40 umfasst ferner einen PMOS-Nebenschluss-Steuertransistor M4, dessen Gate mit dem Ausgang des Inverters IV1 verbunden ist, dessen Source mit Vcc verbunden ist, und dessen Drain mit der Körpermasse von M1 verbunden ist. Die Widerstände R3 und R4 haben vorzugsweise einen Widerstandswert von jeweils etwa ei nem Kiloohm. FIG. 4 shows a preferred embodiment of the high-frequency switch circuit shown in FIG. 2 based on a PMOS transistor. The circuit 10 'comprises an inverter 20 , a first impedance element 30 , a second impedance element 40 , and a pass gate transistor M1. Impedance element 30 includes a resistor R3, which has a high potential node connected to the output of IV2 and a low potential node connected to the gate of M1. Element 30 further includes a PMOS shunt control transistor M3, the gate of which is connected to the output of inverter IV1, the source of which is connected to Vcc, and the drain of which is also connected to the gate of M1. The impedance element 40 includes a resistor R4, which has a high potential node connected to Vcc and a low potential node connected to the body mass of M1. Element 40 further includes a PMOS shunt control transistor M4, the gate of which is connected to the output of inverter IV1, the source of which is connected to Vcc, and the drain of which is connected to the body mass of M1. The resistors R3 and R4 preferably each have a resistance value of approximately one kiloohm.

Beim Betrieb stellt die Schaltung 10' aus Fig. 4 Pfade rela tiv hoher Impedanz am Gate und an der Körpermasse von M1 be reit, die es zuvor nicht gab. Die dargestellte Anordung be wirkt eine bedeutende Veränderung in der Frequenzantwort der Schaltung 10' im Vergleich zu der der Schaltung des Standes der Technik aus Fig. 1. Insbesondere wenn ein logisch nied riges Signal LOW an EN zugeführt wird, wird durch den Ausgang von IV1 den Gates der Transistoren M3 und M4 ein logisch ho hes Signal HIGH zugeführt, wodurch diese Transistoren ausge schaltet werden und der Signalpfad auf das Gate und die Kör permasse von M1 gelegt wird. Das Signal LOW bei EN führt über die Widerstände R3 und R4 zu einer Verbindung von Gate und Körpermasse von M1 auf die Masse GND, sodass der Durchlass gattertransistor eingeschaltet ist. Die Widerstandswerte von R3 und R4 sind vorzugsweise so gewählt, dass gewährleistet ist, dass der Unterschied in den Potenzialen von Gate und Körpermasse ausreichend ist, um M1 eingeschaltet zu lassen, um die Übertragung eines Signals zwischen den Knoten A und B zu ermöglichen, ohne dass gleichzeitig ein parasitärer Impe danznebenschlusspfad im Transistor M1 zur Masse GND entwic kelt wird, die der Bezugspunkt für den Potenzialabfall über R3 oder R4 ist.In operation, the circuit 10 'of FIG. 4 provides relatively high impedance paths at the gate and body mass of M1 which did not previously exist. The arrangement shown causes a significant change in the frequency response of the circuit 10 'compared to that of the prior art circuit of Fig. 1. Especially when a logic low signal LOW is supplied to EN, the output of IV1 will Gates of the transistors M3 and M4 a logic high signal HIGH fed, whereby these transistors are switched off and the signal path is placed on the gate and the body mass of M1. The signal LOW at EN leads via the resistors R3 and R4 to a connection of the gate and body mass from M1 to the ground GND, so that the pass gate transistor is switched on. The resistance values of R3 and R4 are preferably chosen so as to ensure that the difference in the potentials of the gate and body mass is sufficient to leave M1 switched on in order to enable a signal to be transmitted between nodes A and B without at the same time a parasitic impedance shunt path is developed in transistor M1 to ground GND, which is the reference point for the potential drop across R3 or R4.

Um die Beschreibung der Betriebsweise der Schaltung 10' aus Fig. 4 zu beenden: Wenn an EN ein logisch hohes Signal HIGH zugeführt wird, wird durch den Ausgang von IV1 den Gates der Transistoren M3 und M4 ein logisch niedriges Signal LOW zuge führt, wodurch diese Transistoren eingeschaltet werden, und wodurch der Signalpfad auf das Gate und die Körpermasse von M1 auf das Potenzial von Vcc gelegt wird. Das hohe Signal HIGH bei EN führt über die Transistoren M3 bzw. M4 zu einer Verbindung des Gates und der Körpermasse von M1 mit Vcc, so dass dieser Durchlassgattertransistor ausgeschaltet ist. Sind die Transistoren M3 und M4 eingeschaltet, so bleibt der Transistor M1 ausgeschaltet, da dies der Pfad mit der niedrigeren Impedanz ist.To end the description of the operation of the circuit 10 'of Fig. 4: If a logic high signal HIGH is supplied, the output of IV1 leads to the gates of transistors M3 and M4, a logic low signal LOW, which leads to this Transistors are turned on, and thereby the signal path on the gate and the body mass of M1 is placed on the potential of Vcc. The high signal HIGH at EN leads via the transistors M3 and M4 to a connection of the gate and the body mass of M1 to Vcc, so that this pass gate transistor is switched off. If transistors M3 and M4 are switched on, transistor M1 remains switched off since this is the path with the lower impedance.

Eine zweite bevorzugte Ausführungsform der in Fig. 2 gezeig ten erfindungsgemäßen Hochfrequnzschalterschaltung ist als Schaltkreis 10" in Fig. 5 gezeigt. Der Schaltkreis 10" um fasst eine Inverterstufe 20, ein erstes Impedanzelement 30, ein zweites Impedenzelement 40, und einen Durchlassgatter transistor M1, wie zuvor gezeigt. Das Impedanzelement 30 um fasst einen PMOS-Nebenschluss-Steuertransistor M3, der in der oben unter Bezug auf die Schaltung 10' aus Fig. 4 beschrie benen Weise eingebaut ist, und außerdem einen Transistor M5. Das Gate des NMOS-Transistors M5 ist mit dem Ausgang des In verters IV1 verbunden, seine Source ist mit dem Gate von M1 verbunden, und sein Drain und seine Körpermasse ist mit GND verbunden. Das Impedanzelement 40 umfasst einen PMOS- Nebenschluss-Steuertransistor M4, der in der Weise, wie sie oben unter Bezug auf die Schaltung 10' aus Fig. 4 beschrie ben wurde, eingebaut ist, und außerdem einen Transistor M6. Das Gate des PMOS-Transistors M6 ist mit dem Ausgang des In verters IV2 verbunden, sein Drain ist mit der Körpermasse von M1 verbunden, und seine Source und seine Körpermasse sind mit Vcc verbunden.A second preferred embodiment of the high-frequency switch circuit according to the invention shown in FIG. 2 is shown as a circuit 10 "in FIG. 5. The circuit 10 " comprises an inverter stage 20 , a first impedance element 30 , a second impedance element 40 , and a pass gate transistor M1, as shown before. The impedance element 30 includes a PMOS shunt control transistor M3, which is installed in the manner described above with reference to the circuit 10 'of FIG. 4, and also a transistor M5. The NMOS transistor M5 has its gate connected to the output of inverter IV1, its source connected to the gate of M1, and its drain and body ground connected to GND. The impedance element 40 comprises a PMOS shunt control transistor M4, which is installed in the manner described above with reference to the circuit 10 'in FIG. 4, and also a transistor M6. The gate of PMOS transistor M6 is connected to the output of inverter IV2, its drain is connected to the body mass of M1, and its source and body mass are connected to Vcc.

Beim Betrieb stellt die Schaltung 10" aus Fig. 5 Pfade rela tiv hoher Impedanz an dem Gate und der Körpermasse M1 bereit, die es zuvor noch nicht gab. Die dargestellte Anordnung be wirkt eine bedeutende Veränderung in der Frequenzantwort der Schaltung 10", im Vergleich zu der der Schaltung des Standes der Technik aus Fig. 1. Insbesondere wenn ein logisch nied riges Signal LOW dem Knoten EN zugeführt wird, wird den Gates der Transistoren M3, M4 und M5 über den Ausgang von IV1 ein logisch hohes Signal HIGH zugeführt, wodurch die Transistoren M3 und M4 ausgeschaltet werden und der Transistor M5 einge schaltet wird. Das Signal LOW bei EN führt über den Transi stor M5 zu einer Verbindung des Gates von M1 mit GND. Außer dem schaltet das Signal LOW am Ausgang des Inverters IV2 den Transistor M6 ein, sodass die Körpermasse von M1 mit Vcc ver bunden ist, wodurch gewährleistet wird, dass der Durchlass gattertransistor M1 eingeschaltet ist. Die mit den Transistoren M5 und M6 verbundenen Kapazitäten stellen eine ausrei chende Impedanz bereit, um zu gewährleisten, dass der Unter schied in den Potenzialen des Gitters und der Körpermasse ausreichend ist, um M1 eingeschaltet zu lassen, um es zu er möglichen, dass ein Signal zwischen den Knoten A und B über tragen wird, ohne dass gleichzeitig ein parasitärer Impedanz- Nebenschlusspfad entwickelt wird.In operation, the circuit 10 "of FIG. 5 provides relatively high impedance paths to the gate and body mass M1 that have not previously existed. The arrangement shown causes a significant change in the frequency response of the circuit 10 " in comparison to the circuit of the prior art from FIG. 1. In particular when a logic low signal LOW is supplied to node EN, the gates of transistors M3, M4 and M5 are supplied with a logic high signal HIGH via the output of IV1, whereby the transistors M3 and M4 are turned off and the transistor M5 is turned on. The signal LOW at EN leads via the transistor M5 to a connection of the gate from M1 to GND. In addition, the signal LOW at the output of the inverter IV2 turns on the transistor M6, so that the body mass of M1 is connected to Vcc, which ensures that the pass gate transistor M1 is turned on. The capacitances connected to the transistors M5 and M6 provide sufficient impedance to ensure that the difference in the potentials of the grid and the body mass is sufficient to keep M1 switched on to enable a signal is transmitted between nodes A and B without simultaneously developing a parasitic impedance shunt path.

Um die Beschreibung der Betriebsweise der Schaltung 10" aus Fig. 5 zu beenden: Wenn an EN ein logisch hohes Signal HIGH zugeführt wird, wird den Gates der Transistoren M3, M4 und M5 über den Ausgang von IV1 ein logisch niedriges Signal LOW zu geführt, wodurch die Transistoren M3 und M4 eingeschaltet werden und der Transistor M5 ausgeschaltet wird. Das Signal HIGH bei bei EN führt über den Transistor M3 zu einer Verbin dung des Gates von M1 mit Vcc, sodass dieser Durchlassgatter transistor ausgeschaltet ist. Außerdem schaltet das Signal HIGH am Ausgang des Inverters IV2 den Transistor M6 aus, so das die Körpermasse von M1 mit Vcc verbunden ist, wodurch ge währleistet wird, dass der Durchlassgattertransistor M1 aus geschaltet ist. Sind die Transistoren M3 und M4 eingeschal tet, bleibt der Transistor M1 ausgeschaltet, da dies der Pfad mit der niedrigeren Impedanz ist.To end the description of the operation of the circuit 10 "from FIG. 5: If a logic high signal HIGH is supplied to EN, a logic low signal LOW is fed to the gates of the transistors M3, M4 and M5 via the output of IV1, whereby the transistors M3 and M4 are switched on and the transistor M5 is switched off. The signal HIGH at EN causes the gate of M1 to be connected to Vcc via the transistor M3, so that this pass gate transistor is switched off. In addition, the signal HIGH switches on Output of inverter IV2 turns transistor M6 off, so that the body mass of M1 is connected to Vcc, thereby ensuring that pass gate transistor M1 is turned off, and if transistors M3 and M4 are turned on, transistor M1 remains off as this is the path with the lower impedance.

Der Vorteil, der mit der Einführung der Impedanzelemente 30 und 40 aus Fig. 2 verbunden ist, kann deutlich an den in Fig. 6 gezeigten Wellenformen gesehen werden. Fig. 6 ist ein Bodediagramm, das den logarithmischen Abfall des Potentials eines Signals, das durch eine Durchlassgatterschaltung über tragen wird, bei Änderung der Frequenz zeigt. Die Wellenform 200 stellt die Frequenzantwort dar, die mit der Schalter schaltung des Stands der Technik aus Fig. 1 verbunden ist, während die Wellenform 300 die Frequenzantwort darstellt, die mit der Hochfrequenzschalterschaltung 10" aus Fig. 5 ver bunden ist. Die Figur zeigt den -3 dB-Abfallpegel. Dieser Ab fallpegel stellt eine herkömmlicherweise verwendete Kennzahl dar, die verwendet wird, um das verwendbare Durchlassband ei nes Systems zu beschreiben. Bei der Schaltung des Stands der Technik, die durch die Wellenform 200 dargestellt wird, be trägt die zugehörige -3 dB-Frequenz etwa 350 MHz. Bei der erfindungsgemäßen Schalterschaltung 10" beträgt die -3 dB- Frequenz geringfügig mehr als etwa 900 MHz, dies ist eine Verbesserung von näherungsweise mehr als dem 2,5-fachen. Es ist ersichtlich, dass die erfindungsgemäße Schalterschaltung als herkömmliche Durchlassgattervorrichtung verwendet werden kann, mit einer Durchlassfrequenzbandbreite, die bedeutend größer ist als die, die mit zuvor erhältlichen Durchlassgat tervorrichtungen auf MOS-Basis zur Verfügung standen. Sie er laubt es, dass sich die Potenziale an Gate und Körpermasse des Transistors M1 mit dem Eingangssignal am Knoten A oder B ändern, anstatt dass sie über einen Niedrigimpedanzpfad mit Vcc oder GND verbunden werden.The advantage associated with the introduction of impedance elements 30 and 40 from FIG. 2 can be clearly seen from the waveforms shown in FIG. 6. Fig. 6 is a bottom diagram showing the logarithmic drop in the potential of a signal carried by a pass gate circuit when the frequency changes. Waveform 200 represents the frequency response associated with the prior art switch circuit of FIG. 1, while waveform 300 represents the frequency response associated with high frequency switch circuit 10 "of FIG. 5. The figure shows that This drop level is a conventionally used measure used to describe the usable passband of a system, and the circuitry of the prior art represented by waveform 200 is the same -3 dB frequency about 350 MHz. In the switch circuit 10 "according to the invention, the -3 dB frequency is slightly more than about 900 MHz, this is an improvement of approximately more than 2.5 times. It can be seen that the switch circuit according to the invention can be used as a conventional pass gate device with a pass frequency bandwidth which is significantly larger than that which was available with previously available pass gate devices based on MOS. It allows the potentials at gate and body mass of transistor M1 to change with the input signal at node A or B, rather than being connected to Vcc or GND via a low impedance path.

Claims

1. High-frequency switch circuit ( 10 , 10 ', 10 ", 100 ) for controlling the transmission of an electrical signal between a first node (A) and a second node (B), the electrical signal from the first node (A) to the second Node (B) or from the second node (B) can be transmitted to the first node (A), the high-frequency switch circuit being feedable via a high-potential supply rail (Vcc) and a low-potential supply rail (GND), the switch circuit comprising :

1. a.) An enable signal node (EN) for receiving a switch circuit activation signal;
2. b.) A MOS transmission transistor (M1, M2), the source of which is connected to the first node (A) and the drain of which is connected to the second node ( 8 );
3. c.) An impedance element ( 30 , 130 ) which is installed between the release node gnalknoten (EN) and the gate of the MOS transfer transistor (M1, M2).

2. Switch circuit according to claim 1, further comprising a second impedance element ( 40 , 140 ), the rails between the body mass of the MOS transmission transistor (M1, M2) and one of the supply rails (Vcc, GND) is installed.

3. Switch circuit ( 100 ) according to claim 2, in which the MOS transmission transistor is an NMOS transistor (M2), and in which the second impedance element ( 140 ) between the body mass of the MOS transmission transistor and the low potential supply rail (GND) installed is.

4. Switch circuit ( 10 , 10 ', 10 ") according to claim 2, in which the MOS transmission transistor is a PMOS transistor (M1), and in which the second impedance element ( 40 ) between the body permasse of the MOS transmission transistor (M1 ) and the high potential supply rail (Vcc) is installed.

5. Switch circuit according to claim 4, further comprising an inverter stage ( 20 , 120 ), which is formed from one or more pairs of inverters (IV1, IV2), the gnalkoden between the release signal (EN) and the impedance element ( 30 , 130 ) installed are.

6. Switch circuit ( 10 ') according to claim 5, wherein the impedance element ( 30 ) comprises a resistor (R3) having a high potential node which is connected to an output of the inverter stage ( 20 ) and a low potential node which is connected to the gate of the PMOS transmission transistor (M1) is connected.

7. Switch circuit according to claim 6, wherein the resistance (R3) of the impedance element ( 30 ) has a resistance value of one kiloohm or more.

8. Switch circuit according to claim 6, wherein the inverter stage comprises a first inverter (IV1) which is connected in series with a second inverter (IV2), both having an input and an output, and wherein the enable signal node (EN) is connected to the input of the first inverter (IV1) and the output of the second inverter (IV2) is connected to the high potential node of the resistor (R3), the impedance element ( 30 ) further comprising an impedance PMOS transistor (M3), the gate of which is connected to the output of the first inverter (IV1), the source of which is connected to the high-potential supply rail (Vcc), and the drain of which is connected to the gate of the PMOS transmission transistor (M1).

9. switch circuit ( 10 ') according to any one of claims 5 to 8, wherein the second impedance element ( 40 ) is a second resistor (R4) having a high potential node, which is connected to the high-potential zial-supply rail (Vcc), and one Low-potential zialknoten, which is connected to the body mass of the PMOS transmission transistor (M1).

10. Switch circuit according to claim 9, wherein the second resistor (R4) of the second impedance element ( 40 ) has a resistance value of one kiloohm or more.

Switching circuit according to claim 9, wherein the inverter stage ( 20 ) comprises a first inverter (IV1) which is connected in series with a second inverter (IV2), both of which have an input and an output and the enable signal node (EN) is connected to the input of the first inverter (IV1) and the output of the second inverter (IV2) is connected to the high potential node of the resistor (R3) of the impedance element ( 30 ), the second impedance element ( 40 ) further comprises a PMOS transistor (M4), the gate of which is connected to the output of the first inverter (IV1), the source of which is connected to the high-potential supply rail (Vcc), and the drain of which is connected to the body mass of the PMOS transmission transistor .

12. Switch circuit ( 10 ") according to claim 5, wherein the impedance element ( 30 ) comprises an impedance NMOS transistor (M5), the gate of which is connected to an output of the inverter stage, the drain of which is connected to the gate of the PMOS transmission train sistors (M1) is connected, and its source and its body are connected to the low-potential supply rail (GND).

13. Switch circuit according to claim 12, wherein the inverter stage ( 20 ) comprises a first inverter (IV1), which is connected in series with a second inverter (IV2), both having an input and an output, and wherein the release signal node (EN) is connected to the input of the first inverter and the output of the first inverter (IV1) is connected to the gate of the impedance NMOS transistor (M5), the impedance element ( 30 ) further comprising an impedance PMOS transistor ( M3), the gate of which is connected to the output of the first inverter (IV1), the source of which is connected to the high-potential supply rail (Vcc), and the drain of which is connected to the gate of the PMOS transmission transistor (M1).

14. Switch circuit ( 10 ") according to claim 5, wherein the second impedance element ( 40 ) comprises an impedance PMOS transistor (M6), the gate of which is connected to an output of the inverter stage, the source and the body mass of which have the high potential - Supply rail (Vcc) are connected, and its drain is connected to the body mass of the PMOS transmission transistor (M1).

15. Switch circuit according to claim 14, wherein the inverter stage ( 20 ) comprises a first inverter (IV1), which is connected in series with a second inverter (IV2), both having an input and an output, and wherein the release signal node (EN) is connected to the input of the first inverter (IV1) and the output of the second inverter (IV2) is connected to the gate of the impedance PMOS transistor (M6) of the second impedance element ( 40 ), the second impedance element ( 40 ) further comprises a second impedance PMOS transistor (M4), the gate of which is connected to the output of the first inverter (IV1), the source of which is connected to the high-potential supply rail (Vcc), and the drain of which is connected to the body sse of the PMOS transmission transistor (M1) is connected.

16. High frequency switch circuit for controlling the transmission of an electrical signal between a first node and a second node, wherein the electrical signal can be transmitted from the first node to the second node or from the second node to the first, and wherein the radio frequency switch circuit by a High-potential supply rail and a low-potential supply rail can be fed, the switch circuit comprising:

1. a.) A MOS transmission transistor, the source of which is connected to the first node and the drain of which is connected to the second node; and
2. b.) An impedance element, which is connected to the gate of the MOS transmission transistor, the impedance element serving to separate the gate from the supply rails.