DE10029035C1 - Process for processing a wafer - Google Patents
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Abstract
Die Erfindung betrifft ein Verfahren zur Bearbeitung eines scheibenförmigen Wafers (1), bei welchem unter Zwischenlagerung einer Schutzschicht (4) auf einen Wafer (1) ein Träger-Wafer (2) aufgebracht wird. Der Träger-Wafer (2) wird mit dem Wafer (1) mittels einer Verbindungsschicht (5) lösbar verbunden. An der freiliegenden Scheibenseite des Wafers (1) werden Bearbeitungsschritte durchgeführt, wonach der Träger-Wafer (2) durch Entfernen der Verbindungsschicht (5) vom Wafer (1) abgelöst wird.The invention relates to a method for processing a disk-shaped wafer (1), in which a carrier wafer (2) is applied to a wafer (1) with the interim storage of a protective layer (4). The carrier wafer (2) is detachably connected to the wafer (1) by means of a connecting layer (5). Processing steps are carried out on the exposed wafer side of the wafer (1), after which the carrier wafer (2) is detached from the wafer (1) by removing the connecting layer (5).
Description
Die Erfindung betrifft ein Verfahren zur Bearbeitung eines Wafers.The invention relates to a method for processing a Wafer.
Derartige Wafer sind als dünne Halbleiterscheiben ausgebildet und dienen zur Herstellung von integrierten Schaltkreisen. Zur Herstellung derartiger integrierter Schaltkreise werden an dem Wafer verschiedene Bearbeitungsschritte durchgeführt.Such wafers are designed as thin semiconductor wafers and are used to manufacture integrated circuits. To manufacture such integrated circuits Various processing steps are carried out on the wafer.
Hierzu gehören beispielsweise Belichtungs- oder Ätzprozesse. Desweiteren zählen zu den Bearbeitungsprozessen Dotierprozes se wie zum Beispiel Implantationsprozesse zur Erzeugung von vorgegebenen Dotierprofilen.These include, for example, exposure or etching processes. Furthermore, the processing processes include doping processes such as implantation processes for the generation of given doping profiles.
Bei der Durchführung derartiger Bearbeitungsschritte treten insbesondere dann Probleme auf, wenn diese an besonders dün nen Wafern durchgeführt werden sollen.When performing such processing steps occur in particular problems when these are particularly thin wafers.
Bei zahlreichen Anwendungen von integrierten Schaltkreisen werden elektrisch aktive Dicken von deutlich kleiner als 100 µm gefordert, so dass auch die Dicken der zu bearbeitenden Wafer im Idealfall in dieser Größenordnung liegen.For numerous integrated circuit applications become electrically active thicknesses of significantly less than 100 µm required so that the thicknesses of the machined Ideally, wafers are of this size.
Die Bearbeitung derartig dünner Wafer lässt sich oft nur mit hohen Ausschussraten infolge mechanischen Bruchs oder Verbie gung der Wafer durchführen.The processing of such thin wafers can often only be done with high rejection rates due to mechanical breakage or verbie the wafer.
Zudem können an besonders dünnen Wafern bestimmte Bearbei tungsprozesse nur mit stark erhöhtem Aufwand oder überhaupt nicht durchgeführt werden. In addition, certain processes can be carried out on particularly thin wafers processes only with much increased effort or at all not be carried out.
Sollen beispielsweise in Wafern frei wählbare Dotierprofile zur Herstellung von Transistoren oder dergleichen erzeugt werden, so sind deren Eigenschaften aufgrund der geringen Di cke des Wafers nur begrenzt vorgebbar. Beispiele hierfür sind Rückseiten-Emitter und Feldstopp-Dotierungen von Insulated Gate Bipolar Transistoren und den dazugehörigen Freilaufdio den, deren Spannungsklasse aufgrund der Probleme bei der Be arbeitung von dünnen Silizium-Wafern nach unten begrenzt ist. In diesem Zusammenhang wird auf das Lexikon der Elektronik und Mikroelektronik, hrsg. von D. Sautter und H. Weinerth, 2. Aufl., VDI, 1993, Seiten 462 und 463, verwiesen.For example, freely selectable doping profiles in wafers generated for the production of transistors or the like are, their properties due to the low Di The wafer can only be specified to a limited extent. examples for this are Backside emitters and field stop doping from Insulated Gate bipolar transistors and the associated freewheel diodes the, whose voltage class due to the problems with loading processing of thin silicon wafers is limited. In this context, the lexicon of electronics and microelectronics, ed. by D. Sautter and H. Weinerth, 2nd edition, VDI, 1993, pages 462 and 463.
Aus der DE 35 24 301 A1 ist ein Verfahren zum Herstellen von
Halbleiterelementen bekannt, bei dem:
DE 35 24 301 A1 discloses a method for producing semiconductor elements, in which:
- - ein Wafer auf einer Trägerplatte aufgeklebt wird,A wafer is glued onto a carrier plate,
- - der Wafer in einzelne Halbleiterelemente zertrennt wird, die weiterhin auf der Trägerplatte aufgeklebt sind,The wafer is cut into individual semiconductor elements, that are still glued to the carrier plate,
- - die Zwischenräume zwischen den Halbleiterelementen mit Si likonkautschuk aufgefüllt werden,- The spaces between the semiconductor elements with Si be filled with silicone rubber,
- - die entstehende Folie an einen Halterahmen angeklebt wird,- the resulting film is glued to a holding frame,
- - die Trägerplatte abgelöst wird,- the carrier plate is detached,
- - bei dem die Halbleiterelemente gemeinsam weiterbearbeitet werden,- in which the semiconductor elements are further processed together become,
- - und bei dem die Halbleiterelemente nach der Bearbeitung vereinzelt werden.- And in which the semiconductor elements after processing be isolated.
Aus der AT 32 44 35 ist ein Verfahren zum Herstellen von
Halbleiterbauelementen bekannt, bei dem:
AT 32 44 35 discloses a method for producing semiconductor components, in which:
- - ein Wafer auf einer Unterlage aufgeklebt wird,- a wafer is glued to a base,
- - der Wafer in einzelne Halbleiterelemente zertrennt wird, die weiterhin auf der Unterlage aufgeklebt sind,The wafer is cut into individual semiconductor elements, that are still glued to the base,
- - die Zwischenraume zwischen den Halbleiterelementen mit Si likonkautschuk aufgefüllt werden, - The spaces between the semiconductor elements with Si be filled with silicone rubber,
- - die Unterlage entfernt wird,- the pad is removed,
- - die Halbleiterbauelemente weiter bearbeitet werden, und- The semiconductor components are processed further, and
- - bei dem vereinzelt wird, wenn ein einzelnes Halbleiterbau element benötigt wird.- which is isolated when a single semiconductor element is needed.
Aus der US 3 947 303 ist ein Verfahren zum Herstellen einer
oberflächenstabilisierenden Schutzschicht für ein Halbleiter
bauelement bekannt, bei dem:
From US 3 947 303 a method for producing a surface stabilizing protective layer for a semiconductor component is known, in which:
- - auf einer Trägerplatte aus Metall eine Plastschicht aufge bracht wird,- Put a plastic layer on a metal support plate is brought
- - die Trägerplatte Vorsprünge hat, auf denen jeweils ein Wa fer mit Hilfe der Plastschicht aufgeklebt wird,- The carrier plate has projections, on each of which a Wa is glued on with the help of the plastic layer,
- - zwischen den Wafern Lack eingefüllt wird, der eine Schutz schicht bildet, und- Lacquer is filled between the wafers, which is a protection layer forms, and
- - bei dem die Wafer gemeinsam weiter bearbeitet werden.- in which the wafers are processed further together.
Der Erfindung liegt die Aufgabe zugrunde ein Verfahren der eingangs genannten Art so auszubilden, dass auch dünne Wafer mit geringem Aufwand fehlerfrei bearbeitet werden können.The invention has for its object a method of type mentioned in the beginning so that even thin wafers can be processed error-free with little effort.
Zur Lösung dieser Aufgabe sind die Merkmale des Anspruchs 1 vorgesehen. Vorteilhafte Ausführungsformen und zweckmäßige Weiterbildungen der Erfindung sind in den Unteransprüchen be schrieben.To achieve this object, the features of claim 1 intended. Advantageous embodiments and expedient Developments of the invention are in the dependent claims wrote.
Erfindungsgemäß erfolgt die Durchführung von Bearbeitungs schritten an einem Wafer, welcher lösbar mit einem Träger- Wafer verbunden ist.According to the invention, machining is carried out steps on a wafer, which can be detached with a carrier Wafer is connected.
Hierzu wird zunächst eine Schutzschicht auf eine erste Schei benseite des Wafers aufgebracht und dann der Träger-Wafer auf der die Schutzschicht tragenden Scheibenseite des Wafers po sitioniert.For this purpose, a protective layer is first applied to a first piece applied to the side of the wafer and then the carrier wafer the wafer side of the wafer carrying the protective layer po sitioned.
Daraufhin wird der Träger-Wafer mit dem Wafer durch Aufbrin gen einer Verbindungsschicht verbunden, wobei ein Teil der Verbindungsschicht in Löcher im Träger-Wafer eingebracht wird und auf den durch die Löcher freiliegenden Teilen der Schutz schicht aufliegt.Thereupon the carrier wafer with the wafer is applied by means of application connected to a connecting layer, a part of the Connection layer is introduced into holes in the carrier wafer and protection on the parts exposed through the holes layer is on.
Dann werden die notwendigen Bearbeitungsschritte an der zwei ten freiliegenden Scheibenseite des Wafers durchgeführt.Then the necessary processing steps on the two exposed wafer side of the wafer.
Schließlich wird der Träger-Wafer durch Entfernen der Verbin dungsschicht vom Wafer abgelöst und dann vorzugsweise die Schutzschicht entfernt.Finally, the carrier wafer is removed by removing the connector detached layer of the wafer and then preferably the Protective layer removed.
Ein wesentlicher Vorteil dieses Verfahrens besteht darin, dass auch bei sehr geringen Dicken des Wafers, die insbeson dere unterhalb von 100 µm liegen können, durch die Verbindung mit dem Träger-Wafer eine fehlerfreie Durchführung von Bear beitungsschritten am Wafer gewährleistet ist. Insbesondere ist gewährleistet, dass bei der Durchführung der Bearbei tungsschritte die Wafer nicht brechen oder durchgebogen wer den, so dass die Ausschussraten entsprechend gering sind. Da mit kann insbesondere auch kostengünstiges Standardequipment zur Durchführung der Bearbeitungsschritte verwendet werden, ohne dass die Ausschussrate bei der Bearbeitung der Wafer er höht wird.A major advantage of this process is that that even with very small thicknesses of the wafer, which in particular which can be below 100 µm, through the connection with the carrier wafer an error-free execution of Bear processing steps on the wafer is guaranteed. In particular it is guaranteed that when carrying out the machining steps do not break or bend the wafer so that the reject rates are correspondingly low. because can also be used for low-cost standard equipment are used to carry out the processing steps, without the reject rate when processing the wafers is increased.
Ein weiterer Vorteil des erfindungsgemäßen Verfahrens besteht in der Verwendung einer Verbindungsschicht um den jeweiligen Wafer am Träger-Wafer zu fixieren. Durch die zwischen Träger- Wafer und Wafer liegende Verbindungsschicht kann die Verbin dung unabhängig von den Topographien des Träger-Wafers und Wafers zuverlässig hergestellt werden. Zudem ist vorteilhaft, dass diese Verbindung unempfindlich gegen externe Partikel ist. Weiterhin kann die Verbindungsschicht in ihren chemi schen und mechanischen Eigenschaften so gewählt werden, dass die Verbindung zwischen Träger-Wafer und Wafer einerseits stabil und reproduzierbar ausgebildet ist und andererseits auf einfache Weise, insbesondere durch den Einsatz von Lö sungsmitteln, wieder gelöst werden kann.Another advantage of the method according to the invention is in using a tie layer around each To fix the wafer to the carrier wafer. By the between carrier The connection can be made between the wafer and the wafer-lying connection layer independent of the topographies of the carrier wafer and Wafers are reliably manufactured. It is also advantageous that this compound is insensitive to external particles is. Furthermore, the chemi and mechanical properties are selected so that the connection between the carrier wafer and the wafer on the one hand is stable and reproducible and on the other hand in a simple way, especially by using Lö can be solved again.
Dabei verhindert eine auf den Wafer aufgebrachte Schutz schicht unerwünschte Beschädigungen des Wafers bei der Ver bindung mit dem Träger-Wafer oder bei der Ablösung vom Trä ger-Wafer.Protection applied to the wafer prevents this layer unwanted damage to the wafer when ver bond with the carrier wafer or when detaching from the carrier ger wafer.
Ausführungsbeispiele der Erfindung werden im nachstehenden anhand der Zeichnungen erläutert. Es zeigen:Embodiments of the invention are described below with reference to the drawings explained. Show it:
Fig. 1a: Schematische Darstellung eines Wafers und eines in Abstand zu diesem angeordneten Träger-Wafers. FIG. 1a: Schematic representation of a wafer and the other in spaced on this carrier wafer.
Fig. 1b: Ausschnitt des auf dem Wafer positionierten und über eine Verbindungsschicht mit diesem verbunde nen Träger-Wafers gemäß Fig. 1a. FIG. 1b: Extract of positioned on the wafer and through a connection with this layer composites NEN carrier wafer according to Fig. 1a.
Fig. 1c: Vergrößerter Ausschnitt der Darstellung gemäß Fig. 1b. Fig. 1c shows an enlarged detail of the view according to Fig. 1b.
Fig. 2: Erstes Ausführungsbeispiel einer Struktur des mit dem Träger-Wafer verbundenen Wafers. Fig. 2: first embodiment of a structure of the wafer connected to the support wafer.
Fig. 3: Zweites Ausführungsbeispiel einer Struktur des mit dem Träger-Wafer verbundenen Wafers. Fig. 3: second embodiment of a structure of the wafer connected to the support wafer.
Fig. 1 zeigt schematisch einen Ausschnitt eines scheibenför migen Wafers 1, welcher zur Herstellung von integrierten Schaltkreisen oder dergleichen verwendet wird. Der Wafer 1 besteht vorzugsweise aus Silizium und weist eine geringe Dicke auf, die typischerweise deutlich unterhalb von 100 µm liegt. Fig. 1 shows schematically a section of a wafer-shaped wafer 1 , which is used for the production of integrated circuits or the like. The wafer 1 is preferably made of silicon and has a small thickness, which is typically well below 100 μm.
Zur Herstellung der integrierten Schaltkreise sind an dem Wa fer 1 unterschiedliche Bearbeitungsschritte durchzuführen. Beispiele hierfür sind Lithographieprozesse, Ätzprozesse, Im plantationsprozesse und dergleichen.To manufacture the integrated circuits, different processing steps are to be carried out on the wa fer 1 . Examples of this are lithography processes, etching processes, implantation processes and the like.
Im vorliegenden Ausführungsbeispiel werden an der Vorderseite des Wafers 1 diverse Hochtemperaturprozesse durchgeführt. Daran schließt eine Bearbeitung der Rückseite des Wafers 1 mit weiteren Bearbeitungsschritten an.In the present exemplary embodiment, various high-temperature processes are carried out on the front of the wafer 1 . This is followed by processing the back of the wafer 1 with further processing steps.
Erfindungsgemäß wird hierzu der Wafer 1 an einem Träger-Wafer 2 fixiert, der vorzugsweise aus monokristallinem Silizium be steht. Fig. 1a zeigt schematisch einen oberhalb des Wafers 1 positionierten Träger-Wafer 2. Der Träger-Wafer 2 weist mehrere in vorgegebenen Positionen angeordnete und den Trä ger-Wafer 2 axial durchsetzende Löcher 3 auf. Die Löcher 3 weisen abgeschrägte Flanken auf, so dass sich die Durchmesser der Löcher 3 zu ihren unteren, dem Wafer 1 zugewandten Rän dern hin kontinuierlich verjüngen. Die Dicke des Träger- Wafers 2 ist vorzugsweise erheblich größer als die Dicke des Wafers 1. Somit ist zwar der sehr dünn ausgebildete Wafer 1 empfindlich gegen mechanische Beschädigungen wie zum Beispiel Brechen oder Verbiegen, nicht jedoch der Träger-Wafer 2.According to the invention, the wafer 1 is fixed to a carrier wafer 2 , which is preferably made of monocrystalline silicon. Fig. 1a shows schematically a positioned above the wafer 1 carrier wafer 2. The carrier wafer 2 has a plurality of holes 3 arranged in predetermined positions and axially penetrating the carrier wafer 2 . The holes 3 have beveled flanks, so that the diameter of the holes 3 taper continuously towards their lower edges facing the wafer 1 . The thickness of the carrier wafer 2 is preferably considerably greater than the thickness of the wafer 1 . Thus, although the very thin wafer 1 is sensitive to mechanical damage, such as breaking or bending, the carrier wafer 2 is not .
Zum Schutz des Wafers 1 gegen derartige Beschädigungen bei den nachfolgenden Bearbeitungsschritten wird dieser mit dem Träger-Wafer 2 lösbar verbunden.To protect the wafer 1 against such damage in the subsequent processing steps, the latter is detachably connected to the carrier wafer 2 .
Hierzu wird zunächst auf die dem Träger-Wafer 2 zugewandte Vorderseite des Wafers 1 eine Schutzschicht 4 aufgebracht. For this purpose, a protective layer 4 is first applied to the front side of the wafer 1 facing the carrier wafer 2 .
Diese Schutzschicht 4 ist von einem Nitrid gebildet. Vorzugs weise besteht die Schutzschicht 4 aus Silizium-Nitrid. Die Schutzschicht 4 schützt die Vorderseite des Wafers 1 bei der Herstellung der Verbindung mit dem Träger-Wafer 2.This protective layer 4 is formed by a nitride. The protective layer 4 is preferably made of silicon nitride. The protective layer 4 protects the front side of the wafer 1 when establishing the connection with the carrier wafer 2 .
Der Träger-Wafer 2 weist vorzugsweise nicht dargestellte Alignment-Marken auf. Mit diesen Alignment-Marken wird der Träger-Wafer 2 relativ zum Wafer 1 ausgerichtet und dann auf die Vorderseite des Wafers 1 aufgesetzt. Zur Sicherstellung des mechanischen Kontakts zwischen dem Wafer 1 und dem Trä ger-Wafer 2 wird eine nicht dargestellte mechanische Hilfsvorrichtung verwendet.The carrier wafer 2 preferably has alignment marks (not shown). With these alignment marks, the carrier wafer 2 is aligned relative to the wafer 1 and then placed on the front of the wafer 1 . To ensure the mechanical contact between the wafer 1 and the carrier wafer 2 , a mechanical auxiliary device, not shown, is used.
Zur Herstellung der Verbindung zwischen Wafer 1 und Träger- Wafer 2 wird, wie aus Fig. 1b ersichtlich, auf die Oberflä che des Träger-Wafers 2 eine Verbindungsschicht 5 aufge bracht.To establish the connection between wafer 1 and carrier wafer 2 , as can be seen from FIG. 1b, a connection layer 5 is applied to the surface of the carrier wafer 2 .
Die Verbindungsschicht 5 liegt dabei insbesondere an den Flanken der Löcher 3 des Träger-Wafers 2 und an den durch die Löcher 3 freiliegenden Teilen der mit der Schutzschicht 4 be schichteten Vorderseite des Wafers 1. Somit wird über die Verbindungsschicht 5 eine Verbindung zwischen Wafer 1 und Träger-Wafer 2 hergestellt, welche den Wafer 1 am Träger- Wafer 2 fixiert.The connecting layer 5 lies in particular on the flanks of the holes 3 of the carrier wafer 2 and on the parts exposed by the holes 3 of the front side of the wafer 1 coated with the protective layer 4 . A connection between wafer 1 and carrier wafer 2 is thus established via the connection layer 5 , which fixes the wafer 1 on the carrier wafer 2 .
Dabei ist besonders vorteilhaft, dass die Verbindungsschicht 5, wie in Fig. 1b dargestellt, Unebenheiten auf der Ober fläche des Wafers 1 ausgleicht, so dass die mittels der Ver bindungsschicht 5 hergestellte Verbindung unabhängig von der Topographie des Wafers 1 und auch des Träger-Wafers 2 ist. It is particularly advantageous that the connecting layer 5 , as shown in Fig. 1b, compensates for unevenness on the upper surface of the wafer 1 , so that the connection made by means of the connecting layer 5 is independent of the topography of the wafer 1 and also of the carrier wafer 2 is.
In einer bevorzugten Ausführungsform ist die Verbindungs schicht 5 von einem Oxid, vorzugsweise von einem Silizium- Oxid gebildet. Die Verbindungsschicht 5 wird dann vorzugswei se mittels eines CVD-Verfahrens aufgebracht. Besonders geeig net sind dabei LPCVD-Verfahren (low pressure CVD) oder PECVD- Verfahren (plasma enhanced CVD).In a preferred embodiment, the connecting layer 5 is formed from an oxide, preferably from a silicon oxide. The connection layer 5 is then preferably applied by means of a CVD method. LPCVD (low pressure CVD) or PECVD (plasma enhanced CVD) processes are particularly suitable.
Bei derartig ausgebildeten Verbindungsschichten 5 ist insbe sondere gewährleistet, dass die Verbindungsschicht 5 im Be reich der Löcher 3 auf der Wafer-Oberfläche konzentriert bleibt und nicht in angrenzende Hohlräume 6 zwischen Wafer 1 und Träger-Wafer 2, die insbesondere in Fig. 1c dargestellt sind, eindringt.In the case of connection layers 5 of this type, it is ensured in particular that the connection layer 5 remains concentrated in the region of the holes 3 on the wafer surface and not in adjacent cavities 6 between wafer 1 and carrier wafer 2 , which are shown in particular in FIG. 1c , penetrates.
Alternativ kann die Verbindungsschicht 5 von einem viskosen Medium wie zum Beispiel einem spin on Glas gebildet sein. In diesem Fall wird die Verbindungsschicht 5 mittels eines Auf schleuderverfahrens aufgebracht.Alternatively, the connection layer 5 can be formed from a viscous medium such as, for example, a spin on glass. In this case, the connection layer 5 is applied by means of a spin-on process.
Weiterhin kann die Verbindungsschicht 5 mittels galvanischer Abscheidung oder mittels eines PVD-Verfahrens aufgebracht werden.Furthermore, the connection layer 5 can be applied by means of galvanic deposition or by means of a PVD method.
An der Rückseite des am Träger-Wafer 2 fixierten Wafers 1 können Bearbeitungsschritte durchgeführt werden, ohne dass die Gefahr einer Beschädigung des Wafers 1 besteht. Beispiele für derartige Bearbeitungsprozesse sind schematisch in den Fig. 2 und 3 dargestellt.Processing steps can be carried out on the rear side of the wafer 1 fixed to the carrier wafer 2 without the risk of damage to the wafer 1 . Examples of such machining processes are shown schematically in FIGS. 2 and 3.
Bei dem in Fig. 2 dargestellten Ausführungsbeispiel ist der Träger so am Wafer 1 positioniert, dass die Löcher 3 des Trä ger-Wafers 2 im Bereich von Zellstrukturen 7 des Wafers 1 liegen. In the exemplary embodiment shown in FIG. 2, the carrier is positioned on the wafer 1 in such a way that the holes 3 of the carrier wafer 2 lie in the region of cell structures 7 of the wafer 1 .
In einem Bearbeitungsschritt sollen zur Erzeugung von Makro poren nur die Zellstrukturen 7 nicht jedoch die übrigen Ge biete des Wafers 1 belichtet werden. Hierzu wird Licht 8 auf den Träger-Wafer 2 gestrahlt, wobei das Licht 8 an dem licht- undurchlässigen Grundkörper des Trägers, der beispielsweise von einer mit positiven Ladungsträgern dotierten Schicht ge bildet ist, reflektiert wird. Dagegen durchdringt das Licht 8 die Verbindungsschicht 5 im Bereich der Löcher 3 des Träger- Wafers 2 und führt so zu einer Belichtung der dahinter lie genden Zellstrukturen 7.In one processing step, only the cell structures 7, but not the other regions of the wafer 1, are to be exposed to generate macro pores. For this purpose, light 8 is radiated onto the carrier wafer 2 , the light 8 being reflected on the opaque base body of the carrier, which is formed, for example, by a layer doped with positive charge carriers. In contrast, the light 8 penetrates the connection layer 5 in the region of the holes 3 of the carrier wafer 2 and thus leads to an exposure of the cell structures 7 lying behind it.
Fig. 3 zeigt ein Ausführungsbeispiel eines an einem Träger- Wafer 2 fixierten Wafers 1, der drei unterschiedlich dotierte Zonen 9, 10, 11 aufweist. Derartige Strukturen werden zur Herstellung von Common-Source Schaltkreisen benötigt. Eine Zone 9 ist von einem n--Implantationsgebiet gebildet. Eine zweite Zone 10 bildet das Gebiet der p-Implantation zur Ka nalherstellung. Eine dritte Zone 11 stellt das Gebiet der n+- Implantation für die Common-Source dieser Schaltkreise dar. Zwischen den von den Zonen 10 und 11 gebildeten Gebieten wer den strukturierte Kurzschlüsse 12 eingearbeitet. Derartige Prozesse sind an dünnen Wafern 1 nur mit Hilfe der erfin dungsgemäßen Verbindung des Wafers 1 mit dem Träger-Wafer 2 durchführbar. Fig. 3 shows an embodiment of a fixed to a wafer carrier 2 wafer 1, the three differently doped regions 9, 10, 11 has. Structures of this type are required for the production of common source circuits. A zone 9 is formed by an n - implantation area. A second zone 10 forms the area of p-implantation for channel production. A third zone 11 represents the area of the n + implantation for the common source of these circuits. Between the areas formed by the zones 10 and 11 , the structured short circuits 12 are incorporated. Such processes can be carried out on thin wafers 1 only with the aid of the connection according to the invention of the wafer 1 to the carrier wafer 2 .
Nach Abschluss dieser Bearbeitungsschritte wird der Wafer 1 wieder vom Träger-Wafer 2 abgelöst. Hierfür wird die Verbin dungsschicht 5 mittels eines Lösungsmittels entfernt. Vor zugsweise wird als Lösungsmittel Flusssäure verwendet.After completion of these processing steps, the wafer 1 is detached from the carrier wafer 2 again. For this, the connec tion layer 5 is removed by means of a solvent. Before preferably hydrofluoric acid is used as a solvent.
Prinzipiell kann unmittelbar nach Ablösen der Verbindungs schicht 5 auch die Schutzschicht 4 wieder vom Wafer 1 ent fernt werden. In principle, the protective layer 4 can be removed from the wafer 1 again immediately after the connection layer 5 has been detached.
In einer vorteilhaften Ausführungsform der Erfindung bleibt die Schutzschicht 4 an der Vorderseite des Wafers 1 so lange erhalten, bis ein weiterer Träger-Wafer 2 an der Rückseite des Wafers 1 mittels der Verbindungsschicht 5 fixiert wird, wobei auch an der Rückseite zuvor eine Schutzschicht 4 aufge tragen werden kann.In an advantageous embodiment of the invention, the protective layer 4 on the front side of the wafer 1 is retained until a further carrier wafer 2 is fixed on the rear side of the wafer 1 by means of the connecting layer 5 , a protective layer 4 also previously being applied to the rear side can be worn.
Dann können an der Vorderseite des am zweiten Träger-Wafers 2 fixierten Wafers 1 weitere Bearbeitungsschritte durchgeführt werden. Derartige Bearbeitungsschritte umfassen insbesondere eine Vorderseitenstrukturierung des Wafers 1, eine Mehrlagen metallisierung, eine Passivierung und dergleichen. Somit kön nen bei an Träger-Wafern 2 fixierten Wafern 1 nahezu sämtli che Bearbeitungsschritte durchgeführt werden. Lediglich die Rückseitenmetallisierung und die elektrische Messung der aus den Wafern 1 hergestellten integrierten Schaltkreise ist hiervon nicht abgedeckt.Then further processing steps can be carried out on the front side of the wafer 1 fixed to the second carrier wafer 2 . Such processing steps include, in particular, a front-side structuring of the wafer 1 , a multilayer metallization, a passivation and the like. Thus, with wafer 2 fixed to carrier wafers 1, almost all processing steps can be carried out. Only the rear side metallization and the electrical measurement of the integrated circuits produced from the wafers 1 are not covered by this.
Claims (16)
- - Aufbringen einer Schutzschicht (4) auf eine erste Seite des Wafers (1),
- - Positionierung eines Träger-Wafers (2) auf der die Schutz schicht (4) tragenden Seite des Wafers (1),
- - Verbinden des Träger-Wafers (2) mit dem Wafer (1) durch Aufbringen einer Verbindungsschicht (5), wobei ein Teil der Verbindungsschicht (5) in Löcher (3) im Träger-Wafer (2) eingebracht wird und auf den durch die Löcher (3) freiliegenden Teilen der Schutzschicht (4) aufliegt,
- - Durchführen von Bearbeitungsschritten an der zweiten frei liegenden Seite des Wafers (1),
- - Ablösen des Träger-Wafers (2) durch Entfernen der Verbin dungsschicht (5).
- - applying a protective layer ( 4 ) to a first side of the wafer ( 1 ),
- - Positioning of a carrier wafer ( 2 ) on the side of the wafer ( 1 ) carrying the protective layer ( 4 ),
- - Connecting the carrier wafer ( 2 ) to the wafer ( 1 ) by applying a connecting layer ( 5 ), a part of the connecting layer ( 5 ) being introduced into holes ( 3 ) in the carrier wafer ( 2 ) and onto which the Holes ( 3 ) of exposed parts of the protective layer ( 4 ),
- Performing processing steps on the second exposed side of the wafer ( 1 ),
- - Detaching the carrier wafer ( 2 ) by removing the connec tion layer ( 5 ).
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