DD266253A3

DD266253A3 - UNIVERSAL DIGITAL MFC RECEPTIONER

Info

Publication number: DD266253A3
Application number: DD30404987A
Authority: DD
Inventors: Peter Lenz; Johannes Schuchart
Original assignee: Leipzig Rft Nachrichtenelekt
Priority date: 1987-06-22
Filing date: 1987-06-22
Publication date: 1989-03-29
Also published as: DE3814727C2; DE3814727A1; CS372688A1; HUT49975A

Abstract

Anwendungsgebiet des universellen digitalen MFC-Empfaengers ist die digitale Vermittlungstechnik. Die erfindungsgemaessen Merkmale bestehen in der Optimierung der Organisation der Baugruppen Serien-Parallel-Wandler, Referenzsignalquelle, Multiplikator, Integrator, Ergebnisrechner, Ausgabetor und Ablaufsteuerschaltung. Der Multiplikator enthaelt einen Festwertspeicher, dessen Datenworte das normierte Produkt zweier Teiladressen aus Serien-Parallel-Wandler und Referenzsignalquelle sind. Die Referenzsignalquelle enthaelt einen Festwertspeicher, dessen Inhalte 8 kHz-Abtastproben von acht 0 grd. und 90 grd. phasenverschobenen Referenzsignalen sind. Der Integrator enthaelt einen Summationsspeicher fuer die Summation der 128 Multiplikationsergebnisse aus den Inhalten gleicher Kanalzeitlagen und des gleichen Referenzsignals fuer jeden der 16 virtuellen MFC-Empfaenger. Die Ausgabeschaltung enthaelt einen Bitzaehler, einen Rahmenzaehler, einen Adressrechner und eine Verknuepfungslogik. Sie steuert ueber einen Steuerbus den zeitmultiplexen Betrieb der 16 virtuellen MFC-Empfaenger. FigurThe field of application of the universal digital MFC receiver is digital switching technology. The inventive features consist in optimizing the organization of the modules serial-parallel converter, reference signal source, multiplier, integrator, result calculator, output gate and sequence control circuit. The multiplier contains a read-only memory whose data words are the normalized product of two partial addresses of series-parallel converter and reference signal source. The reference signal source contains a read-only memory whose contents 8 kHz samples of eight 0 grd. and 90 grd. phase shifted reference signals. The integrator contains a summation memory for summing the 128 multiplication results from the contents of the same channel timings and the same reference signal for each of the 16 MFC virtual receivers. The output circuit contains a bit counter, a frame counter, an address calculator, and a link logic. It controls the time-multiplexed operation of the 16 virtual MFC receivers via a control bus. figure

Description

Anwendungsgebiet der ErfindungField of application of the invention

Die Erfindung betrifft einen universellen digitalen MFC-Empfänger zur Realisierung von Wahl und Kennzoichengabovorfahron mit bis zu 8 Signalisierungsfrequenzen in FCM-codierter Form entsprechend der CCITT-EmpfoMung G.711 in digitalen Vermittlungseinrichtunoen der Nachrichtentechnik.The invention relates to a universal digital MFC receiver for the realization of dialing and Kennzoichengabovorfahron with up to 8 signaling frequencies in FCM encoded form according to the CCITT G.711 recommendation in digital Vermittseinrichtunoen the telecommunications.

-2- 266 253 Charakteristik des bekannten Standes der Technik-2- 266 253 Characteristic of the known state of the art

MFC-Empfänger müssen In der Lage sein, die dom jeweiligen Wahl- bzw. Kennzelchengabeverfchren entsprechenden Slgnallsierungeinformationen zu empfangen, nach deren spezifischen Kriterien bezüglich Frequenz-, Zelt- und Pegelparametern auszuwerten und einen Antwortcode entsprechend der Wahlziffer oder dem Kennzeichen zuzuordnen.MFC receivers must be able to receive the slot information corresponding to their respective polling information, to evaluate according to their specific criteria regarding frequency, pitch and level parameters, and to assign a response code corresponding to the dial digit or tag.

Es wurden bereits Schaltungsanordnungen bekannt, die aif der analogen Bandtrennung und der nachträglichen digitalen Bestimmung der Anzahl der Nulldurchgänge innerhalb eines endlichen Zeitraumes beruhen. Stellvertretend dafür selen die Schriften DE-AS 2712 831, DE-AS 2712 847 und DE-OS 2719 2Ί8 genannt.Circuit arrangements have already been disclosed which are based on the analog band separation and the subsequent digital determination of the number of zero crossings within a finite period of time. Representative selenium the writings DE-AS 2712 831, DE-AS 2712 847 and DE-OS 2719 2Ί8 called.

Dabei werden mittels spezieller Filteranordnungen und Zählschaltungen die Frequenzparameter, über spezielle Integrierglieder die Zeitparameter und mit speziellen Pogelbewertern die Pegelparameter der geforderten Zeichengabesysteme geprüft. Damit sind diese Schaltungsanordnungen für MFC-Empfänger nur bei entsprechendum Zeichengabesystem verwendbar. Außerdem lassen sich analoge Filter nicht Im Zeitmultiplex für mahrern Kanalzeitlagen bzw. Signalpfade nutzen.In this case, the frequency parameters are checked by means of special filter arrangements and counting circuits, the time parameters by means of special integrators, and the level parameters of the required signaling systems by special Pogelbewertern. Thus, these circuits for MFC receiver can only be used in accordance with the signaling system. In addition, analogue filters can not be used in the time multiplex for several channel timings or signal paths.

Ee wurde ein rein digitales Verfahren zum Erkennen von Ein- oder Mehrfrequenzcodezeichen gem. DE-OS 26 21085 bekannt, bei dem die Abtastproben von „k" Pulsrahmen einzeln abgespeichert werden, worauf der 1. mit dem k-ten, der 2. mit (k - 1 )-ten Abtastwert usw. addiert bzw. subtrahiert werden und anschließend die Ergebnisse mit geraden und ungeraden Musterfunktionen korreliert werden. Dabei werden zum Abspeichern der einlaufenden Ahtastproben ein umfangreicher Speicher ur.d zur Realisierung der Addition und Subtraktion eine Umformung des logarithmischen PCM-Bodes in einem linearen Code benötigt. Der Schaltungsaufwand ist hoch.Ee was a purely digital method for detecting single or multi-frequency code gem. DE-OS 26 21085 known in which the samples of "k" pulse frames are individually stored, whereupon the 1st with the kth, the 2nd with (k - 1) -th sample, etc. are added or subtracted and The results are then correlated with even and odd pattern functions, where an accumulation of the logarithmic PCM code in a linear code is required to store the incoming ahtast samples, and an extensive memory is used to implement the addition and subtraction.

Ee wurde weiterhin ein Lösungsvorschlag eines rein digital arbeitenden MFC-Tastwahlempfängers bekannt (R.Portscht:Ee was also a solution proposed by a purely digitally operating MFC Tastwahlempfängers known (R.Portscht:

Mehrfrequenzcode-Wahkeichenompfönger mit Standard-Mikrorechner, AEÜ Band 32 (1983], Heft 9/10), der mit Hilfe eines 8-Bit-Mikrorechners 8 Signalisierungsfrequenzen einer Kanalzeitlage bzw. eines Signalpfades auszuwerten Imstande ist. Eine Mehrfachnutzung der Schaltung im Zeitmultiplexbetrieb ist dabei jedoch aus Gründen des Rechenaufwandes nicht möglich, so daß zur Bearbeitung mehrerer Kanalzeitlagen bzw. Signalpfade mehrern Mikrorechner eingesetzt werden müssen. Dabei steigt der Schaltungsaufwand erheblich an.Multi-frequency code-Wahkeichenkompfönger with standard microcomputer, AEÜ Volume 32 (1983], No. 9/10), which is able to evaluate using a 8-bit microcomputer 8 signaling frequencies of a channel timing or a signal path is capable of. However, a multiple use of the circuit in time-division multiplexing is not possible for reasons of computational effort, so that multiple microprocessor must be used to process multiple channel timings and signal paths. The circuit complexity increases considerably.

Ziel der ErfindungObject of the invention

Es ist Ziel der Erfindung, einen digitalen MFC-Empfänger zu schaffen, der mit geringern Schjltungsaufwand PCM-codierte Signalisierungsinformatlonen verschiedener Wahl- und Kennzeichengabesysteme emfängt und damit die Vielfalt der MFC-Empfängertypon auf einen universellen Empfängertyp reduziert. Dabei sollen in der Schaltung des MFC-Empfängors im Zeitmultiplexbetrieb 1 6 virtuelle MFC-Empfänger realisiert werden.It is an object of the invention to provide an MFC digital receiver which receives PCM coded signaling information from various dialing and tagging systems with less overhead and thus reduces the diversity of the MFC receiver type to a universal type of receiver. It should be implemented in the circuit of the MFC receiver in time division multiplex mode 1 6 virtual MFC receiver.

Darlegung de· Wesen· der ErfindungPresentation of the essence of the invention

Erfindungsgemäß besteht der universelle digitale MFC-Empfänger aus den Baugruppen Serien-Parallel-Wandler, Referenzsignalquelle, Multiplikator, Integrator, Ergebnisrechner, Ausgabetor und Ablaufsteuerung. Der Serien-Parallel-Wandler wird eingangsseitlg mit einem PCM-Signal gemäß CCITT-Empfehlung G. 711 belegt und mit 2,048MHz getaktet. Die 7 höchstwertigsten Bits der Ausgänge des Serien-Parallel-Wandlere sind mit 7 Eingängen eines Multiplikators verbunden. Daneben sind die 4 Ausgänge einer Referenzsignalquelle mit weiteren 4 Eingängen des Multiplikators verbunden. Die 8 Ausgänge des Multiplikators sind mit den 8 Eingängen eines 256 Speicherplätze tiefen, je 12 Bit breiten Integrators verbunden. Die Ausgänge der 8 höchstwertigsten Bits des Integrators sind mit dem 8 Bit breiten Datenbus eines Ergebnisrechners verbunden, welcher über den gleichen Datenbus und über eine Steuerleitung mit einem Ausgabetor verbunden ist. Eine mit dem 2,048MHz-Takt betriebene und irilt einem Rahmensynchrontakt synchronisierte Ablaufsteuerschaltung ist über einen Steuerbus mit der Referenzsignalquelle, dem Multiplikator, dem Integrator und dem Ergebnisrechner verbunden.According to the invention, the universal digital MFC receiver consists of the modules series-parallel converter, reference signal source, multiplier, integrator, result calculator, output gate and sequence control. The series-parallel converter is on the input side with a PCM signal according to CCITT recommendation G. 711 occupied and clocked at 2.048 MHz. The 7 most significant bits of the serial to parallel converter outputs are connected to 7 inputs of a multiplier. In addition, the 4 outputs of a reference signal source are connected to another 4 inputs of the multiplier. The 8 outputs of the multiplier are connected to the 8 inputs of a 256-deep memory, each 12-bit wide integrator. The outputs of the 8 most significant bits of the integrator are connected to the 8-bit data bus of a result calculator, which is connected to an output gate via the same data bus and via a control line. A sequencer circuit operated at the 2.048 MHz clock and synchronized to a frame sync clock is connected via a control bus to the reference signal source, the multiplier, the integrator and the result calculator.

Dabei enthält der Multiplikator einen Festwertspeicher, dessen 11 Bit breite Adresse aus zwei Teiladressen besteht, die von den 7 Ausgängen des Serien-Parellel-Wandlers und von den 4 Ausgängen der Referenzsignalquelle gebildet werden. Untor der 11 Bit breiten Gesamtadresse stoht als Ausgangssignal im Multiplikator ein 8 Bit breiter Dualzahlenwert, der das Produkt des Ausgangssignals des Serion-Parallel-Wandlers, multipliziert mit dem Ausgangssignal der Referenzsignalquelle und einem konstanten Normierungsfnktor, ist. Dabei wird der logarithmische Charakter des PCM-Slgnals und im Falle des A-Gesetzos gemäß CCITT-Empfehlung G.711 die Negation der geradzahligen Bits des PCM-Signals berücksichtigt. Im Falle eines negativen Multiplikationsergebnisses ist das Ausgan^ssignal ein 8 Bit Zahlenwert Im Zweierkomplement. Die Referenzsignalquelle enthält einen Festwertspeicher, in dem 8 Referenzsignale mit Ogrd. Phasenverschiebung und 8 Referenzsignale mit 90grd. Phasenverschiebung als 8kHz-Abtastproben in Form von je 128 aufeinanderfolgenden 4 Bit breiten Dualzahlen abgelegt sind.The multiplier contains a read-only memory whose 11-bit-wide address consists of two sub-addresses, which are formed by the 7 outputs of the series-parallel converter and by the 4 outputs of the reference signal source. Underneath the 11-bit wide address, the output of the multiplier is an 8-bit binary integer value which is the product of the output of the serial-to-parallel converter multiplied by the output of the reference signal source and a constant normalization vector. The logarithmic character of the PCM signal and, in the case of the A law according to CCITT Recommendation G.711, the negation of the even-numbered bits of the PCM signal is taken into account. In the case of a negative multiplication result, the output signal is an 8-bit numerical value in two's complement. The reference signal source contains a read-only memory in which 8 reference signals with Ogrd. Phase shift and 8 reference signals with 90grd. Phase shift as 8 kHz samples in the form of 128 consecutive 4-bit binary numbers are stored.

Der Integrator enthält einen 256 Speicherplätze tiefen, je 12 Bit breiten Summationsspeicher. In ihm sind für jeden von 16 virtuellen MFC-Empfängei η je 16 Speicherplätze für die fortlaufenden Ergebnisse der Integration Ober die Multiplikationsergebnisse von Eingangsdaten der zu bearbeitenden Kanalzeitlage mit den 16 von der Referenzsignalquelle bereitgestellten Referenzsignalen vorhanden. Ausgangsseitig enthält der Integrator oinen 8 Bit breiten Betragsbildner für die höchstwertigsten Bite der Integrationsergebnisse.The integrator includes a 256 memory deep, each 12 bit wide accumulation memory. In it, for each of 16 virtual MFC receptions, there are 16 memory locations each for the continuous results of the integration of the multiplication results of input data of the channel time slot to be processed with the 16 reference signals provided by the reference signal source. On the output side, the integrator contains an 8-bit absolute value generator for the most significant bits of the integration results.

Die Ablaufsteuerschaltuny enthält einen Bitzähler für 8 Bit, einen Kanalzähler für 32 Kanalzeitlagen, einen Rahmenzählor für 128 Rahmen, einen Adrestirechner für die Startzeitpunktverschiebung der virtuellen MFC-Empfänger und eine Verknüpfungslogik für die Start- und Datenübernahmesteuerung des Ergebnisrechners. Die Ablaufsteuerschaltung organisiert einen Steuerbus, der die Adresseingänge des Festwertspeichers der Referenzsignalquello, dio Übernahme der Eingangsdaten des Multiplikators, die Integrationsschritte des Integrators und die Datenübernahme aus dem Integrator über den Datenbus in den Ergebnisrechner zeitmultiplex für die 16 virtuellen MFC-Empfär,ger steuert.The scheduler includes an 8-bit bit counter, a channel channel counter for 32 channel timings, a frame counter for 128 frames, an adrestrictor for the startup time offset of the MFC virtual receivers, and a logic for the start and data transfer control of the result calculator. The sequence control circuit organizes a control bus which time-multiplexes the address inputs of the read-only memory of the reference signal source, the input data of the multiplier, the integration steps of the integrator and the data transfer from the integrator via the data bus to the result computer for the 16 virtual MFC receivers.

Die Erfindung soll nachstehend an einen \usführungsbeispiel an Hand eines Blockschaltbildes erläutert werden. Ein PCM-Slgnal PCM gemäß CCITT-Fmpfehlung Q.711, welches In jeder ungeradzahligen Kanalzeitlage mit MFC-Signalen belegt nein kann, wird auf den Eingang eines Serien-Parallel-Wondlers SP gegeben und mit dem 2,048 MHz Takt T eingetaktet. Stehen die 8 Bit einer ungoradzahllgen Kanalzeltlage im Serien-Parallel-Wendler SP, werdon die 7 höchstwertigsten Bits von den Ausgängen E1 bis E 7 in den Multiplikator M übergeben und, gesteuert von der vo υ Rahmensynchrontakt RS synchronisierten und mit dem Takt T (2,048MHz) betriebenen Ablaufsteuerschaltung AS, für die Zeit von 16 Bit (16 χ 488ns) en die Adresseingänge A1 bis A7 des Festwertspeichers mit Multiplikator M angelegt. Innerhalb der gleiche η Zeit werden, gesteuert durch die Ablaufsteuerschaltung AS, Jewel's für die Zeit von 1 Bit (488 ns) nacheinander 16 Abtastprobe/) der Referenzsignale im Festwertspeicher der Referenzsignalquelle aufgerufon und über die Ausgänge R1 bis R4 an die Adresseingänge A8 bis A11 des Festwertspeichers im Multiplier: M angelegt.The invention will be explained below by way of example with reference to a block diagram. A PCM signal PCM according to CCITT recommendation Q.711, which in each odd channel time slot can be assigned no MFC signals, is applied to the input of a serial-parallel welder SP and clocked in at the 2.048 MHz clock T. If the 8 bits of an odd-numbered channel tiling are in the serial-parallel-turnner SP, the 7 most significant bits are transferred from the outputs E1 to E7 into the multiplier M and, controlled by the frame synchronous clock RS, synchronized with the clock T (2,048 MHz ) operated sequence control circuit AS, the address inputs A1 to A7 of the read-only memory with multiplier M applied for the time of 16 bits (16 χ 488ns). Within the same η time, controlled by the sequence control circuit AS, Jewel's for the time of 1 bit (488 ns) successively 16 sample /) of the reference signals in the read-only memory of the reference signal source aufgerufon and via the outputs R1 to R4 to the address inputs A8 to A11 of the Read-only memory in multiplier: M applied.

Der Multiplikator M gibt daraufhin über seine Ausginge M1 bis M8 für die Dauer von jeweils 1 Bit (488ns) aufeinanderfolgend 16 Multiplikativinsergebnlsse In Form von 8-Bit-Datenworten an die Integratoreingänge 11 bis 18. Der Summationsspeicher des Integrators I adi'iert, gesteuert von der Ablaufsteuerschaltung, innerhalb von 16 Bit (16 χ 488ns) diese 16 Multiplikationsergebnisse nacheinander und jeweils einzeln zu den in vorangegangenen Rahmon bereits entstandenen Integrationeergebniseen des gleichen virtuellen Empfängers und des gleichen Referenzsignals. Diese Integrationsergebnisse befinden sich In je einem von 16 Speicherplätzen mit 12 Bit Breit j, die für jeden virtuellen MFC-Empfänger im Summationsspeicher des Integrators I vorhanden sind.The multiplier M then outputs via its outputs M1 to M8 for the duration of each 1 bit (488ns) successively 16 multiplicative results in the form of 8-bit data words to the integrator inputs 11 to 18. The summation memory of the integrator I adiiert, controlled by the sequencer circuit, within 16 bits (16 χ 488ns), these 16 multiplication results successively and individually to the integration results of the same virtual receiver and the same reference signal already produced in previous Rahmon. These integration results are each in one of 16 12-bit wide j memory locations that are present in the integrator I summation memory for each MFC virtual receiver.

Der eben beschriebene Vorgang wiederholt sich mit dem für diesen virtuellen MFC-Empfänger jeweils nächsten Inhalt der gleichen Kanalzeitlage und mit der nächsten Abtastprobe der jeweils 16 Referenzsignale, gesteuert durch die Ablaufsteuerschaltung AS, in jodom von 128 Rahmen, d. h. 128mal im Abstand von je 125 μβ. Die Addition negativer Multiplikationsergebnisse erfolgt im Summationsspeicher des Integrators I durch die Addition des für diesen Fall vom Multiplikator M ausgegebenen Zweierkomplements des Zahlenwertes des Multiplikationsergebnisses. Somit wird die notwendige Subtraktion auf dio Addition des Zweierkomplements zurückgeführt.The process just described is repeated with the next content of the same channel timing for this virtual MFC receiver and with the next sample of the 16 reference signals, controlled by the sequencer AS, in jodom of 128 frames, ie. H. 128 times at a distance of 125 μβ each. The addition of negative multiplication results takes place in the summation memory of the integrator I by the addition of the output for this case from the multiplier M two's complement of the numerical value of the multiplication result. Thus, the necessary subtraction is attributed to the addition of the two's complement.

Die Multiplikation und Integration In einem virtuellen MFC-Empfänger über 128 Rahmen bilden seinen Beobachtungszeitraum. Am Ende seines Beobachtungszeitraumes werden die 16 Summationsergebnisse vcn 128 Integrationsschritten pro virtuellen MFC-Empfänger und 16 Roferenzsigr.ale nacheinander in der Zeit von jeweils 1 Bit (488ns) aus dem Summationsspeicher des Integrators I ausgelagert. Gleichzeitig werden die 16 betreffenden, 12 Bit breiten Summationsspeicherplätze gelöscht. Jedes Summationsergebnis Ist eine 12 Bit breite Dualzahl. Aus ihren höchstwertigsten Bits wird im Betragsbildner des Integrators I eine 8 Bit breite Dualzahl als Betrag gebildet und an die Ausgänge D1 bis D8 des Integrators I gegeben. Der Ergebnisrechner ER übernimmt, gesteuert von der Ablaufsteuerschaltung AS, über den Datenbus DB für den beschriebenen virtuellen MFC-Empfänger diese 16 Beträge dei Summationsergebnisse aus dem vorangegangenen 16ms (128 Rahmen) langen Beobachtungszeltraum. Er vergleicht die Beträge der Summationsergebnisse des aktuellen Beobachtungszeitraumes bezüglich ihrer Größe untereinander und mit den Beträgen der Summationsergebnisse vorangegangener Beobachtungszeiträume innerhalb einer Auswertezeit von weniger als 1 ms. In Abhängigkeit von den Bedingungen des zu realisierenden Wahl- und Kennzeichengabeverfahrens und dem Ergebnis der Größenvergleiche ordnet der Ergebnisrechner ER dem Signal der vom beschriebenen viruellen MFC-Empfänger bearbeiteten Kanalzeitlage einen Ergebniscode zu und übergibt diesen über den Datenbus DB dem mit der Steuerleitung S gesteuerten Ausgabetor A".The multiplication and integration In a virtual MFC receiver over 128 frames form its observation period. At the end of its observation period, the 16 summation results vcn 128 integration steps per virtual MFC receiver and 16 Roferenzsigr.ale successively in the time of each 1 bit (488ns) from the summation memory of the integrator I outsourced. At the same time, the 16 relevant, 12-bit-wide summation memory locations are deleted. Each summation result is a 12-bit-wide binary number. From its most significant bits, an 8-bit-wide binary number is formed as an absolute value in the absolute value generator of the integrator I and given to the outputs D1 to D8 of the integrator I. Controlled by the sequence control circuit AS, the result computer ER takes over these 16 amounts of the summation results from the preceding 16 ms (128 frame) observation period space via the data bus DB for the described virtual MFC receiver. It compares the amounts of the summation results of the current observation period with each other and with the amounts of the summation results of previous observation periods within an evaluation time of less than 1 ms. Depending on the conditions of the choice and labeling procedure to be implemented and the result of the size comparisons, the result computer ER assigns a result code to the signal of the channel time slot processed by the described MFC virtual receiver and transmits this via the data bus DB to the output port A controlled by the control line S. ".

Die Bearbeitung der übrigen 15 ungeradzahligen Kanalzeitlagen des PCM-Slgnals PCM durch die übrigen 15 virtuellen MFC-Empfänger erfolgt in der selben, oben beschriebenen MFC-Empfängerschaltung im relativen Zeitmaßst&b in der gleichen Weise, wie bereits für den einen virtuellen MFC-Empfänger beschrieben.The processing of the remaining 15 odd-numbered channel timings of the PCM signal PCM by the remaining 15 virtual MFC receivers takes place in the same MFC receiver circuit described above in the relative time dimension b in the same way as already described for the one MFC virtual receiver.

Im absoluten Zeitmaßstab erfolgt die Abarbeitung der einzelnen virtuellen MFC-Empfänger innerhalb eines Rahmens um 16 Bit (16 χ 488 ns) zeitversetzt in aufsteigender Reihenfolge der Nummer des virtuellen MFC-Empfängers, d. h. der virtuelle MFC-Empfänger Nr. 1 wird 16 Bit (16 χ 488 ns) vor dem virtuellen MFC-Empfänger Nr. 2 bearbeitet usw. Im absoluten Zeitmaßstab erfolgt die Ausarbeitung der einzelnen virtuellen MFC-Empfänger bezüglich ihres Beobachtungszeitraumes (128 Rahmen) um 8 Rahmen (1 ms) zeitversetzt in absteigender Reihenfolge der Nummer des virtuellen MFC-Empfängers, d. It. der virtuelle MFC-Empfänger Nr. 16 beginnt und beendet seinen Beobachtunyszeitraum 8 Rahmen (1 ms) vor dem des virtuellen MFC-Empfängers Nr. 15 usw.In the absolute time scale, the processing of the individual virtual MFC receivers within a frame by 16 bits (16 χ 488 ns) is time-delayed in ascending order of the number of the virtual MFC receiver, d. H. the MFC virtual receiver No. 1 is processed 16 bits (16 × 488 ns) before the MFC virtual receiver No. 2, and so forth. In the absolute time scale, the individual MFC virtual receivers are processed by 8 with respect to their observation period (128 frames) Frame (1 ms) time-delayed in descending order of the number of the MFC virtual receiver, d. It the MFC virtual receiver No. 16 starts and ends its observation period 8 frames (1 ms) before that of the MFC virtual receiver No. 15 and so on.

Somit werden die Beträge der Summationsergebnisse der virtuellen MFC-Empfänger im Abstand von 8 Rahmen minus 16 Bit (0,992 ms) an den Ergebnisrechner ER übergeben, außer für die virtuellen MFC-Empfänger Nr. 1 und Nr. 16, zwischen denen der Zeltabstand 9 Rahmen minus 16 Bit (1,117ms) beträgt.Thus, the amounts of the summation results of the MFC virtual receivers are passed to the result calculator ER 8 frames minus 16 bits (0.992 ms) apart from the virtual MFC receivers No. 1 and No. 16, between which the tent pitch is 9 frames minus 16 bits (1,117ms).

Dieser Zeitmultiplexbetrieb wird in der Ablaufsteuerschaltung AS mit Hilfe des Adressrechners und der Verknüpfungslogik realisiert, indem zum Stund des Rahmenzählers das Achtfache der oberen 4 Bitstellen des Kanalzählers im Adressrechner hinzugezählt wird und mit Hilfe der Verknüpfungslogik die Zeiträume festgestellt werden, Innerhalb derer der Adressrechner den Stand von 7 F HEX erreicht hat. Für die Bearbeitung verschiedener Wahl- und Kennzoichengabeverfahren müssen die Inhalte des Festwertspeichers in der Referenzsignalquelle R entsprechend gewählt werden.This time-division multiplexing is realized in the sequence control circuit AS with the aid of the address calculator and logic by adding eight times the upper 4 bit positions of the channel counter in the address calculator to the hour of the frame counter and determining the periods within which the address calculator determines the state of 7 F HEX has reached. For the processing of various dialing and Kennzoichengabeverfahren the contents of the read-only memory in the reference signal source R must be selected accordingly.

Claims

1. Universal digital MFC receiver, consisting of the modules series-parallel converter, reference signal source, multiplier, integrator, result computer, output gate and AhlBufueuerschaltung, characterized in that the with the clock (T) controlled series-parallel converter (SP) oingangseitig is assigned to the PCM signal (PCM) and its outputs (E 1 to E7) of the 7 most significant bits with 7 inputs (A 1 to A 7) of the multiplier (M) are connected, that the 4 outputs (R 1 to R4 ) of the digital Reforenzsignalquelle (R) with another 4 inputs (A8 to A11) of the multiplier (M) are connected and the 8 outputs (M 1 to M8) of the multiplier (M) with the 8 inputs (11 to I8) of the 256 memory locations are connected to each 12-bit integrator (I) whose outputs (D 1 to D 8) of the 8 most significant bits of the integrator I with the 8-bit data bus (DB) of the Er bie computer (ER) are connected, in turn via the data bus ( DB) and the Ste is connected to the output gate (AT), and in that the timing control circuit (AS) operated with the clock (T) and synchronized with the frame synchronous clock (RS) is connected to the reference signal source (R) via the control bus (SB) Multiplier (M), with the integrator (I) and with the Ergobnisrechner (ER) is connected.

2. Universal digital. ' IFC receiver according to Claim 1, characterized in that the multiplier (M) contains a read-only memory whose overall address (A 1 to A11) consists of the sub-address (A1 to A7) which consists of the output signal (E 1 to E 7) of the series Parallel converter (SP) is formed, and from the sub-address (A8 to A11), which is formed from the output signal (R 1 to R4) of the reference signal source (R), wherein at the address (A 1 to A11) in Read-only memory of the multiplier (M) an 8-bit wide numerical value as an output signal (M 1 to M 8) is stored, the product of the output signal (E 1 to E 7) of the series-parallel converter (SP), the output signal (R 1 to R4) of the reference signal source (R) and a normalization? aktors is, taking into account the logarithmic character of the PCM signal (PCM) and in the case of the A-law CCITT recommendation G.711 NcyMion the even-numbered bits of the PCM signal (PCM) and in the case of a negative multiplication result Output level (M 1 to M8) is an 8-bit numeric value in two's complement.

3. Universal digital MFC receiver according to claim 1 and 2, characterized in that the Referonzsignalquolle (R) contains a read-only memory, in the 8 reference signals with Ogrd. Phase shift and 8 reference signals with 90grd. Phase shift are stored as 8 kHz samples in the form of 128 consecutive 4-bit binary numbers.

4. Universal digital MFC receiver according to claim 1 to 3, characterized in that the integrator (I) has a 256 memory spaces, each 12-bit wide summation memory, for each of 16 virtual MFO receivers each 16 memory locations for the continuous results of Integration via the multiplication results of input data of the channel time slot to be processed with the 16 reference signals and at the output of the integrator (I) for the most significant bits of the integration results an 8-bit wide absolute value generator is present.

5. Universal digital MFC receiver according to claim 1 to 4, characterized in that the sequence control circuit (AS) a bit counter for 8 bits, a channel counter for 32 channel timings, a frame counter for 128 frames, an address calculator for the start time shift of the virt · ' Ilen MFC receiver and the logic for the start and data transfer control of the result calculator (ER) and a control bus (SB) has the address inputs of the read-only memory of the reference voltage source (R), the transfer of the input data (A 1 b, A7) the multiplier (M), the integration steps of the integrator (I) and the data transfer from the integrator (I) via the data bus (DB) in the result computer (ER) time multiplex for the 16 virtual MFC Eimpfänger controls.

For this 1 page drawing