DD262924A1

DD262924A1 - CIRCUIT ARRANGEMENT FOR THE PROTECTIVE STRUCTURING OF DIGITAL CIRCUITS

Info

Publication number: DD262924A1
Application number: DD30593187A
Authority: DD
Inventors: Frank Winkler
Original assignee: Mittweida Ing Hochschule
Priority date: 1987-08-12
Filing date: 1987-08-12
Publication date: 1988-12-14

Abstract

Die Schaltungsanordnung zur prueffreundlichen Strukturierung und Pruefung von Digitalschaltungen soll eine ebenso einfache wie effektive Pruefung dieser Schaltungen ermoeglichen. Aufgabe der Erfindung ist es, mit einem geringen Overhead Kriterien fuer eine moderne Pruefung zu erfuellen. Erfindungsgemaess wird das erreicht, indem die prueffreundlich zu strukturierende Schaltung partioniert wird. Die Verbindung der Teillogikschaltungen untereinander erfolgt mittels einfacher Steuerlogikschaltungen (CLC). Ein Einheit aus Multiplexer, Demultiplexer und Adressdecodern gewaehrleistet, dass der vom externen Pruefsignalgenerator gelieferte und aus Pruef- und Adressdaten bestehende Datenstring zur jeweils zu testenden Teillogik gelangt und die parallel anstehenden Antwortsignale ueber den Demultiplexer zum externen Auswertegeraet gelangen. Die Erfindung ist anwendbar bei den Herstellern von Digitalschaltungen, insbesondere bei Herstellern von hoeher integrierten Digitalschaltkreisen.The circuit arrangement for test-friendly structuring and testing of digital circuits is intended to enable a simple and effective test of these circuits. The object of the invention is to meet with a low overhead criteria for a modern test. According to the invention, this is achieved by partitioning the circuit, which is to be pruductively structured. The interconnection of the sub-logic circuits with each other by means of simple control logic circuits (CLC). A unit consisting of multiplexer, demultiplexer and address decoder ensures that the data string supplied by the external test signal generator and consisting of test data and address data arrives at the partial logic to be tested and the parallel reply signals reach the external evaluation device via the demultiplexer. The invention is applicable to the manufacturers of digital circuits, in particular to manufacturers of higher integrated digital circuits.

Description

Hierzu 2 Seiten ZeichnungenFor this 2 pages drawings

Field of application of the invention

Die Erfindung ist anwendbar bei Herstellern von Digitalschaltungen für eine effektive Produktkontrolle und bei Anwendern, wenn die Schaltungsanordnung mit der ihr immanenten prüffreundlichen Struktur bekannt ist, für die Wareneingangskontrolle und den zyklischen Test.The invention is applicable to manufacturers of digital circuits for effective product control and users, when the circuitry is known with its intrinsic audit-friendly structure, for the incoming goods inspection and the cyclic test.

Characteristic of the known technical solutions

Das vom IBM entwickelte LSSD-Prinzip bietet gute Möglichkeiten, den Forderungen nach testfreundlichem Gestalten von hochintegrierten Digitalschaltungen gerecht zu werden. Die Speicherelemente (Flipflops) einer sequentiellen Schaltung werden so miteinander kombiniert, daß sie zusätzlich zu ihrer normalen Funktion ein Schieberegister bilden können. Die Ein- und Ausgänge des Schieberegisters führen zu externen Pins. Flipflops, die in den Abtastpfad integriert sind, können während der Shift-in- und Shift-out-Operation gesteuert und beobachtet werden. Die sequentielle Tiefe der Schaltung wird Null, wenn alle Speicherelemente (FF) im Abtastpfad zusammengeschalten sind. Bei Verwendung der Schiebeoperationen am SchieberegisterThe IBM-developed LSSD principle offers good opportunities to meet the demands for test-friendly design of highly integrated digital circuits. The memory elements (flip-flops) of a sequential circuit are combined so that they can form a shift register in addition to their normal function. The inputs and outputs of the shift register lead to external pins. Flip-flops integrated into the scan path can be controlled and monitored during the shift-in and shift-out operations. The sequential depth of the circuit becomes zero when all memory elements (FF) are interconnected in the scan path. When using the shift operations on the shift register

— Z — £AJC Jtf- Z - £ AJC Jtf

ist es also möglich, bei jedem Flipflop Informationen einzuschreiben und Informationen auszulesen. Damit stellt jedes Flipflop einen indirekt zugänglichen Ein- und Ausgang für das zu testende kombinatorische System dar.So it is possible to write information and read out information on each flip-flop. Thus, each flip-flop is an indirectly accessible input and output for the combinatorial system to be tested.

(Schwaertzel, H. G.: Testing of VLSI-Circuits, Proc. IFIPTC 10/WG 10.5. Int. Conf. Very Large Scale Int., Trprithe.im, 16.-19. Aug.(Schwaertzel, H.G .: Testing of VLSI Circuits, Proc. IFIPTC 10 / WG 10.5 Int Conf. Very Large Scale Int., Trprithe.im, Aug. 16-19, 2003).

1983) .'.· '1983). ''

Beim lnterface^Test wird auf die internen Schaltungspunkte nicht über Schieberegister, sonder über Pins zugegriffen. Der Interface-Test basiert auf der Idee, alle Pins eines Chips von deren normalen Verbindungen (außer Ub und Masse) zu trennen und ein extern generiertes Stimulussignal anstelle der normalen Signale in die Pins einzugeben. Jedes Pin ist mit der Chipschaltung über drei Leitungen verbunden: Daten-in-die-Schaltung (IN), Daten-aus-def-Schaltung (OUT) und ENABLE, die angibt, welches Pin betrieben wird. Die konstruktive Gestaltung eines Hardwaretesters vereinfacht sich, da nunmehr der aufwendige Test der Pin-Elektronik entfällt.In the interface test, the internal nodes are not accessed by shift registers, but by pins. The interface test is based on the idea of disconnecting all pins of a chip from their normal connections (except Ub and ground) and inputting an externally generated stimulus signal instead of the normal signals into the pins. Each pin is connected to the chip circuit via three wires: data in circuit (IN), data out of circuit (OUT) and ENABLE, which indicates which pin is operated. The structural design of a hardware tester is simplified, since now the time-consuming test of the pin electronics is eliminated.

(Edward H. Frank: Testing and Debugging of Custom Integrated Circuits, Computing surveys, vol. 13, No. 4, Dec. 1981) Bei der Muffler-Technik wird der wahlweise Zugriff zu internen Schaltungspunkten durch Selektoren gewährleistet. Damit ist die Auswahl von Signalen und deren externe Beobachtung möglich. Für das DUT werden Zusatzanschlüsse für die Funktionen ADDRESS, ADDRESS SHIFT und DATA benötigt. Diese Leitungen werden in einem Bus zusammengefaßt, der alle in der Schaltung befindlichen Selektoren verbindet. Jeder interne Anschlußpunkt kann durch eine extern vorzuwählende Adresse angesprochen werden. Die seriell vorliegenden Daten werden in einem Multiplexer einer Seriell-Parallel-Wandlung unterzogen.(Edward H. Frank: Testing and Debugging of Custom Integrated Circuits, Computing Surveys, vol. 13, No. 4, Dec. 1981) Muffler technology provides selective access to internal nodes by selectors. This allows the selection of signals and their external observation. The DUT requires additional connections for the ADDRESS, ADDRESS SHIFT and DATA functions. These lines are combined in a bus which connects all the selectors in the circuit. Each internal connection point can be addressed by an externally preselected address. The serial data are subjected to a serial-parallel conversion in a multiplexer.

Es wird jedoch keine logikmäßige Isolation einzelner Teilschaltungen vorgenommen, so daß keine Rückwirkungsfreiheit für die betrachtete Teilschaltung garantiert wird. Die Reaktion des über einen Selektor stimulierten Schaltungsteiles kann nur an bzw. in der Schaltung selbst betrachtet werden, so daß eineexterne Auswertung der Prüfantworten erschwert wird.However, no logical isolation of individual subcircuits is made, so that no feedback freedom for the considered subcircuit is guaranteed. The reaction of the circuit part stimulated via a selector can only be considered on or in the circuit itself, so that an external evaluation of the test responses is made more difficult.

(Edward H. Frank: Testing and Debugging of Custom Integrated Circuits, Computing surveys, vol. 13, Dec. 1981, No. 4)(Edward H. Frank: Testing and Debugging Custom Integrated Circuits, Computing Surveys, vol. 13, Dec. 1981, No. 4)

Object of the invention

Das Ziel derErfindi Prüfung möglich ist.The goal of the Erfindi exam is possible.

Das Ziel der Erfindung besteht darin, Digitalschaltungen derart prüffreundlich zu strukturieren, daß eine einfache und effektiveThe aim of the invention is to structure digital circuits in such a way that a simple and effective

Explanation of the essence of the invention

Aufgabe der Erfindung ist es, Digitalschaltungen derart prüffreundlich zu strukturieren, daß die Prüfung dieser Schaltungen ebenso einfach wie effizient wird.The object of the invention is to structure digital circuits in such a way that the testing of these circuits is as simple as it is efficient.

Erfindungsgemäß wird das erreicht, indem die prüffreundlich zu realisierende Digitalschaltung in Teilschaltungen P1 bis Pn partioniert wird. Zusätzlich zur eigentlichen Schaltung werden ein Multiplexer. (2), ein Demultiplexer (3) und Steuerlogikschaltungen (CLC) (1) benötigt. Der Eingang des Multiplexers (2) ist mit einem externen Prüfdatengenerator verbunden, der seriell die für die Prüfung der Digitalschaltung notwendigen Prüfdaten bereitstellt, die dann im Multiplexer (2) einer Seriell-Parallel-Wandlung unterzogen und auf einen Prüfdatenbus (6) gegeben werden.According to the invention, this is achieved by partitioning the digital circuit to be implemented in sub-circuits P1 to Pn that is to be implemented in a way that is easy to implement. In addition to the actual circuit will be a multiplexer. (2), a demultiplexer (3) and control logic circuits (CLC) (1). The input of the multiplexer (2) is connected to an external test data generator which serially provides the test data necessary for the digital circuit test, which then undergoes serial-to-parallel conversion in the multiplexer (2) and applied to a test data bus (6).

Die CLC(D sind im normalen Betriebsfall transparent und verbinden den Ausgang der Vorgängerlogik (Output Prälogik [2]) mit dem zugehörigen Eingang der Nachfolgelogik (Input Succlogik [6]) miteinander. Zwischen jedem Ausgang der Prälogik und dem zugehörigen Eingang der Succlogik befindet sich je eine CLC (1). Das Signal ENABLE A gewährleistet die logische Trennung der unter Test befindlichen Prälogik von der Succlogik. Das Signal ENABLE B gewährleistet die Trennung der unter Test befindlichen Succlogik von der Prälogik. Wird also eine Teilschaltung getestet, so erhalten die eingangsseitigen CLC (1) das Signal ENABLE B und die ausgang'sseitigen CLC (1) das Signal ENABLE A, was gleichzeitig bewirkt, daß das Ausgangssignal des jeweiligen Ausgangs der Teillogik unter Test am Ausgang 4 der CLC (1) anliegt.The CLCs (D are transparent in normal operation and connect the output of the predecessor logic (Output Prelogic [2]) with the corresponding input of the following logic (Input Succlogik [6]) between each output of the preglogic and the associated input of the succlogic is one CLC each (1) .The signal ENABLE A guarantees the logical separation of the pre-logic from the succlogic under test, and the signal ENABLE B ensures the separation of the succlogic under test from the preglogic, so that if a subcircuit is tested, the input side receives CLC (1) the signal ENABLE B and the output CLC (1) the signal ENABLE A, which simultaneously causes the output signal of the respective output of the partial logic under test at the output 4 of the CLC (1) is present.

Die Eingänge der CLC(D sind mit den zugehörigen Leitungen des Prüfsignalbus' (6) verbunden. Neben den Prüfdaten gelangen über den Multiplexer auch die Adreßdaten, mit deren Hilfe die jeweils aktuelle, zu testende Teillogikschaltung ausgewählt wird. Die Adreßdaten gelangen auf einen Adreßbus (7), an den η Adreßdecoder angeschlossen sind. Der jeweils angesprochene Adreßdecoder liefert ein ENABLE-Signal, das als ENABLE A für die Folge-CLC (D und als ENABLE B für die Vor-CLC (1) verwendet wird. Damit ist die zu testende Teillogikschaltung vollständig vom Rest der Gesamtschaltung isoliert und die Prüfdaten gelangen vom Multiplexer (2) über Prüfdatenbus (6) und Vor-CLC (1) an die jeweiligen Eingänge der Teillogik. DieAnworten auf die Prüfdaten werden über die Folge-CLC (1) (Ausgang 4 [MOUTPUT PRÄLOGIK]) an einen Demultiplexer (3) gegeben, der eine Parallel-Seriell-Wandlung der anliegenden Testantwortdaten vornimmt und an eine externe Auswerteeinheit weiterleitet. Da die CLC (1) im nichtadressierten Zustand am Ausgang 4 den logischen Wert „0" aufweisen, können die bezüglich Stellung zum Prüfsignalbus gleichwertigen CLC-Muitiplexausgänge 4 durch OR-Gatter verknüpft werden. Um eine echte parallele Testdateneinspeisung an die Teillogikschaltungen zu gewährleisten, sind die Ausgänge des Multiplexers (2) mit D-Flipflops (4) verbunden, die erst auf das Signal CLOCK die aktuellen Werte auf den Prüfdatenbus (6) bzw. auf das Signal ADRCLOCK auf den Adreßbus (7) geben. Eine Zwischenspeicherung der Ausgangsantworten der CLC (1) vor Übernahme durch den Demultiplexer (3) geschieht durch die vorgeschalteten D-Flipflops (8), die vom Systemtakt getaktet werden. Die Primäreingänge werden in der Schaltungsanordnung als I₀ ...I_n und die Primärausgabe als O₀...O_n bezeichnet.The inputs of the CLC (D) are connected to the corresponding lines of the test signal bus 6. In addition to the test data, the multiplexer also receives the address data with the aid of which the current sub-logic circuit to be tested is selected. The addressed address decoder supplies an ENABLE signal which is used as ENABLE A for the subsequent CLC (D and as ENABLE B for the pre-CLC (1) test part data is completely isolated from the remainder of the overall circuit and the test data is passed from the multiplexer (2) to the respective inputs of the sub-logic via test data bus (6) and pre-CLC (1). Output 4 [MOUTPUT PRELOGIK]) to a demultiplexer (3), which performs a parallel-serial conversion of the applied test response data and forwards it to an external evaluation unit CLC (1) in the non-addressed state at the output 4, the logical value "0", with respect to position to the Prüfsignalbus equivalent CLC Muitiplexausgänge 4 can be linked by OR gate. In order to ensure a true parallel test data feed to the sub-logic circuits, the outputs of the multiplexer (2) with D-flip-flops (4) are connected, the only on the signal CLOCK the current values on the Prüfdatenbus (6) and the signal ADRCLOCK on give the address bus (7). A latching of the output responses of the CLC (1) before being accepted by the demultiplexer (3) is done by the upstream D flip-flops (8), which are clocked by the system clock. The primary inputs are referred to in the circuit arrangement as I ₀ ... I _n and the primary output as O ₀ ... O _n .

embodiment

Die zu prüfende Schaltung wurde in Teilschaltungen PI bis Pn partioniert. Der Multiplexer (IS 1) wird von einem externen Prüfdatengenerator angesteuert, der Prüfdaten und Adressen liefert. Die Daten werden ausgangsseitig in D-Flipflops (IS 6.1. bis IS 6.K.) zwischengespeichert und durch ebenfalls vom Prüfdatengenerator gelieferte Taktsignale parallel auf den PKJfdatenbus gegeben. Gleiches geschieht mit den in den D-Flipflops (IS 7.1. bis IS 7.n.) zwischengespeicherten Adreßdaten, die über den Adreßtaktan die Adreßdecoder (IS 3.1. bis IS 3.n.) ausgegeben werden. Die Steuerlogikschaltungen (IS 4.1.1. bis IS 4.k.n + 1) entsprechen der unter „Darlegung des Wesens der Erfindung" gezeigten Logikkombination. Die Steuerlogikschaltungen (CLC) verbinden die Ausgänge der Teiischaltungen P1 bis Pn mit den jeweils zugehörigen Ausgängen der Folgeschaltungen. Im Prüffall für die jeweilige Teilschaltung P wird durch den Adreßdecoder das ENABLE-Signal geliefert, das die logikmäßige Isolation der Teilschaltung P durch die vor-und nachgeschalteten CLC (IS 4) gewährleistet. Die Ausgänge 4 der an den Ausgängen der zu testenden Teilschaltung P befindlichen CLC (IS 4) sind mit einem Demultiplexer (IS 2) verbunden. Die Zwischenspeicherung der Ausgangsantworten der CLC (IS 4) über Ausgang 4 geschieht an den Demultiplexereingängen durch D-Flipflops (IS 5.1. bis IS 5.n + 1), die durch den Systemtakt gesteuert werden. Da die CLC (IS 4.1.1. bis IS 4.k.n + 1) im nichtangesteuerten Fall am Ausgang 4 den logischen Wert „0" liefern, Rönnen die bezüglich Stellung zu den Leitungen des Prüfdatenbus' gleichwertigen CLC-Demultiplexausgänge 4 durch OR-Gatter verknüpft werden.The circuit under test was partitioned into subcircuits PI to Pn. The multiplexer (IS 1) is controlled by an external test data generator, which supplies test data and addresses. The data is buffered on the output side in D flip-flops (IS 6.1 to IS 6.K.) and given in parallel on the PK data bus by clock signals also supplied by the test data generator. The same happens with the address data cached in the D flip-flops (IS 7.1 to IS 7.n.), which are output via the address clock to the address decoder (IS 3.1 to IS 3.n.). The control logic circuits (IS 4.1.1 to IS 4.kn + 1) correspond to the logic combination shown in "Disclosure of the Essence of the Invention." The control logic circuits (CLC) connect the outputs of the partial circuits P1 to Pn to their respective outputs of the sequential circuits. In the test case for the respective subcircuit P, the address decoder supplies the ENABLE signal, which ensures the logical isolation of the subcircuit P by the upstream and downstream CLC (IS 4) The outputs 4 of the subcircuit P to be tested CLCs (IS 4) are connected to a demultiplexer (IS 2) The latches of the output responses of the CLC (IS 4) via output 4 are done at the demultiplexer inputs by D flip-flops (IS 5.1 to IS 5.n + 1), the Since the CLC (IS 4.1.1 to IS 4.kn + 1) supplies the logical value "0" at the output 4 in the non-controlled case, those with respect to St be linked to the lines of Prüfdatenbus' equivalent CLC demultiplexing outputs 4 by OR gate.

Claims

1. Transparency of the CLC in the normal operating mode, so that the output signals of the logic η get unhindered to the associated inputs of the logic η + 1;

1. Circuit arrangement for the probable structuring of digital circuits, characterized in that a digital circuit is partitioned such that individual digital Teiischaltungen are formed which are connected together in the normal operating mode, the fully functional digital circuit result; Logical control circuits (CLC) connect the outputs of the logic η with the associated inputs of the logic η + 1 such that the following functions are ensured:

2. Circuit arrangement according to item 1, characterized in that via the external Prüfdatengenerator binary coded addresses for each sub-logic associated address decoder are supplied, said address decoder are interconnected by an address bus and the address change is performed on the address bus after an address change supplied by the multiplexer ; the address provision and transmission can be done via a second, independent address multiplexer.

2. The CLC located in front of the partial logic η to be tested switch the corresponding lines of the test data bus to the associated inputs of the partial logic η and simultaneously separate the preceding partial logic η-1 from the partial logic η;

3. Circuit arrangement according to item 2, characterized in that an external Prüfdatengenerator supplies an m-bit long data word, which is given to a multiplexer, subjected to a serial-to-parallel conversion and placed on an m-bit test data bus.

3. the CLCs downstream of the partial logic η to be tested switch the associated partiogic outputs to the demultiplexer and at the same time separate the following partial logic η + 1 from the logic sub-logic elements;

4. Circuit arrangement according to item 3, characterized in that the CLC in the non-addressed state at the output connected to the demultiplexer have the logical value "0" and thus these outputs are all linked to the same line of Prüfdatenbus' CLC linked via an OR gate can.

4. The individual CLCs are brought into the appropriate operating state by an address decoder assigned to each sub-logic by means of an ENABLE signal.

5. Circuit arrangement according to item 4, characterized in that the data supplied by the multiplexer and the pending demultiplexer data are held in a suitable manner to ensure error-free acquisition by address decoder, CLC and demultiplexer.

6. Circuit arrangement according to item 5, characterized in that when used in a bipolar system additionally a Prüfdaten- and an address bus driver are used.

7. Circuit arrangement according to item 6, characterized in that the evaluation unit and external test data generator are expediently one or more microcomputers.

8. Circuit arrangement according to item 7, characterized in that the application can be carried out at different circuit hierarchical level up to structuring entire digital systems according to the invention; Due to the external provision of address data, the selective testing of subcircuits is thus possible.