DD249581A1

DD249581A1 - CIRCUIT ARRANGEMENT FOR REDUCING SIGNAL RUNNING TIME IN INTEGRATED DIGITAL CIRCUITS

Info

Publication number: DD249581A1
Application number: DD29085386A
Authority: DD
Inventors: Dieter Kuehnel; Christina Paasche
Original assignee: Halbleiterwerk Veb
Priority date: 1986-06-02
Filing date: 1986-06-02
Publication date: 1987-09-09

Abstract

Die Erfindung findet Anwendung in der digitalen Schaltungstechnik, vorzugsweise fuer Schottky- bzw. Low-Power-Schottkyschaltkreise mit erhoehten Anforderungen an die Signaldurchlaufzeiten. Das Ziel der Erfindung besteht in der Schaffung einer Schaltungsanordnung mit verbesserten Kenndateneigenschaften. Der Erfindung liegt die Aufgabe zugrunde, ein beschleunigtes Uebertragen einer L-H-Flanke ohne Erhoehung der statischen Stromaufnahme zu gewaehrleisten. Die Aufgabe wird dadurch geloest, dass eine Transistorstufe eingefuegt wird, die zu Beginn des Umschaltens durchgesteuert wird und einen zusaetzlichen Strom liefert sowie nach dem Einschalten des Phasenaufspalttransistors wieder in den Sperrzustand uebergeht.The invention finds application in digital circuit technology, preferably for Schottky and low-power Schottky circuits with increased demands on the signal transit times. The object of the invention is to provide a circuit arrangement with improved characteristics. The invention has for its object to ensure an accelerated transfer of an L-H flank without increasing the static current consumption. The object is achieved in that a transistor stage is inserted, which is turned on at the beginning of the switching and provides an additional current and uebergeht after switching on the phase splitter again in the off state.

Description

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Field of application of the invention

Die Erfindung findet Anwendung in der digitalen Schaltungstechnik, vorzugsweise für Schottky- und Low-Power-Schottkyschaltkreise mit erhöhten Anforderungen an die Signaldurchlaufzeiten.The invention finds application in digital circuit technology, preferably for Schottky and low-power Schottky circuits with increased demands on the signal transit times.

Characteristic of the known technical solutions

Herkömmliche nicht negierende TTL-Schaltungen, wie sie hinreichend bekannt sind, bestehen aus zwei hintereinander geschalteten Negatorstufen, die verschiedene Funktionen haben. Die erste Negatorstufe gewährleistet die Erkennung des logischen Eingangssignales durch das Festlegen einer internen Referenzspannung und kompensiert die durch die zweite Negatorstufe vorgenommene Umkehrung des logischen Signales.Conventional non-negative TTL circuits, as they are well known, consist of two successive negator stages, which have different functions. The first inverter stage ensures the recognition of the logic input signal by setting an internal reference voltage and compensates for the reversal of the logic signal made by the second inverter stage.

Die zweite Negatorstufe stellt eine Gegentaktausgangsschaltung dar, die über einen Phasenaufspalttransistor angesteuert wird. Sie beinhaltet weiterhin eine pull-up-Schaltung, die als Darlingtonstufe ausgeführt sein kann, einen pull-down-Transistor sowie eine Schaltungseinrichtung zum Ableiten der in der Basis des pull-down-Transistors gespeicherten Ladungsträger. Ist der Phasenaufspalttransistor gesperrt, so sperrt auch der pull-down-Transistor; das pull-up-Netzwerk ist leitend und erzeugt am Ausgang der Schaltung den Η-Zustand. Bekommt dagegen der Phasenaufspalttransistor ausreichend Basisstrom, so ist er leitend und bewirkt auch das Einschalten des pull-down-Transistors, während das pull-up-Netzwerk sperrt. Damit wird ein L-Zustand am Ausgang erzeugt.The second inverter stage represents a push-pull output circuit which is driven via a phase splitter transistor. It further includes a pull-up circuit, which may be implemented as a Darlington stage, a pull-down transistor and a circuit device for deriving the charge carriers stored in the base of the pull-down transistor. If the phase splitter transistor is blocked, the pull-down transistor also blocks; the pull-up network is conductive and generates the Η state at the output of the circuit. On the other hand, if the phase splitter transistor receives sufficient base current, it is conductive and also causes the pull-down transistor to be switched on, while the pull-up network blocks. This generates an L state at the output.

Wird am Eingang der nicht negierenden Schaltung der logische Pegel geändert, so erscheint diese Änderung eine bestimmte Zeit später am Ausgang der Schaltung. Diese als Signaldurchlaufzeit bezeichnete Größe wird wesentlich durch die in der Schaltung selbst vorhandenen Kapazitäten sowie die zur Verfügung stehenden Umladeströme bestimmt.If the logic level is changed at the input of the non-negating circuit, this change appears a certain time later at the output of the circuit. This size, referred to as the signal transit time, is essentially determined by the capacities present in the circuit itself as well as the available charge transfer currents.

Object of the invention

Das Ziel der Erfindung besteht in der Schaffung einer Schaltungsanordnung mit verbesserten Kenndateneigenschaften.The object of the invention is to provide a circuit arrangement with improved characteristics.

Explanation of the essence of the invention

Der Erfindung liegt die Aufgabe zugrunde, ein beschleunigtes Übertragen einer L-H-Flanke ohne Erhöhung der statischen Stromaufnahme zu gewährleisten.The invention has for its object to ensure an accelerated transfer of an L-H flank without increasing the static current consumption.

Erfindungsgemäß wird die Aufgabe dadurch gelöst, daß ein Transistor so eingefügt ist, daß der Emitter dieses Transistors mit der Basis des Phasenaufspalttransistors der zweiten Negatorstufe, der Kollektor über einen Widerstand mit dem positiven Potential der Betriebsspannung und die Basis über eine Einrichtung zur Pegelverschiebung mit dem Kollektor eines als Phasenaufspaltstufe arbeitenden Transistors der ersten Negatorstufe sowie über eine Einrichtung zur Entkopplung mit dem Kollektor des Phasenaufspalttransistors der zweiten Negatorstufe verbunden ist.According to the invention the object is achieved in that a transistor is inserted so that the emitter of this transistor with the base of the phase splitter transistor of the second inverter stage, the collector via a resistor to the positive potential of the operating voltage and the base via a device for level shifting with the collector a working as a phase splitting stage transistor of the first inverter stage and is connected via a device for decoupling with the collector of the phase splitter transistor of the second inverter stage.

Bei hohem Potential am Eingang der Schaltung ist der zusätzlich eingefügte Transistor gesperrt. Beim Übergang von hohen zu niedrigen Eingangspotential öffnet er zunächst und speist einen zusätzlichen Strom in die Basis des Phasenaufspalttransistors der zweiten Negatorstufe ein, der somit schneller durchsteuert. Sinkt das Kollektorpotential des Phasenaufspalttransistors der zweiten Negatorstufe unter einen bestimmten Wert, so wird der erfindungsgemäß eingefügte Transistor über die mit seiner Basis verbundene Entkopplungseinrichtung ausgeschaltet. Damit wirkt der zusätzlich bereitgestellte Umladestrom nur im Umschaltmoment und wirkt sich nicht auf die statische Stromaufnahme aus.At high potential at the input of the circuit of the additionally inserted transistor is blocked. At the transition from high to low input potential, it first opens and feeds an additional current into the base of the phase splitter transistor of the second inverter stage, which thus controls faster. If the collector potential of the phase splitter transistor of the second inverter stage drops below a certain value, the transistor inserted according to the invention is switched off via the decoupling device connected to its base. Thus, the additionally provided Umladestrom affects only the switching moment and does not affect the static current consumption.

- 2 - Ü4S Oo I- 2 - Ü4S Oo I

Ausführungsbeispielembodiment

Die erfindungsgemäße Lösung ist nachfolgend an zwei Ausführungsbeispielen beschrieben.The solution according to the invention is described below with reference to two exemplary embodiments.

Figur 1: zeigt einen nicht negierenden Datentreiber mit Gegentaktausgangsstufe. Figur 2: zeigt einen nicht negierenden Datentreiber mit Tristate-Ausgängen.Figure 1: shows a non-negated data driver with push-pull output stage. Figure 2: shows a non-negated data driver with tristate outputs.

Die Transistoren T1, T2, T3, T9 bilden zusammen mit den Dioden D2, D3, D4 und den dazugehörigen Widerständen die erste Negatorstufe; die Transistoren T4...T8 die zweite Negatorstufe, die eigentliche Treiberschaltung. Die erste Negatorstufe ist ebenfalls als Gegentaktschaltung aufgebaut. Der Zustand des darin eingesetzten pull-up-Transistors T9 wird jedoch außer vom Eingang X der Schaltung auch vom Schaltzustand des Phasenaufspaittransistors der zweiten Negatorstufe T4 beeinflußt.The transistors T1, T2, T3, T9 together with the diodes D2, D3, D4 and the associated resistors form the first inverter stage; the transistors T4 ... T8 the second negator stage, the actual driver circuit. The first inverter stage is also constructed as a push-pull circuit. However, the state of the pull-up transistor T9 inserted therein is influenced, in addition to the input X of the circuit, by the switching state of the phase-splitting transistor of the second inverter stage T4.

Bei hohem Potential am Eingang X ist der Transistor T1 gesperrt, ebenso der pull-up-Transistor T9. Die Transistoren T2 und T3 leiten, am Ausgang der ersten Negatorstufe (Kollektor T3) liegt niedriges Potential. Damit sind T4 und T5 gesperrt, T6 und T7 leitend; am Ausgang Y liegt hohes Potential.At high potential at the input X, the transistor T1 is disabled, as well as the pull-up transistor T9. The transistors T2 and T3 conduct, at the output of the first inverter stage (collector T3) is low potential. Thus T4 and T5 are blocked, T6 and T7 conductive; at the output Y is high potential.

Beim Übergang vom High- zu Low-Potentiale am Eingang X beginnt nach dem Unterschreiten der Schaltschwelle der Eingangstransistor T1 zu leiten, T2 und T3 sperren. T9 bekommt jetzt Basisstrom und liefert über den niederohmigen Widerstand R10 einen relativ hohen Strom, der zu einem schnellen Einschalten des Phasenaufspalttransistors T4 führt. T5 beginnt zu leiten, gleichzeitig sinkt das Kollektorpotentiai von T4. Unterschreitet die Kollektor-Emitterspannung von T4 einen bestimmten WertDuring the transition from the high to low potentials at the input X, the input transistor T1 begins to conduct after the switching threshold has been undershot, and T2 and T3 block. T9 now gets base current and supplies via the low-resistance resistor R10 a relatively high current, which leads to a rapid turn-on of the phase splitter transistor T4. T5 starts to lead, at the same time the collector potential of T4 sinks. If the collector-emitter voltage of T4 falls below a certain value

Ucet4= Übet*+.Übet,,-Uf₀₅* 1,0 V,Ucet4 = Übet * +. Exercises ,, - Uf ₀₅ * 1,0 V,

so wird T9 der Basisstrom entzogen; er wird in den Sperrzustand gebracht. Nach dem Ausschalten von T9 wird der Basisstrom des Phasenaufspalttransistors T4 allein durch den „normal" dimensionierten Widerstand R4 geliefert. Der zusätzlich durch R10/T9 gelieferte Strom wird kurzzeitig auch noch als Basisstrom für den pull-down-Transistor T5 wirksam, da das Sperren von T9 über die Rückkopplungsstrecke D5 durch das Umladen parasitärer Kapazitäten zeitlich verzögert wird. Nach Abschluß des Umschaltvorganges ist T5 durchgesteuert, T6 und T7 sind gesperrt. Am Ausgang Y liegt damit - wie am Eingang X-Low-Potential. Während der L-H-Flanke bleibt T9 ständig gesperrt, da T2 den von R2 gelieferten Strom bereits voll übernimmt, bevor durch das Ausschalten des Phasenaufspalttransistors T4 die Basis von T9 über die Rückkopplungsstrecke D5 freigegeben wird. Eine weitere Anwendung für nicht invertierende Datentreiber mit Tristate-Ausgängen zeigt Figur 2. Die zusätzlich an den Kollektor von T2 angeschlossene Schottkydiode D6 beschleunigt das Einschalten des Transistors T9 bei einer H-L-Flanke am Eingang X, da der dafür benötigte Spannungshub verringert wird. Zusätzlich zu den dem Stand der Technik entsprechenden Dioden D8 und D9 zur Erzeugung des Tristate-Zustandes ist die Diode D7 vorzusehen, um ein Einschalten von T9 im Tristate-Zustand (Low-Pegel auf Leitung Z) über D8 zu verhindern. ,so T9 the base current is removed; he is put in the lock state. After turning off T9, the base current of the phase splitter transistor T4 is supplied solely by the "normally" dimensioned resistor R4 The current additionally supplied by R10 / T9 also becomes effective as a base current for the pull-down transistor T5 for a short time since the blocking of After completion of the switching process, T5 is closed, T6 and T7 are blocked, so that at output Y there is - as at the input X - low potential - T9 remains during the LH edge since T2 already fully adopts the current supplied by R2, before the base of T9 is enabled via feedback path D5 by turning off phase splitter transistor T4, Figure 2. The additional application for non-inverting data drivers with tristate outputs the collector of T2 connected Schottky diode D6 accelerates the switching on of the T. ransistors T9 at an H-L edge at the input X, since the voltage swing required for it is reduced. In addition to the prior art diodes D8 and D9 for generating the tristate state, the diode D7 should be provided to prevent T9 from turning on in the tristate state (low level on line Z) via D8. .

Claims

1. Circuit arrangement for reducing the signal transit time in integrated digital circuits, consisting of two series-connected inverter stages in TTL circuit technology, characterized in that the anode of a diode (D4) to the collector of the phase splitter transistor (T2) of the first inverter stage, the cathode of the diode (D4) is connected to the base of an npn transistor (T9) and the anode of a diode (D5), wherein the cathode of the diode (D5) leads to the collector of the phase splitter transistor (T4) of the second negator stage, the emitter of the npn Transistor (T9) to the collector of the pull-down transistor (T3) of the first Negatorstufe, the base of the phase splitter transistor (T4) of the second Negatorstufe and via a resistor (R4) with a positive operating voltage (U _C c) and the collector of the npn transistor (T9) via a resistor (R10) to the positive operating voltage (U _cc ) is connected.

2. Circuit arrangement according to item 1, characterized in that the npn transistor (T9) is designed as a Schottky transistor.

3. Circuit arrangement according to item 1, characterized in that the diodes (D4) and (D5) are designed as Schottky diodes.

4. Circuit arrangement according to item 1, characterized in that the resistor (FUO) is designed low resistance as a collector track resistor of the transistor (T9).