CZ20013179A3 - Dynamické vlnově zřetězené rozhraní a způsoby pro něj - Google Patents

Description

Oblast techniky

Vynález se obecně týká systémů p\ro .zpracování dat a podrobněji rozhraní sběrnice v systémech pro zpracování dat.

Dosavadní stav techniky

Se zvyšující se rychlostí systémových hodin v systémech pro zpracování dat, což centrálních procesorových sběrnicích v systému se zvyšovat. Přenos dat pro zpracování dat je je důsledkem zvyšování rychlosti jednotek, rychlost přenosů na musela odpovídajícím způsobem sběrnici spojující prvky systému přes nutně omezen fyzickým oddělením prvků.

Jeden způsob, který byl vyvinut pro přenos dat přes sběrnici je dynamické vlnové zřetězení, ve kterém je datový signál přiveden na sběrnici před tím, než byla předchozí data zachycena na druhé straně sběrnice do přijímacího zařízení. Jinými slovy, data jsou řazena do kolony přes rozhraní sběrnice mezi prvky v systému pro zpracování dat v podstatě způsobem „montážní linky. Jakmile je „kolona nebo „montážní linka naplněna, data se doručí průměrnou rychlostí, která přesahuje latenci na druhé straně rozhraní.

V typickém systému pro zpracování dat mohou být data přenášena ze zdrojového zařízení do množství přijímacích zařízení. Odlišná přijímací zařízení budou připojena ke zdrojovému nebo odesílacímu zařízení přes rozhraní sběrnic,

82589 (278589_CZ.doc) která mají odlišné elektrické délky a tudíž odlišné latence.

Navíc v jednom zařízení přijímajícím množství datových signálů může mít každý signál odlišnou latenci. Odchylky mohou vyvstat z výrobních tolerancí, konstrukčních omezení, např. odchylky v délce linek a činitelů závislých na čase jako např. kolísání dat (mezisymbolová interference), kolísání hodin a šumu.

Navíc se očekává, že data budou dodána synchronně. Očekává se tedy, že data budou dodána v předem určeném cyklu systémových hodin. Pokud jsou data dodána dříve nebo později než se očekává, mohou nastat chyby.

Ve vlnově zřetězeném rozhraní je časová analýza mnohem složitější, protože jak rychlá tak pomalá cesta jsou stejně důležité. Platná oblast dat, tj. časový interval během něhož mohou být data spolehlivě ovzorkována, je snížena, protože vzrůstá časový rozdíl mezi rychlou a pomalou cestou spojující zdrojové nebo odesílací zařízení s jedním nebo více přijímacích zařízení. Pokud se rozdíl v čase mezi rychlou a pomalou cestou zvětší na velikost periody sběrnice hodin, ztratí se synchronizace. Navíc časový posun vzorkovacích hodin může ještě více snížit platnou oblast dat. Se zvyšujícími se rychlostmi rozhraní sběrnice vyžadují se menší časové odchylky mezi rychlou a pomalou cestou a omezující podmínky časového posunu hodin se zhoršují. Avšak řízení časového posunu hodin a odchylek časování mohou být omezeny fyzickými omezujícími podmínkami danými provedením systému zpracováni dat. Tudíž jsou v oboru potřebné způsoby a zařízení k vyrovnání časového posuvu dat na konci přijímacího zařízení rozhraní a ke zvětšení doby, během které lze data spolehlivě ovzorkovat.

Předmětem tohoto vynálezu je zajistit techniku,' která překoná výše uvedené nedostatky.

Podstata vynálezu

Je předmětem tohoto vynálezu zajistit zařízeni rozhraní, které obsahuje:

množství zpožďovacích zařízení, přičemž každé zařízení může přijímat datový signál, přičemž každé zpožďovací zařízení má předem volitelné časové zpoždění a vysílat datový signál po předem zvolené časovém zpoždění; a obvody připojené k množství zpožďovacích zařízení umožňujících nastaveni každého předem zvoleného časového zpoždění, přičemž každé předem zvolené časové zpoždění se nastaví odezvou na čas příchodu spojeného s každým datovým signálem.

Podle tohoto vynálezu je také zajištěn způsob dynamického vlnového zřetězení v rozhraní, který obsahuje krok nastavení příchozí hrany každého datového signálu množství datových signálů tak, aby odpovídala příchozí hraně posledního příchozího datového signálu v množství datových signálů.

Výše uvedené poněkud široce nastínilo znaky a technické výhody tohoto vynálezu, aby mohl být lépe pochopen podrobný popis vynálezu, který následuje. Další znaky a výhody vynálezu budou popsány dále, přičemž tvoří předmět nároků vynálezu.

Přehled obrázků na výkresech

Vynález bude blíže vysvětlen prostřednictvím konkrétních příkladů provedení znázorněných na výkresech, na kterých představuje:

obr. 1 blokový diagram systému pro zpracování dat podle provedení tohoto vynálezu;

obr. 2 blokový diagram provedení dynamického vlnově zřetězeného rozhraní podle provedení tohoto vynálezu;

obr. 3 schématické znázornění diagramu vstupního časování rozhraní na obr. 2.;

obr. 4 blokový diagram přijímací datové jednotky podle provedení tohoto vynálezu;

obr. 5A vývojový diagram způsobu podle provedení tohoto vynálezu;

obr. 5B vývojový diagram způsobu nastavení hodin podle provedení tohoto vynálezu;

obr. 5C časový diagram odpovídající způsobu na obr. SB;

obr. 5D vývojový diagram způsobu vyrovnání časového posunu dat podle provedení tohoto vynálezu;

obr. 5E časový diagram odpovídající způsobu na obr. 5D;

obr. 5F vývojový diagram způsobu úpravy fáze hodin podle provedeni tohoto vynálezu;

obr. 5G časový diagram odpovídající způsobu na obr. 5F

Příklady provedení vynálezu

Tento vynález zajišťuje vlnově zřetězený mechanismus, který implementuje zmírnění časových variací dat a kolísání hodin. Ve spouštěcí proceduře se může velikost oblasti platných dat zvýšit s odpovídajícím zmenšením citlivosti rozhraní na časové variace mezi čipy na sběrnici. Časové variace mezi množstvím datových signálů vstupujících do přijímacího zařízení se odstraní určením prvních a posledních příchozích datových signálů a zpozdí se první příchozí datový signál po předem zvolenou dobu určenou příchozím časovým rozdílem mezi prvním a posledním příchozím datovým signálem. Navíc se odstraní časový posun v hodinách sběrnice od odesílajícího zařízeni, přičemž hodiny hradla z toho odvozené, jsou v datovém okně podstatně vycentrované.

V následujícím popisu je ukázáno množství konkrétních detailů jako např. frekvence hodin sběrnice, hrany hodin atd. k důkladnému vysvětlení tohoto vynálezu. Přesto bude odborníkům zřejmé, že tento vynález lze realizovat bez těchto konkrétních detailů. V jiných příkladech byly ukázány velmi známé obvody ve formě blokového diagramu, aby nezpůsobily nejasnost tohoto vynálezu kvůli nedůležitým detailům.

Nyní s odkazem na obr. 1-5G, kde zobrazené prvky nemusí být ve skutečném měřítku a kde jsou stejné nebo podobné prvky označené stejným referenčním číslem v několika pohledech.

Vzorové hardwarové prostředí pro uskutečnění tohoto vynálezu je zobrazeno na obr. 1, který znázorňuje typickou hardwarovou konfiguraci datového procesoru 113 podle tohoto vynálezu, který má centrální procesorovou jednotku (CPU) 110, jako např. běžný mikroprocesor, a množství dalších jednotek propojených systémovou sběrnicí 112. Datový procesor 113 obsahuje paměť s přímým přístupem RAM 114, paměť určenou pouze ke čtení ROM 116 a vstupně/výstupní (I/O) adaptér 118 pro připojování periferních zařízení jako např. diskových jednotek 120 a magnetických páskových jednotek 140 ke sběrnici 112, adaptér 122 uživatelského rozhraní pro připojení klávesnice 124, myši 126 a/nebo jiného uživatelského zařízení rozhraní jako např. zařízení dotekové obrazovky (není zobrazeno) ke sběrnici 112, komunikační adaptér 134 pro připojení pracovní stanice 113 k síti pro zpracování dat a zobrazovací 136 adaptér pro připojení sběrnice 112 k zobrazovacímu zařízení 138. CPU 110 může obsahovat i jiné obvody, které zde nejsou znázorněny, které budou obsahovat obvody běžně používané v mikroprocesoru, např. prováděcí j ednotka, j ednotka rozhraní sběrnice, aritmeticko-logická jednotka, atd. CPU

110 může být také umístěna na jediném integrovaném obvodu.

Nyní s odkazem na obr. 2, který znázorňuje vlnově zřetězené rozhraní 200 podle tohoto vynálezu. Rozhraní 200 je zabudováno v každém z čipů 202 a 204, které si navzájem předávají data prostřednictvím příslušného rozhraní 200. V provedení tohoto vynálezu mohou čipy 202 a 204 např. odpovídat CPU 110 a RAM 114 v datovém procesoru 113. Data jsou přenášena mezi čipy 202 a 204 rychlostí určenou hodinami sběrnice, jako např. hodinami 206 a 208 sběrnice.

• ♦ * ♦ · · φ • φφ » Φ·»» » • · · · φφφ

Φ Φ Ο Φ Φ Φ Φ ΦΦΦ ΦΦΦ φ Φ 9 V

Hodiny 206 a 208 sběrnice máji nominálně stejnou frekvenci, a jsou odvozeny od referenčních hodin 210 přivedených do PLL, PLL 212 v každém z čipů 202 a 204. V provedení tohoto vynálezu mohou být referenční hodiny 210 systémovými hodinami. Každý z PLL 212 posílá na výstup místní hodiny, místní hodiny 214 na čipu 202 a místní hodiny 216 na čipu 204, které jsou fázově zavěšené na referenční hodiny 210 a může to být předem zvolené celé číslo M, násobek periody referenčních hodin 210. Místní hodiny 214 jsou zachycovány budícím obvodem 218, aby poskytovaly výstup hodin 206 sběrnice z čipu 202. Podobně místní hodiny 216 jsou zachycovány budícím obvodem 220, aby poskytovaly výstup hodin 208 sběrnice z čipu 204.

Hodiny sběrnice dostávají datové signály z čipu. Data 222 z čipu 202 se zachycují do výstupního hradla 224 a vedou se a zachycují se budícím obvodem 226. Data se zachycují na předem zvolené hraně místních hodin 214. Data se přijímají prostřednictvím multiplexoru (MUX) 228. MUX 228 také přijímá předem určený synchronizační vzorek ve shodě se spouštěcí nastavovací procedurou (IAF). To bude dále popsáno níže.

Data 222 jsou zachycována přijímačem (RX) 230 a přivedena do datové přijímací jednotky 232. Hodiny 206 sběrnice, poslané spolu s daty 222, jsou zachyceny RX 234, jehož výstup tvoří I/O hodiny 236, které jsou také přivedeny na přijímací datovou jednotku 232. Data z čipu 204 odeslaná na čip 202 spolu s hodinami 208 sběrnice, jsou podobně přijata rozhraním 200 na čipu 202 a rozumí se, že popis přijímací datové jednotky 232, který následuje, platí stejně tak pro přijímání dat čipem 202 z čipu 204.

Nyní s odkazem na obr. 3, na kterém je schématicky • · 9 4 · · ♦ 4 · • · · · · 4 · ···«··· ··· · ·· 4 * 4 *· znázorněn časový diagram pro data 222, která přicházejí na vstup do čipu 204. I když časování bude popsáno vzhledem k datům 222, rozhraní 200 je obousměrné a rozumí se, že podobný diagram by stejně tak platil pro data vysílaná z čipu 204 do čipu 202. První datový signál, data 302 dorazí po jmenovité latenci, která vyplývá z konečné doby přenosu na cestě mezi čipy 202 a 204. Data 302 znázorněná na obr. 3 dorazí v předpokládaném čase TO. Druhý datový signál, data 304, má latenci, která je delší než latence datového signálu 302 a je zpožděn oproti předpokládanému času o dobu Ts, která bude brána jako maximální zpožděni z množství zpožděných datových signálů na datové sběrnici 222. Podobně třetí datový signál, data 306, má kratší latenci než jmenovitou a dorazí dříve než data . 302 . Data 306 jsou znázorněná s časem příchodu, který nastává před časem očekávaným, TO až Tf. Z důvodu níže uvedeného popisu činnosti datové přijímací jednotky 232, se bude Tf brát tak, že představuje první čas příchodu z množství prvních datových signálů na datové sběrnici 222. Rozdíl v časech příchodu dat na datové sběrnici 222 bude označen jako datový časový posun. Datový časový posun může nastat z několika příčin včetně výrobních toleranci, omezení návrhu jako např. variace v délkách linek a efektech závislých na čase jako např. kolísaní závislé na datech (mezi symbolová interference) , kolísání hodin a šum. (Na obr. 3 jsou znázorněny předpoklady vzhledem ke středům přechozů, pro snadnější znázornění ve schématickém časovém diagramu. Odborníci rozumí, že platné přechosy mohou být stanoveny jinými předen určenými procenty ustálených hodnot).

Data jsou zachycována do přijímacího zařízení, jako např. čipu 204, na hraně I/O hodin 236. V nepřítomnosti datového časového posunu mohou být data zachycena v okně

	·· ♦ · ·· « * · «· ·> >«·· • · · · · · • · · «···· • · · · r ·
	····· .··· ··.· e* ··

platných dat se šířkou periody 1/0 hodin 236. Datový časový posun snižuje šířku okna platných dat, Tw, o součet T_f a T_s.

K obnovení šířky okna platných dat pošle rozhraní 200 podle tohoto vynálezu množství datových signálů na vstup datové přijímací jednotky 232, znázorněno na obr. 4. Data jsou zachycena přijímačem 230 a připojena k programovatelné zpožďovací lince, jedné ze zpožďovacích linek 406 až 408. Programovatelné zpožďovací linky 406 až 408 poskytují předem zvolenou dobu zpoždění v odpovídajícím vstupu datového signálu do zpožďovací linky. Zpožďovací linka, která přijímá poslední příchozí datový signál, odpovídající datům 304 na obr. 3, je naprogramována na nulové zpoždění. (Rozumí se, že jakýkoli obvod má minimální dobu šíření. Dále se rozumí, že nulové zpoždění je relativní k jakékoli takové minimální době šíření). Tudíž např. na obr. 4 data 402 odpovídají datům 304 z obr. 3, zpožďovací linka 408 je naprogramována na nulové zpoždění. Zpožďovací linky přijímající ostatní datové signály jsou naprogramovány na zvyšující se doby zpoždění, přičemž zpožďovací linka přijímající datový signál, který dorazí první, což odpovídá datům 306 na obr. 3, je naprogramována na nej delší zpoždění. Pokud tedy např. na obr. 4 data 404 odpovídají nej rychle j Šímu datovému signálu, potom je zpožďovací linka 408 naprogramována na největší hodnotu zpoždění. Tímto způsobem všechny datové signály, které vstupují do čipu 204, data 402 až data 404 jsou časově posunuty k poslednímu příchozímu datovému signálu. Ačkoli bylo na obr. 4 zobrazeno a popsáno provedení tohoto vynálezu, rozumí se, že principy tohoto vynálezu mohou být aplikovány na skupiny datových signálů jako např. bajty nebo jiné podobné skupiny datových signálů. Takové alternativní provedení by bylo v duchu a rozsahu tohoto vynálezu.

Zpožďovací linky 406 až 408 jsou programovány tak, aby měly své předem zvolené hodnoty zpožděni prostřednictvím spouštěcí nastavovací procedury (IAP). IAP může být provedena při zapnutí nebo vynulování systému pro zpracování dat 100, který obsahuje dynamický vlnově zřetězené rozhraní 200. V provedení tohoto vynálezu může být IAP řízen signálem z CPU 110 na obr. 1. V IAP je předem určený synchronizační vzorek poslán po datové sběrnici 222 aktivací volby 240 IAP režimu, přičemž MUX 228 vysílá na výstup předem určené synchronizační vzorky. Synchronizační vzorek je poslán na všechny datové signály, které tvoří datovou sběrnici 222.

Synchronizační vzorek je zachycen do hradel 412 až 414, která přijímají výstup zpožďovacích linek 406 až 408. Datové vstupy do hradel 412 až 414 jsou zachyceny na hraně I/O hodin 236, která je odvozena bufferem 234 od hodin 206 sběrnice. I/O hodiny 236 jsou zpožděny ve zpožďovací lince 410 v datové přijímací jednotce 232. Zpožděné I/O hodiny jsou zesíleny v bufferu 416 a poslány na hradla 412 až 414.

Řízení zpožďovací linky 410 stejně jako zpožďovacích linek 406 až 408 je prostřednictvím stavového stroje 418. Během IAP upraví stavový stroj 418 programovatelná zpoždění v každém ze zpoždění 406 až 408 a 410 odezvou na zachycení synchronizačního vzorku v hradlech 412 až 414.

Výstupy 420 až 422 jsou připojeny k odpovídajícím vstupům datového komparačního obvodu 424. Vhodný synchronizační vzorek dovoluje nezaměnitelné rozlišení synchronních dat zachycených v nepřítomnosti datového časového posunu. Jeden takový vzorek tvoří datovou sekvenci 100010001000. Tato sekvence je periodická a má periodu • 9 · ♦ ·· « · · <a · 9 ·· • · 9 φ ··

9 9 · 9 9 ·9· «4· · · čtyř 1/0 hodinových period, a používá se ve spojení s elastickým rozhraním, který má elasticitu čtyř hodinových period. Elastické rozhraní je předmětem společně vyřizované, U.S. patentové přihlášky nazvané „An Elastic Interface and Method Therefor, která je zde zahrnuta odkazem. Alternativně mohou být implementovány jiné synchronizační vzorky za předpokladu, že každý takový synchronizační vzorek umožňuje jednoznačné rozlišení zachycení synchronních dat. Například lze alternativně použít synchronizační vzorek, který je doplňkem k sekvenci výše uvedených datových hodnot. Nyní bude popsán výběr zpoždění na zpožďovacích linkách 406 až 408 a 410 ve spojení s funkcí stavového stroje 418.

Nyní s odkazem na obr. 5A, který znázorňuje způsob 500 pro výběr zpoždění prostřednictví stavového stroje 418. V kroku 502 jsou I/O hodiny nastaveny na poslední příchozí datový signál zvolením vhodného zpoždění ve zpožďovací lince 410. Krok 502 bude. dále rozebrán ve spojení s obrázky 5B a 5C. Datové signály jsou časově vyrovnány v kroku 504, který bude dále popsán ve spojení s obrázky 5D a 5E. V kroku 508 je nastaven vzorek I/O hodin. Krok 508 bude dále popsán ve spojení s níže uvedenými obrázky 5F a 5G.

Nyní s odkazem na obr. 5B znázorňující vývojový diagram zpožďovacího kroku 502 i/O hodin. V kroku 512 je IAP iniciován spuštěním synchronizačního vzorku jak bylo popsáno výše. V kroku 514 stavový stroj 418 na obr. 4 určí synchronizační vzorek zachycený do hradel 412 až 414, což odpovídá stejnému datovému signálu, který pro vzorový synchronizační vzorek popsaný výše je hodnota „1. Stavový stroj 418 určí zda byl stejný datový signál zachycen určením toho, zda byl výstup 426 S-R klopného obvodu 428 vynulován (S-R je z angl. set-reset). Výstup 426 S-R klopného obvodu • · · · · 9 · ··· ···· ·9· 999 99 999

428 je řízen datovým komparačním obvodem 424, který detekuje neshody při porovnání a odezvou podle toho nastavuje svůj výstup 430. Odezvou na stejný datový signál, jako se objeví na každém z vstupů 421 až 423 datového komparačního obvodu 424, je výstup 430 negován, čímž je S-R klopný obvod vynulován. Datový komparační obvod 424 je taktován zpožděnými I/O hodinami 411 čímž je výstupní signál založen na výstupu 430 datového komparačního obvodu 424 odezvou na zachycení dat do hradel 412 až 414. Vzorové provedení datového komparačního obvodu 424, což odpovídá implementaci s kladnou logikou, může tvořit logický NAND ze signálů na vstupech 421 až 423 a hradla odvozené od zpožděných hodin 411. Alternativně, vzorové provedení odpovídající implementaci s negativní logikou, může tvořit logický OR ze vstupů 421 až 423 a hradla odvozené z doplňku zpožděných hodin 411. Takovéto provedení by odpovídalo výše uvedenému komplementárnímu synchronizačnímu vzorku.

Statistické kolísání v nastavování zpoždění na zpožďovacích linkách 406 až

408 a 410 může být omezeno vzorkováním synchronizačního vzorku přes více cyklů zpožděných I/O hodin inkrementují čítač 432.

411. Zpožděné 1/0 hodiny 411 Čítač 432 nastaví výstup 131 po předem zvoleném čísle, K, zpožděných I/O hodin 411 cyklů a potom se čítač 432 překlopí. Výstup 434 čítače je připojen ke vstupu 436 reset S-R klopného obvodu 428, a tudíž nuluje výstup 426. Potom lze provést další sekvenci synchronizačního vzorku/neshody při porovnání. Pokud se v nějakém vzorku detekuje neshoda při porovnání, S-R klopný obvod 428 se nastaví.

Nyní opět k obr. 5B, jestliže během vzorkovací periody, určené hodnotou celého čísla K, mají všechny vstupy 421 až

423 datového komparačního obvodu 424 stejný datový signál, sleduje krok cestu 514 „ano a způsob 500 pokračuje ke kroku 504. V tomto případě, kde zpoždění ještě nebyla nastavena na zpožďovacích linkách 406 až 408, je časování schématicky znázorněné na obr. 5C reprezentativní. I/O hodiny 236 byly zpožděny zpožďovacími linkami 410 o čas Tg, přičemž hrana tl je uvnitř okna platných dat reprezentována časovým intervalem T_w.

Na začátku může být čas Tg zpoždění nula, přičemž hrana TO leží vně okna platných dat a hrana TO zachycuje hodnotu „1 do jednoho z hradel 412 až 414, která přijímají data 306 a hodnotu „0 do hradel přijímajících data 302 až 304. Následuje neshoda při porovnání. Potom je aktivován výstup 430 datového komparačního obvodu 424 a nastaví se výstup 426

S-R klopného obvodu. Následkem toho, v kroku 514 na obr. 5B, je sledována větev „ne. V kroku 516 stavový stroj 418 zvýší zpoždění přes zpožďovací linku 410.

Zpoždění je zvýšeno stavovým strojem 418 posláním signálu „nahoru na směr 438 čítání do obousměrného čítače 440. Čítač 440 inkrementuje svůj počet odezvou na aktivaci výstupu 434 čítačem 432 když čítač 432 dosáhne konce čítání, který je určen hodnotou celého čísla K. Počet obsažený v obousměrném čítači 440 je dodán do zpožďovací řídící jednotky 442. Zpožďovací řídící jednotka 442 dekóduje počet a dodá odpovídající řídící signál 444 zpožďovací lince, v důsledku toho zpožďovací linka 410 zvýší čas T_d zpoždění o předem určený časový přírůstek. (linka 410 s programovatelným zpožděním, kterou lze použít v tomto vynálezu je předmětem souběžně vyřizované U.S. patentové přihlášky nazvané „Programmable Delay Locked Loop která je zde zahrnuta odkazem). Krok 502 zpoždění I/O hodin se potom • ·« » · ·<ί «· · · ♦ · · · · · · vrací ke kroku 514.

Pokud, v kroku 514, je zvýšená hodnota T_d dostatečná k tomu, aby umístila hranu tl do okna platných dat, potom krok 514 sleduje větev „ano jak bylo popsáno výše. Jinak je zpoždění zpožďovací linkou 410 znovu inkrementováno v kroku 516 a krok 502 zpoždění 1/0 hodin cykluje v krocích 514 až 516 dokud se hrana tl nedostane do okna platných dat. Potom stavový stroj 418 pokračuje krokem 504 ve kterém jsou data časově vyrovnána.

Krok 504 časového vyrovnání dat je detailně popsán na obr. 5D. V kroku 504 se programuje množství zpožďovacích linek 406 až 408. V kroku 518 se první zpožďovací linka, která odpovídá prvnímu datovému signálu, vybere k programování. (To může odpovídat indexu, j_, který se inicializuje na první hodnotu, která může být nula.) V kroku 520 se provede porovnání dat. Porovnání dat v kroku 520 se provede přesně stejným způsobem jako porovnání dat, krok 14, na obr. 5B a tudíž zde znovu nebude podrobně popsáno.

Pokud jsou všechny datové signály synchronizovány, potom v kroku 522 je nastaven přírůstek zpoždění v j-té zpožďovací lince, která odpovídá j-tému datovému signálu. Povšimněte si, že původně, kvůli kroku 502 nastavení 1/0 hodin, se sleduje větev „ano. Po inkrementování zpoždění, v kroku 522, se znovu provede porovnání dat, krok 520. Krok 504 časového vyrovnání dat potom cykluje mezi kroky 520 a 522 dokud se neztratí synchronizace dat a krok 520 sleduje větev „ne kde, v kroku 524, je zpoždění v j-tém datové signálu dekrementováno o jeden přírůstek zpoždění. Tímto způsobem může být j-tý datový signál fázově srovnán s I/O hodinami.

Φ φ

Toto může být dále pochopeno opět s odkazem na obr. 5C. Předpokládejme nejprve například, že v krocích 520 a 522 je j-tý datový signál poslední příchozí datový signál, data 304. Potom, přidání prvního přírůstku zpoždění do odpovídající zpožďovací linky posune data 304 tak, že se jejich okraj t2 objeví za okrajem tl zpožděných 1/0 hodin 411. Potom v kroku 520 porovnání dat sleduje větev „ne ke kroku 524 kde se odstraní jeden přírůstek zpoždění přidaný v kroku 522. Pro poslední příchozí datový signál se tudíž nepřidá žádné další zpoždění. To je požadovaná operace kroku 04 časového vyrovnání dat, protože poslední příchozí datový signál může být referenčním pro časové vyrovnání ostatních datových signálů.

Podobně nyní zvažme, znovu na příkladu, postup kroků 520 a 522 pro datový signál, který je první příchozí datový signál, data 306 na obr 5C. Pro první příchozí datový signál se přidá několik přírůstků zpoždění v odpovídající programovatelné zpožďovací lince opakovanými iteracemi kroky 520 a 522, dokud se její okraj t3 neposune v čase za okraj tl zpožděných I/O hodin 411. Potom, jak bylo výše popsáno s ohledem na data 304, sleduje krok 520 porovnání dat větev

„ne ke kroku 524, kde se sníží programovatelné zpoždění o jeden přírůstek zpoždění a hrana t3 se vyrovná s hranou tl zpožděných I/O hodin 411.

Po vyrovnání časového posunu j-tého datového signálu

v kroku 526 krok 504 vyrovnání časového posunu určí, zda byla naprogramována všechna zpoždění datových signálů. Pokud ne, krok 504 vyrovnání časového posunu postoupí k následující zpožďovací lince v kroku 527 a vrátí se ke kroku 520. Po úpravě všech zpožďovacích linek se všechny datové signály vyrovnají s hranou tl zpožděných 1/0 hodin 411, jak je schématicky zobrazeno na časovém diagramu na obr. 5B, a krok 504 vyrovnání časového posunu pokračuje ke kroku 506 způsobu 500.

V kroku 506 úpravy bodu hodinového vzorku, hrana tl zpožděných 1/0 hodin 411 může být upravena na střed do okna platných dat. Ačkoli hodinová hrana může být vycentrována při spuštění, může být časově posunuta v přijímači kvůli rozdílům v latencích cest, šumu atd. Vzorový krok 506 úpravy bodu hodinového vzorku vyrovná časový posun hodinového signálu. S odkazem na obr. 5F se v kroku 528 provede porovnání dat. Zpočátku kvůli kroku 506 časového vyrovnání dat, sleduje krok 526 porovnání dat svou větev „ano ke kroku 540 a časové zpoždění naprogramované ve zpožďovací lince 410 se zvýší o jeden přírůstek časového zpoždění v kroku 530. Krok 506 úpravy bodu hodinového vzorku se potom vrátí ke kroku 528, kde se znovu provede porovnání dat. Krok 506 úpravy l/Ο hodin potom cykluje mezi kroky 528 a 530 dokud nedojde k neshodě při porovnání dat, ve výsledcích kroku 528 porovnání dat, což udává že zpožděná hodinová hrana tl zpožděných 1/0 hodin 411, překročila zadní stranu, tl okna platných dat, obr. 5G. Potom krok 528 porovnání dat sleduje větev „ne a v kroku 532 se uloží počet v čítači 440.

Krok 506 úpravy hodinového vzorku I/O hodin potom určuje přední stranu okna platných dat. Zpoždění ve zpožďovací lince 410 se sníží o jeden časový zpožďovací přírůstek v kroku 534. V kroku 536 se provede porovnáni dat. Protože byla v kroku 531 hrana posunuta zpět do okna platných dat, porovnání 536 dat sleduje větev „ano a zpoždění naprogramované ve zpožďovací lince 410 se dále sníží ο časový zpožďovací přírůstek. Krok 506 úpravy hodinového vzorku potom cykluje mezi kroky 536 a 538 dokud datové srovnání v kroku 536 porovnání dat nesignalizuje neshodu při porovnání. To udává, že hrana tl zpožděných 1/0 hodin 411 na obr. 5G, dorazila dříve než přední strana t_e okna platných dat. Tento průchod zpožděných I/O hodin 411 je označen. Krok 536 porovnání dat potom sleduje větev „ne a v kroku 540 se v čítači 440 uchová počet přední strany.

V kroku 542 je fáze zpožděných I/O hodin 411 nastavena na průměr hran přední a zadní strany okna platných dat. To odpovídá, na obr. 5G, plné části křivky a hrany zpožděných I/O hodin 411. Krok 506 úpravy zpožděného I/O hodinového vzorku dále pokračuje krokem 508 a způsob 500 ukončí IAP režim.

Zařízení a způsoby reprezentované ve zde popsaných provedeních zajišťují dynamické vlnově zřetězené rozhraní. Množství datových signálů přicházejících na rozhraní se vzhledem k sobě časově vyrovná, čímž se kompenzují synchronizační rozdíly mezi datovými signály, rozdíly v cestách mezi I/O hodinami a datovými signály a tolerancemi návrhů mezi datovými signály, např. zapojení čipu, zapojení modulu a zapojení karty. Následně se zvětší šířka oblasti datového signálu. Rozhraní dále upravuje vzorkovací hodiny pro podstatné vystředění vzorkovacího bodu do centra okna platných dat, čímž lze kompenzovat rozdíly v cestách mezi I/O hodinami a daty, zapojením modulu a zapojením karty.

Dr. Petr Kadeříš:

SPOLEČNÁ ADVOKÁTNÍ KANCELÁŘ

A partneři

120 OO ^;i|nha 2, Hálkova 2

CesKa republika

JUDr. Petr Kalenský advokát

120 00 Praha 2, Hálkova 2

Claims (18)

1. PATENTOVÉ NÁROKY

   1. Zařízeni rozhraní, vyznačující se tím, že obsahuje:

   množství zpožďovacích zařízení, přičemž každé zařízení umožňuje přijímat odpovídající datový signál, přičemž každé zpožďovací zařízeni má předem volitelné časové zpoždění, a vysílá na výstup datový signál po předem zvoleném časovém zpoždění a obvody připojené k množství zpožďovacích zařízení umožňujících nastavení každého předem volitelného časového zpoždění, přičemž každé předem zvolené zpoždění se nastavuje odezvou na čase příchodu.
2. 2. Zařízení podle nároku 1, vyznačující se tím, že první z datových signálů obsahuje hodinový signál.
3. 3. Zařízení podle kteréhokoli z předcházejících nároků, vyznačující se tím, že obvody umožňující nastavení každého předem volitelného časového zpoždění obsahují:

   datový komparační obvod umožňující přijetí předem určené podmnožiny datových signálů, a vyslání první předem určené hodnoty výstupního signálu, když podmnožina datových signálů obsahuje první předem určenou sadu hodnot, a vyslání druhé předem určené hodnoty výstupního signálu, když má podmnožina datových signálů druhou předem určenou sadu hodnot, přičemž podmnožina datových signálů předpokládá jednu z první a druhé předem určené sady hodnot odezvou na přidružené časy příchodu a obvody umožňující modifikaci předem zvolených časových

   27 82589 (278589_CZ.doc) • ·· zpožděni odezvou na první a druhé předem určené hodnoty výstupního signálu.
4. 4. Zařízení podle nároku 3, vyznačující se tím, že první předem určená sada hodnot obsahuje sadu hodnot, kde každá hodnota je stejná, a druhá předem určená sada hodnot obsahuje sadu hodnot, kde první člen a druhý člen mají různé hodnoty.
5. 5. Zařízení podle nároku 3, vyznačující se tím, že obvody umožňující modifikaci předem určených časových zpožděni obsahují:

   stavový stroj umožňující modifikaci předem zvolených časových zpoždění odezvou na první a druhou hodnotu výstupního signálu.

   Zařízení tím, že obvody časových zpoždění dále obsahují: čítač umožňující ze stavového stroje, podle nároku 5, vyznačující se umožňující modifikaci předem zvolených čítacího časového zpoždění, určenou signálu zpoždění přičemž hodnotu.

   Zařízení na přijímání směrového přičemž čítač umožňuje výstup pro určení počtu modifikaci předem zvolených časových časového zpoždění má předem pro přírůstek tím, že obvody zpoždění signálu vysílání přírůstků podle nároku 6, vyznačující se umožňující modifikaci předem určených dále obsahují řídící obvody zpoždění časových umožňující přijímání čítacího signálu a vysílání kontrolního signálu na výstup na každé z množství zpožďovacích zařízení, přičemž řídící signál umožňuje modifikaci předem zvolených časových zpoždění.

   ··
6. 8. Zařízeni podle nároku 3, vyznačující se tím, že obvody pro modifikaci předem zvolených časových zpoždění odezvou na první a druhý předem zvolený signál obsahují:

   paměťové zařízení které má vstup připojen k porovnávací logice, přičemž logický stav tohoto paměťového zařízení umožňuje nastavení odezvou na první předem určený signál a vynulování odezvou na druhý předem zvolený signál čítač připojený k paměťovému zařízení umožňujícímu vynulování paměťového zařízení po uplynutí předem určeného počtu a obvody umožňující přijímaní logického stavu paměťového zařízení a modifikaci předem zvolených časových zpoždění odezvou na logický stav.
7. 9. Způsob dynamického vlnového zřetězení v rozhraní, vyznačující se tím, že obsahuje kroky nastavení příchozí hrany každého datového signálu množství datových signálů tak, aby odpovídaly příchozí hraně posledního příchozího datového signálu v množství datových signálů.
8. 10. Způsob podle nároku 9, vyznačující se tím, že dále obsahuje krok úpravy fáze hodin, kdy se předem určený přechod hodin v datovém okně podstatně vycentruje.
9. 11. Způsob podle nároku 9 nebo 10, vyznačující se tím, že krok nastavení příchozí hrany množství datových signálů obsahuje kroky:

   určení posledního příchozího datového signálu a zpoždění každého datového signálu o předem zvolené časové zpoždění, přičemž předem zvolené časové zpoždění se nastaví odezvou na odpovídající čas příchodu každé příchozí • φ« · · φφ φφφ φ φφ φφ « φφ • · · · ·φ • φφ φ φ φ ·· • φ · φ ·· • ΦΦ «φφφ φφφ «φφ φφ · hrany.
10. 12. Způsob podle nároku 11, vyznačující se tím, že krok určeni posledního příchozího datového signálu obsahuje krok nastavení předem určeného přechodu hodinového signálu na příchozí hranu posledního příchozího datového signálu.
11. 13. Způsob podle nároku 12, vyznačující se tím, že krok nastavení předem určeného přechodu hodinového signálu na příchozí hranu posledního příchozího datového signálu obsahuje kroky:

    porovnání datových signálů a vyslání první předem určené hodnoty výstupního signálu, když datové signály obsahují první předem určenou sadu hodnot a vysílání na výstup druhé předem zvolené hodnoty výstupního signálu, když podmnožina datových signálů má druhou předem zvolenou sadu hodnot, přičemž podmnožina datových signálů předpokládá jednu z první a druhé předem zvolené sady hodnot odezvou na časy příchodů zpoždění hodinového signálu o předem určený časový přírůstek zpoždění odezovu na hodnotu prvního výstupního signálu a zopakování kroků porovnání a zpoždění, přičemž krok opakování se ukončí odezvou na hodnotu druhého výstupního signálu.
12. 14. Způsob podle nároku 11, vyznačující se tím, že krok zpoždění každého datového signálu o předem zvolené časové zpoždění obsahuje kroky:

    porovnání datových signálů a vysílání první předem určené hodnoty výstupního signálu, když datové signály obsahují první předem zvolenou sadu hodnot, a vyslání na • · · · · í « · · · ···· • · · · · · · ··« ··»· ··» ·»· ·· výstup druhé předem určené hodnoty signálu, když má podmnožina datových signálů druhou předem zvolenou sadu hodnot, přičemž podmnožina datových signálů předpokládá jednu z první a druhé předem zvolené sady hodnot odezvou na časy příchodů zpoždění prvního datového signálu o předem určený časový přírůstek zpoždění odezvou na hodnotu prvního výstupního signálu opakování kroků porovnání a zpoždění, přičemž krok opakování se ukončí odezvou na druhou hodnotu výstupního signálu snížení zpoždění prvního datového signálu o jeden časový přírůstek zpoždění a opakování kroků porovnání, zpoždění, opakovaní a snížení pro další datový signál, přičemž krok opakování pro další datový signál se ukončí odezvou na poslední datový signál z množství datových signálů.
13. 15.. Způsob podle nároku 9, vyznačující se tím, že každý datový signál má předem určený vzorek datových hodnot.
14. 16. Způsob podle nároku 10, vyznačující se tím, že krok úpravy hodinové fáze obsahuje kroky:

    určení zadní strany datového okna určení přední strany datového okna a nastavení předem určeného přechodu hodin na průměr přední a zadní strany.
15. 17. Způsob podle nároku 16, vyznačující se tím, že krok určení zadní strany obsahuje kroky:

    porovnání datových signálů a vyslání první předem určené hodnoty výstupního signálu, když datové signály ·· · « »» · » « ·· ·« « « ·· • · ♦ · · · «· · *«··« • · · · · · ·>>> »«* ··« ·· ··· obsahují první předem určenou sadu hodnot, a vyslání druhé předem určené hodnoty výstupního signálu, když má podmnožina datových signálů druhou předem určenou sadu hodnot, přičemž podmnožina datových signálů předpokládá jednu z první a druhé předem určené sady hodnot odezvou na časy příchodů snížení hodinového signálu o předem zvolený časový přírůstek zpoždění odezvou na první hodnotu výstupního signálu opakování kroků porovnání a zpoždění, přičemž krok opakování se ukončí odezvou na druhou hodnotu výstupního signálu a určení datové hodnoty, která reprezentuje aktuální čas zpoždění odezvou na druhou hodnotu výstupního signálu, přičemž datová hodnota reprezentuje aktuální zpoždění odpovídající zadní straně.
16. 18. Způsob podle nároku 16, vyznačující se tím, že krok určení přední strany obsahuje kroky:

    porovnání datových signálů a vyslání na výstup první předem určené hodnoty výstupního signálu, když datové signály obsahují první předem určenou sadu hodnot, a vyslání druhé předem určené hodnoty výstupního signálu, když má podmnožina datových signálů druhou předem určenou sadu hodnot, přičemž podmnožina datových signálů předpokládá jednu z první a druhé předem určené sady hodnot odezvou na časy příchodu snížení času zpoždění hodinového signálu o předem určený časový přírůstek časového zpoždění odezvou na první hodnotu výstupního signálu opakování kroků porovnání a snížení, přičemž krok opakování se ukončí odezvou na druhou hodnotu výstupního signálu a určení datové hodnoty reprezentující aktuální čas • ··. 9 · · φ · • •9 · · · Φ · · « Φ φ

    Φ Φ ΦΦΦΦΦ • Φ Φ Φ - Φ Φ φ

    ΦΦΦ ΦΦΦΦ ΦΦΦ ΦΦΦ ·· ΦΦΦ zpožděni odezvou na druhou hodnotu výstupního signálu, přičemž datová hodnota reprezentuje aktuální zpoždění odpovídající přední straně.
17. 19.

    tím, že

    Způsob datová podle hodnota nároku 17, reprezentuj ící vyznačující se aktuální čas zpoždění obsahuj e počet.
18. 20.

    Způsob podle nároku 18, vyznačující se tím, že datová hodnota reprezentuj ící aktuální čas zpoždění obsahuj e číslo.

    . 21. Systém pro zpracování dat obsahující rozhraní, obsahuj ící:

    centrální procesorovou jednotku (CPU) přijímací zařízení připojené k CPU umožňující přijetí alespoň jednoho datového signálu z CPU, přičemž přijímací zařízení obsahuje datovou přijímací jednotku, která obsahuje zařízení rozhraní podle kteréhokoli z nároků 1 až 8.