CS255071B1

CS255071B1 - Control circuits connection for display units

Info

Publication number: CS255071B1
Application number: CS859009A
Authority: CS
Inventors: Miroslav Krajcar; Zdenek Weidinger; Karel Slama
Original assignee: Miroslav Krajcar; Zdenek Weidinger; Karel Slama
Priority date: 1985-12-09
Filing date: 1985-12-09
Publication date: 1988-02-15
Also published as: CS900985A1

Abstract

Řešení se týká zapojení řídicích obvodů, kterými se generují synchronizační signály analogové zobrazovací jednotky a adresace paměti zobrazovaných a řídicích znaků s generátorem grafických symbolů, využívajících řádkového způsobu zobrazení pro zobrazení typů informačních polí. Řešení přináší pro zobrazení různých typů informačních polí. Řešení přináší zjednodušení dosavadních zapojení. Jeho podstata spočívá v připojení programovatelného čítače znaků k programovatelnému dekodéru mezníků řádků, adresnímu přepínači a programovatelnému dekodéru mezníků snímků. Dále v připojení programovatelného čítače řádků k adresnímu přepínači, programovatelnému dekodéru mezníků snímků a k programovatelnému mezníku řádků. Výstupy programovatelného dekodéru mezníků řádků, adresního přepínače a programovatelného dekodéru mezníků snímků jsou připojeny na bloky vyrovnávacích pamětí. Zapojení je řízeno řídicím generátorem. Zapojení lze využít ve výpočetní technice ke zobrazení dat ve zobrazovacích jednotkách.The present invention relates to a control circuit engagement that generates analogue display unit synchronization signals and display and control character memory addressing with a graphic symbol generator utilizing a line display method for displaying information field types. The solution brings to display different types of information fields. The solution is to simplify existing connections. Its essence is to connect a programmable character counter to a programmable line break decoder, address switch, and programmable milestone decoder. Next, connect a programmable row counter to an address switch, programmable landmark decoder, and programmable line milestone. Programmable milestone line decoder, address switch, and programmable milestone decoder outputs are linked to buffer blocks. The wiring is controlled by the control generator. Wiring can be used in computer technology to display data in display units.

Description

Vynález se týká zapojení řídicích obvodů pyo zobrazovací jednotky, kterými se generují synchronizační signály analogové zobrazovací jednotky a adresace paměti zobrazovacích a řídicích znaků s generátorem grafických symbolů, využívajících řádkového způsobu zobrazení pro zobrazení různých typů informačních polí.The present invention relates to the control circuitry of a pyo display unit by which the synchronization signals of an analog display unit are generated and the memory addressing of the display and control symbols with a graphic symbol generator using a line display method to display different types of information fields.

Zobrazovací jednotky pro zobrazení abecedních číselných a grafických symbolů určených pro zařízení malé výpočetní techniky se skládají z několika základních částí. Analogové, která obsahuje obrazovku s vychylovacími prvky a obrazovým zesilovačem, vyrovnávací po paměř zobrazované informace s generátorem grafických symbolů. Dále řadiče, které generují synchronizací signály pro analogovou část, řídicí signály pro vyrovnávací pamět zobrazované informace s generátorem grafických symbolů a signály nutné pro obsluhu zobrazovací jednotky ve vztahu k ostatním zařízením. Řadič zobrazovací jednotky se většinou řeší jako sekvenční logický řetěz.Display units for displaying alphabetic numeric and graphic symbols for small computer equipment consist of several basic parts. An analogue which includes a screen with deflection elements and an image amplifier, buffering the displayed information with a graphic symbol generator. Furthermore, controllers that generate signals for the analogue part by synchronization, control signals for the display information buffer with the graphic symbol generator, and signals necessary for operating the display unit relative to other devices. The display controller is usually designed as a sequential logic chain.

V podstatě takových zapojení se v oblasti výpočetní a záznamové techniky běžně používá. Bylo však zjištěno, že v běžné praxi vykazují některé podstatnější nedostatky. Zejména v případě, kdy pro zobrazovací jednotku s větším počtem znaků na řádku a množstvím různých druhů zobrazení, jako například podložená pole, oddělené znaky, inverzní, blikající apod., umísí ná na jednom řádku a snímku, je zapotřebí, aby řadič byl řešen jako sekvenční logický řetěz doplněný složitou vazební kombinační sítí.Basically, such connections are commonly used in the field of computing and recording technology. However, it has been found that they show some significant deficiencies in normal practice. Especially when a display unit with multiple characters per line and many different types of display, such as underlay fields, separated characters, inverse, blinking, etc., is placed on one line and frame, the controller needs to be treated as sequential logic chain complemented by a complex coupling combination network.

Složitost řadiče mimo to klade přísné požadavky na stabilitu některých prvků, zejména z časového a tepelného hlediska, což vyžaduje přísnější kusový výběr a zahořování ve výrobě. Složitost dále vyžaduje pracnější diagnostiku a v některých případech je diagnostika dokonce zcela znemožněna. Proto tyto skutečnosti nepříznivě ovlivňují pracnost výrobku, přičemž opravy a servis jsou rovněž pracnější, což v obou případech představuje zvýšení ekonomických nákladů.Furthermore, the complexity of the controller imposes stringent stability requirements on some elements, particularly in terms of time and temperature, which requires stricter piece selection and burn-in in production. Furthermore, complexity requires more sophisticated diagnostics and in some cases diagnosis is even completely impossible. Therefore, these factors adversely affect product labor, while repairs and service are also laborious, which in both cases entails an increase in economic costs.

Uvedené nevýhody v podstatě odstraňuje zapojení řídicích obvodů pro zobrazovací jednotky podle tohoto vynálezu, jehož podstata spočívá v tom, že první výstup řídicího generátoru je připojen na druhý vstup paměti mezníků řádků, druhý výstup řídicího generátoru na druhý vstup paměti řádkového synchronizačního signálu, třetí výstup řídicího generátoru na druhý vstup paměti řádkového zatemňovacího signálu, čtvrtý výstup řídicího generátoru na druhý vstup paměti adresy v bloku, pátý výstup řídicího generátoru na druhý vstup paměti adresy bloku, šestý výstup řídicího generátoru na druhý vstup paměti snímkového synchronizačního signálu, sedmý výstup řídicího generátoru na druhý vstup paměti mezníků snímků, osmý výstup řídicího generátoru na druhý vstup paměti snímkového zatemňovacího signálu, devátý výstup řídicího generátoru na první vstup programovatelného čítače znaků, výstup programovatelného čítače znaků je spojen jednak s prvním vstupem programovatelného dekodéru mezníku řádků, jednak s prvním vstupem adresního přepínače a s prvním vstupem programovatelného dekodéru mezníků snímků, přičemž ke druhému vstupu programovatelného čítače znaků je připojen výstup paměti mezníků řádků, první výstup programovatelného dekodéru mezníků řádků je připojen na první vstup paměti mezníků řádků, druhý výstup programovatelného dekodéru mezníků řádků na první vstup paměti řádkového synchronizačního signálu a výstup paměti řádkového synchronizačního signálu na řádkový synchronizační vstup analogové zobrazovací jednotky, zatímco třetí výstup programovatelného dekodéru mezníků řádků je připojen na první vstup paměti řádkového zatemňovacího signálu, jehož výstup je připojen na řádkový zatemňovací vstup analogové zobrazovací jednotky, čtvrtý výstup programovatelného dekodéru mezníku řádků na třetí vstup adresního přepínače a pátý výstup programovatelného dekodéru mezníků řádků na první vstup programovatelného čítače řádků, kdežto ke druhému vstupu programovatelného čítače řádků je připojen výstup paměti mezníků snímků, první výstup programovatelného čítače řádků je připojen jednak na druhý vstup adresního přepínače, jednak na druhý vstup programovatelného dekodéru mezníků snímku, druhý výstup programového čítače řádků je spojen se vstupem řídicí adresy generátoru znaku a řídících funkcí, výstup adresního přepínače je spojen s prvním vstupem paměti adresy v bloku a výstup paměti adresy v bloku je připojen na vstup adresy paměti zobrazovaných a řídicích znaků, zatímco první výstup programovatelného dekodéru mezníků snímků je připojen na první vstup paměti snímkového zatemňovacího signálu, jehož výstup je připojen na snímkový zatemňovací vstup analogové zobrazovací jednotky, druhý výstup programovatelného dekodéru mezníků snímku je připojen na první vstup paměti adresy bloku, jehož výstup je spojen se vstupem adresy bloku paměti zobrazovaných a řídicích znaků, přičemž třetí výstup programovatelného dekodéru mezníků snímku je připojen na první vstup paměti snímkového sychronizačního signálu, kdežto jeho výstup je spojen se snímkovým synchronizačním vstupem analogové zobrazovací jednotky a čtvrtý výstup programovatelného dekodéru mezníků snímku je připojen na první vstup paměti mezníků snímků.Essentially, the control circuitry for the display units of the present invention is eliminated by the fact that the first control generator output is connected to the second line land memory input, the second control generator output is to the second line sync memory input, the third control output generator to second line blanking memory input, fourth control generator output to second address block memory input, fifth control generator output to second block address memory input, sixth control generator output to second frame sync memory input, seventh control generator second output image landmark input, eighth control generator output to second frame blanking memory input, ninth control generator output to first programmable counter input from In addition, the programmable character counter output is coupled to the first input of the programmable landmark decoder and the first address switch input and the first programmable landmark decoder input, while the second programmable character counter input is connected to the line landmark memory output and the first programmable landmark decoder output. the line output is connected to the first line landmark memory input, the second programmable line breaker decoder output to the first line sync memory input and the line sync signal output to the line sync input of an analog display unit, while the third output of the programmable line breaker decoder is connected to the first memory input the line blanking signal, the output of which is connected to the line blanking input of the analog display unit, fourth in Programmable landmark decoder output to third address switch input and programmable landmark decoder output to first programmable row counter input, while image landmark output is connected to second programmable row counter input, first programmable row counter output is connected to second address input input the second programmable line counter output is connected to the character generator control address and control functions, the address switch output is connected to the first address memory input in the block, and the address memory output is connected to the input the memory address of the displayed and control characters, while the first output of the programmable landmark decoder is connected to the first input of the image blanking signal memory, the output of which is connected to the frame blanking input of the analog display unit, the second programmable landmark decoder output is connected to the first block address memory input, the output of which is coupled to the display and control character block address input, and the third programmable image landmark decoder output is connected to the first input the frame sync signal of the frame, while its output is coupled to the frame sync input of the analog display unit, and the fourth output of the programmable landmark decoder is connected to the first frame landmark input.

Výhodou zapojení je, že pro řídicí elektroniku zobrazovacích jednotek, kde se využívá řádkového způsobu zobrazení různých typů informačních polí, je možno použít konstrukci řídicí elektroniky s jednoduchým typem kombinační logické šitě s řídicími čítači. K tomu také přispívá sloučení generátoru synchronizačních signálů pro analogovou zobrazovací jednotku s generátorem adresních signálů pro pamět zobrazovaných a řídicích znaků. Kromě nižších ekonomických nákladů na výrobu se tímto jednodušším provedením poskytuje snadnější oživování zařízení a jednodušší servis.The advantage of the wiring is that for the control electronics of the display units, where a row method of displaying different types of information fields is used, a control electronics design with a simple type of combinational logic sieve with control counters can be used. Combining the synchronization signal generator for the analog display unit with the address signal generator for the memory of the displayed and control characters also contributes to this. In addition to lower economic cost of production, this simpler design provides easier equipment recovery and easier service.

Zapojení řídicích obvodů pro zobrazovací jednotky je vyobrazeno na přiloženém výkrese v blokovém schématu.The wiring of the control circuits for the display units is shown in the enclosed drawing in a block diagram.

První výstup 01 řídicího generátoru ŘG je připojen na druhý vstup 2 paměti mezníků řádků PMŘ, druhý výstup 02 řídicího generátoru ŘG na druhý vstup 2 paměti řádkového synchronizačního signálu PŘSS, třetí výstup 03 řídicího generátoru ŘG na druhý vstup 2 paměti řádkového zatemňovacího signálu PŘZS, čtvrtý výstup 04 řídicího generátoru ŘG na druhý vstup 2. paměti adresy v bloku PAVB, pátý výstup 05 řídicího generátoru ŘG na druhý vstup 2_ paměti adresy bloku PAB, šestý výstup 06 řídicího generátoru ŘG na druhý vstup 2 paměti snímkového synchronizačního signálu PSSS, sedmý výstup 07 řídicího generátoru ŘG na druhý vstup 2 paměti mezníků snímků PMS, osmý výstup 08 řídicího generátoru ŘG na druhý vstup 2 paměti snímkového zatemňovacího signálu PSZS a devátý výstup 09 řídicího generátoru ŘG na první vstup 2 programovatelného čítače znaků PČZ je spojen jednak se vstupem 2 programovatelného dekodéru mezníků řádků PDMŘ, jednak s pevním vstupem 2 adresního přepínače AP a s prvním vstupem 2 programovatelného dekodéru mezníků snímku PDMS. Ke druhému vstupu 2 programovatelného čítače znaků PČZ je připojen výstup 01 paměti mezníků řádků PMŘ. První výstup 01 programovatelného dekodéru mezníků řádků PDMŘ je připojen na první vstup 2 paměti mezníků PMŘ, druhý výstup 02 programovatelného dekodérů mezníku řádků PDMŘ na první vstup 2 pamětí řádkového synchronizačního signálu PŘSS a výstup 01 paměti řádkového synchronizačního signálu PŘSS na řádkový synchronizační vstup neznázorněné analogové zobrazovací jednotky.The first control generator output 01 is connected to the second input 2 of the PMR line land memory, the second control generator output 02 is connected to the second input 2 of the line sync signal PřSS, the third output 03 of the control generator RG to the second input 2 of the line blanking signal memory. control generator output 04 to second input address memory PAVB block 5, control output generator 5 to second PAB address block input 2 second, control generator output 6 to second PSSS frame sync signal input 2, seventh output 07 control generator to the second input 2 of the PMS image memory memory, eight output 08 of the control generator to the second input 2 of the PSZS blanking signal memory, and the ninth output 09 of the control generator to the first input 2 of the programmable character counter m 2 of the programmable landmark decoder PDMŘ, both with fixed input 2 of address switch AP and with the first input 2 of programmable landmark decoder PDMS. To the second input 2 of the programmable PČZ character counter is connected the output 01 of the landmark line memory PMŘ. The first 01 PDD line programmable decoder output 01 is connected to the first PMR landmark memory 2 input, the second PDMŘ line programmable landmark decoder output 02 to the first input 2 of the PRSS line sync signal memory and the 01 output of the PRSS line sync signal memory to the line sync input not shown units.

Třetí výstup 03 programovatelného dekodéru mezníků řádků PDMŘ na první vstup 2 paměti řádkového zatemňovacího signálu PŘZS, čtvrtý výstup 04 programovatelného dekodéru mezníků řádků PDMŘ na třetí vstup 2 adresního přepínače AP a pátý výstup 05 programovatelného dekodéru mezníků řádků PDMŘ na' první vstup 2 programovatelného čítače řádků PČŘ. Výstup 01 paměti řádkového zatemňovacího signálu PŘZS je připojen na řádkový zatemňovací vstup neznázorněno analogové zobrazovací jednotky.Third PDMØ line programmable land decoder 03 output 03 to PDSM line blanking memory input 2, fourth PDMØ line programmable land decoder output 04 to third input switch 2 address AP and fifth PDMØ line programmable landmark decoder output 05 to first programmable row counter input 2 PČŘ. The PRZS line blanking signal output 01 is connected to the line blanking input (not shown) of the analog display unit.

Ke druhému vstupu 2 programovatelného čítače řádků PČŘ je připojen výstup 01 paměti mezníků snímků PMS, kdežto jeho první výstup 01 je připojen jednak na druhý vstup 2 adresního přepínače AP, jednak na druhý vstup 2 programovatelného dekodéru mezníků PDMS. Druhý výstup 02 programovatelného čítače řádků PČŘ je spojen se vstupem řídicí adresy neznázorněného generátoru znaků a řídicích funkcí.The second input 2 of the PMS programmable counter is connected to the output 01 of the PMS landmark memory, while its first output 01 is connected to the second input 2 of the address switch AP and to the second input 2 of the programmable landmark decoder PDMS. The second output 02 of the PLC programmable counter is connected to the input of the control address of a character generator (not shown) and control functions.

Výstup 01 adresního přepínače AP je spojen s prvním vstupem 2 paměti adresy v bloku PAVB a výstup 01 paměti adresy v bloku PAVB je připojen na vstup adresy neznázorněné paměti zobrazovaných a řídicích znaků. První výstup 01 programovatelného dekodéru mezníků snímku PDMS je připojen na první vstup 2 paměti snímkového zatemňovacího signálu PSZS a jeho výstup 01 na snímkový zatemňovací vstup neznázorněné analogové zobrazovací jednotky.The output switch 01 of the address switch AP is coupled to the first address 2 of the address memory in the PAVB, and the output 01 of the address memory in the PAVB is connected to the address input of the display and control character memory (not shown). The first output 01 of the programmable landmark PDMS image decoder is connected to the first input 2 of the PSZS frame blanking memory and its output 01 to the frame blanking input of an analog display unit (not shown).

Druhý výstup 02 programovatelného dekodéru mezníků snímku PDMS je připojen na první vstup 1^ paměti adresy bloku PAB, přičemž výstup 01 paměti adresy bloku PAB je spojen se vstupem adresy bloku neznázorněné paměti zobrazovaných a řídicích znaků. Třetí výstup 03 programovatelného dekodéru mezníku snímku PDMS na první vstup _1 paměti snímkového synchronizačního signálu PSSS, přičemž výstup 01 paměti snímkového synchronizačního signálu PSSS je spojen se vstupem snímkového synchronizačního vstupu neznázorněné analogové zobrazovací jednotky. Čtvrtý výstup 04 programovatelného dekodéru mezníků snímku PDMS je připojen na první vstup .1 paměti mezníků snímků PMS.The second programmable PDMS image decoder output 02 is coupled to the first PAB address memory input 1, wherein the PAB address memory output 01 is coupled to the block address input of a display and control character memory (not shown). A third output 03 of the programmable landmark PDMS image decoder on the first input PS1 of the frame sync signal PSSS, wherein the output PS1 of the frame sync signal PSSS is coupled to the input of the frame sync input of a not shown analog display unit. The fourth output 04 of the programmable landmark decoder PDMS is connected to the first input 1 of the landmark memory PMS.

Impulsy, přivedenými z devátého výstupu 09 řídicího generátoru ŘG na první vstup 1_ programovatelného čítače znaku PČ2, se čítají znaky na řádku zobrazovací jednotky. Výstupním signálem přivedeným z výstupu 01 programovatelného čítače znaků na vstupu _1 programovatelného dekodéru mezníků řádků PDMŘ se na jeho výstupech 01 až 05 vytváří výstupní signály.The pulses applied from the ninth output 09 of the control generator GG to the first input 1 of the programmable character counter P2 are counted by the characters in the display unit row. The output signal supplied from the output 01 of the programmable character counter at the input 1 of the programmable landmark line decoder PDMŘ produces output signals at its outputs 01 to 05.

A to na výstupu 01 signál mezníků řádku SMĚ, který se přes pamět mezníků řádků PMŘ přivádí do programovatelného čítače znaků PČZ a slouží k jeho uvádění do výchozího stavu.This is done at the output 01 of the landmark line of the SME, which is fed to the programmable PČZ character counter via the landmark memory of the PMŘ line and serves for its initialization.

Na výstupu 02 řádkový synchroniazční signál ŘSS, který se přes pamět řádkového synchronizačního signálu PŘSS přivádí na řádkový synchronizační vstup analogové zobrazovací jednotky. Na výstupu 03 řádkový zatemňovací signál ŘZS, který se přes pamět řádkového zatemňovacího signálu PŘZS přivádí na řádkový zatemňovací vstup zobrazovací jednotky. Na výstupu 04 signál adresního přepínače SAP pro řízení adresního přepínače AP, který je přiveden na jeho třetí vstup Na výstupu 05 signál čítání řádků SČŘ pro programovatelný čítač řádků PČR, přivedený na jeho první vstup _1, kterým se čítají řádky a znakové řádky.At the output 02, the line sync signal of the SSC, which is fed to the line sync input of the analog display unit via the memory of the line sync signal PřSS. At the output 03, the CMS line blanking signal, which is fed to the line blanking input of the display unit via the memory of the CCD line blanking signal. At output 04, the address switch signal SAP for address switch AP being applied to its third input At output 05, the SCR row counting signal for the programmable CRP row counter applied to its first input _1, which counts the lines and character lines.

Signál adresy atributu znakového řádku SZŘ se přivádí z prvního výstupu 01 programovatelného čítače řádku PČŘ na druhý vstup 2 adresního přepínače AP. Atribut znakového řádku vždy předchází zobrazovanému řádku. Obdobně se na první vstup j. adresního přepínače AP přivádí z výstupu 01 programovatelného čítače znaků PČZ signál adresy SA právě zobrazovaných a řídicích znaků. Adresní přepínač AP podle potřeby pak připojuje· signál adresy atributu znakového řádku SZŘ nebo signál adresy SA právě zobrazovaného znaku přiváděného z jeho výstupu 01 a přes pamět v adrese bloku PAVB na vstup adresy paměti zobrazovaných a řídicích .znaků.The SZŘ character line attribute address signal is applied from the first output 01 of the programmable counter row PC to the second input 2 of the address switch AP. The character line attribute always precedes the displayed line. Similarly, the address input SA of the currently displayed and control characters is supplied to the first input j of the address switch AP from the output 01 of the programmable PČZ character counter. The address switch AP then connects, if desired, the SZR line address attribute signal or the SA address signal of the currently displayed character being fed from its output 01 and via the memory in the PAVB address to the display address of the display and control characters.

Přitom signál generátoru znaků a řídicích funkcí SGZŘD. z druhého výstupu 02 programovatelného čítače řádků PČR se přivádí na vstup řídicí adresy generátoru znaků a řídicích funkcí, který se jím řídí. Dále je signál adresy SA právě zobrazovaných znaků přiveden z výstupu 01 programovatelného čítače znaků PČZ na první vstup _1 programovatelného dekodéru mezníků snímku PDMS a signál adresy atributu znakového řádku SZŘ z prvního výstupu 01 programovatelného čítače řádků PČR na druhý vstup _2 programovatelného dekodéru mezníku PDMS.The signal generator signal and SGZŘD control functions. from the second output 02 of the programmable PČR row counter to the control address input of the character generator and control functions that it controls. Further, the SA address of the currently displayed characters is input from the programmable counter number PZZ output 01 to the first input _1 of the programmable landmark decoder PDMS image and the SZŘ character line address address signal from the first output 01 of the programmable row counter PČR to the second input _2 of the programmable landmark PDMS.

V programovatelném dekodéru mezníků snímku PDMS se tyto signály zpracovávají a na jeho výstupech 01 až 04 se vytváří výstupní signály. A to na výstupu 01 snímkový zatemňovací signál SZS, kteicý se přes pamět snímkového zatemňovacího signálu PSZS přivádí na snímkový zatemňovací vstup analogové zobrazovací jednotky. Na výstupu 02 signál adresy SADR, který se přes pamět adresy bloku PAB přivádí na vstup adresy bloku paměti zobrazovaných a řídicích znaků. Na výstupu 03 snímkový synchronizační signál SSS, který se přes pamět snímkového synchronizačního signálu PSSS přivádí na snímkový synchronizační vstup analogové zobrazovací jednotky.In a programmable PDMS milestone decoder, these signals are processed and output signals are generated at its outputs 01 to 04. This is at the output 01 of the SZS frame blanking signal, which is fed via the PSZS frame blanking signal memory to the frame blanking input of the analog display unit. At the output 02, the SADR address signal is applied to the address of the display block of the display and control characters via the address memory of the PAB block. At the output 03, the frame sync signal SSS is applied to the frame sync input of the analog display unit via the frame sync signal PSSS.

Na výstupu 04 signál mezníku snímku SMS, který se přes pamět mezníků snímku PMS přivádí do programovatelného čítače řádků PČŘ a slouží k jeho uvádění do výchozího stavu. Bloky paměti mezníků řádků PMŘ, paměti řádkového synchronizačního signálu PŘSS, paměti řádkového zatemňovacího signálu PŘZS, paměti adresy v bloku PAVB, paměti adresy bloku PAB, paměti snímkového synchronizačního signálu PSSS, paměti mezníků snímků PMS a paměti snímkového zatemňovacího signálu PSZS jsou řízeny výstupními signály 01 až 08 řídícího generátoru ŘG jednotlivě přiváděnými na jejich druhé vstupy 2.At the output 04, the SMS landmark signal, which is fed through the PMS frame landmark memory to a programmable PMS row counter and is used to reset it. PMR line landmark memory, PRSS line sync memory, PRZS line blanking memory, PAVB address memory, PAB block address memory, PSSS frame sync memory, PMS frame landmark memory, and PSZS frame blanking memory are controlled by output signals 01 to 08 of the control generator GG individually fed to their second inputs 2.

Tyto bloky slouží jako vyrovnávací paměti výstupních signálů. Vynálezu lze využít ve výpočetní technice ke zobrazení dat ve zobrazovacích jednotkách.These blocks serve as output signal buffers. The invention can be used in computer technology to display data in display units.

Claims

VYNALEZU

Control circuit wiring for display units comprising a control generator, characterized in that the first output (01) of the control generator (RM) is connected to the second input (2) of the landmark memory (PMR), the second output (02) of the control generator (RM) second line synchronization signal (PRSS) input (2), third control generator (RG) output (03) to second line blanking memory (2) memory input (2), control generator (04) fourth output (04) to second input (2) block address memory (PAVB), fifth control generator output (05) to the second input (2) of the address block memory (PAB), sixth control generator output (06) (06) to the second input (2) the frame sync signal (PSSS) memory, the seventh control generator (07) output (07) to the second PMS memory input (2), the eighth control generator (08) output (08) to the second memory input (2) signal blanking signal (PSZS), the ninth output (09) of the control generator (DG) to the first input (1) of the programmable character counter (PZZ), the output (01) of the programmable character counter (PZZ) is connected to the first input (1) line land decoder (PDMŘ), both with the first input (1) of the address switch (AP) and with the first input (1) of the programmable image decoder (PDMS), and the second input (2) of the programmable character counter 01) Line landmark memory (PMM), the first output (01) of the programmable line landmark decoder (PDMŘ) is connected to the first line landmark memory (1MM) input (1), the second output (02) of the programmable line landmark decoder (PDMŘ) to the first line sync signal input (1) (PRSS) and line sync signal output (01) (PRSS) output (01) to the line sync input 4, the third output (03) of the programmable landmark decoder (PDMŘ) is connected to the first input (1) of the line blanking memory (PRZS), whose output (01) is connected to the blanking line input of the analog display unit, fourth output (04) of programmable landmark decoder (PDMŘ) to third input (3) of address switch (AP) and fifth output (05) of programmable landmark decoder (PDMŘ) to first input (1) of programmable row counter (PA), while to the second input (2) of the programmable row counter (PMS) is connected to the output (01) of the landmark memory (PMS), the first output (01) of the programmable row counter (PMS) is connected to the second input (2) of the address switch (AP); firstly, on the second input (2) of the programmable landmark decoder (PDMS), the second output (02) of the programmable row counter (PMS) is connected to By inputting the character generator control address and control functions, the address switch output (01) is coupled to the first address (1) of the address memory in the block (PAVB) and the output address (01) of the address memory (PAVB) is connected to the input an address of the display and control character memory while the first output (01) of the programmable landmark decoder (PDMS) is connected to the first frame blanking memory (PSZS) input (1) whose output (01) is connected to the blank blanking input of the analog display unit , a second programmable landmark decoder (02) output (02) is coupled to a first block address memory (1) input (PAB) whose output (0'l) is coupled to the display block and control character memory address input, the third output (03) a programmable frame land decoder (PDMS) is connected to the first input (1) of the frame sync signal (PSSS) memory while its output is p (01) is coupled to the frame synchronization input of the analog display unit, and the fourth output (04) of the programmable image landmark decoder (PDMS) is coupled to the first image landmark memory (PMS) input (1).

1 drawing