CN85107658A - 双端自适应折叠位线布线 - Google Patents

Abstract

在随机存取存贮器列阵中用作寻址存贮单元的布线包括被划分成多个段的位线对，在其同成对的位线的两根耦联的每一端都有读出放大器，字线对耦联在各根位线上的存贮单元寻址。当一对存贮单元读出时位线断开，使一个存贮单元经过位线耦联到读出放大器上。存贮单元经过段线耦联到位线上，用每根段线与一根位线的存贮单元的子列阵相连以减少出现在读出放大器上的电容。通过使读出放大器存取一个以上位线对可增加存贮器列阵的密度。

Description

（DUAL    ENDED    ABAPTIVE    FOLDED    BITLINE    SCHEME）

本发明涉及集成电路动态随机存取存贮器的经改进的设计和操作布线。

在动态随机存取存贮器用的读出放大器设计中，一种称之为折迭位线的通用技术被用来提高信噪比。在那种布线中，在二条平行的位线之间产生可读出的微小电压差。此类布线的目的是把由于噪音或工艺变化而使读出放大器中出现的差分信号减至最低限度。通过将位线紧密地布设在一起并使其几何上匹配，大多数噪音被读出放大器看作为是共态信号（common    mode    signal）。因为读出放大器被设计成检测差分电压，这种共态噪音信号就不会影响数据的读出。

这样一种折迭位线法得以实现的关键事项是在一个存贮单元的间距里能运行二条字线。一条单独的位线能读出的只是一个存贮单元的电荷。两根平行的位线通常其每一根被看作是半根位线，每一完整的位线可以读出的只有一位数。因为该位线被折迭成二根平行的半根位线，在一根位线分立的各半上的相邻的存贮单元必须通过分立的字线来寻址。在图1中表示了此类寻址布线。如果要将存贮单元的尺寸减小到小于字线间隔的二倍，则不能用这种折迭位线布线，或在存贮单元的列阵里必须保留无用的空白区。

所以，本发明的目的是提出一种经改进的设计和信号连接布线，据此，诸如在折迭位线中形成的差分读出能够用小的存贮单元。本发明的另一个目的是改进由小存贮单元组成的大列阵的存贮密度。

因此，按照本发明，两根平行位线在其两端各有差分读出放大器，在平行位线上的相邻存贮单元由单根字线寻址。通过通路晶体管（pass    transistor）将两根位线电气切断，以便一根位线将一个存贮单元耦联到一个读出放大器上去，而另一个存贮单元耦联到另一个读出放大器上去。采用这种布线，通过单根字线能存取二位。为了减少不希望有的电容量，可以把存贮单元分为几段，而这些段可有选择地与位线耦联。只有包含选有存贮单元的段在该存贮单元被读出时才能被耦联到位线上，所以在读出放大器上只有加上位线的一段线的电容。位线和读出放大器的重复的线性图使每个读出放大器在其任何一端，但不同时地从位线中检出信号。

本发明的新颖特征由下列的权利要求所限定。本发明的上述和其它目的及其优点将在下文中揭示，同时为了说明本发明而不是为了限制本发明，若干个最佳实施例伴随相应的附图加以阐明。

附图的简要说明：

图1.表示采用先有技术的折迭位线布线的部分动态随机存取存贮器列阵;

图2.表示采用折迭位线布线和较小存贮单元的部分动态随机存取存贮器列阵;

图3.按照本发明的双端自适应折迭位线布线的局部示意图;

图4.连同双端自适应折迭位线布线一起说明分段寻址的部分动态随机存取存贮器列阵;

图5.按照本发明的动态随机存取存贮器列阵的局部示意图。

图6.按照本发明说明扩展的动态随机存取存贮器列阵的方框图。

参见图1，动态随机存取存贮器（DRAM）列阵[10]的一小部分被示出。图1说明先有技术的利用一个耦联到平行的两排存贮单元[12]上的读放大器来读出近似值的折迭位线。如图所示，存贮单元[12]是足够大的，它可将两根字线WL1，WL2，WL3，WL4布设在以上的每个存贮单元[12]中。可交替字线WL1，WL2，WL3，WL4只能与上排或下排的存贮单元相连。此处，第一根和第三根字线WL1，WL3同低位线BL2相耦联，而第二根和第四根字线WL2，WL4同高位线BL1相接触。只有一根字线时将被同时触发，从而使一个信号出现在低位或高位线上，但二者不同时出现。一种类似的安排也应当是存贮单元[12]在字线纵向上而不是在位线上工作，但是其存贮密度和方式应当是基本相同的。

参见图2，一个折迭位线读出放大器对二根平行位线BL1，BL2再一次的寻址。每根位线BL1，BL2用单根字线WL即可同存贮单元[14]连结起来。在图2中，每个存贮单元[14]的表面积比图1所示的单元[12]的表面积小得多。这种较小的表面积能通过在本领域中公知的几项技术的任何一项来加以实现，同时这种小的单元尺寸应当具备在高密度动态随机存取存贮器上形成的那些单元的特征，例如其每片芯片的容量超过一百万位。在图2中将看到，在该单元列阵中使用的表面积的二分之一是被浪费掉的，这是因为字线WL和位线BL1，BL2二者都有最小间隔限制。

参见图3，表示一种能增加列阵密度的寻址存贮单元的技术。该项技术采用了在每端都具有读出放大器的平行的第一根和第二根位线BL1，BL2。在该布线中，单一的字线WL1，WL2对耦联在不同位线上的两个相邻存贮单元[16]、[18]、[20]、[22]进行寻址。在图2的图中，这一点就意味着四个附加存贮单元能被散置在所示的那部分列阵中。这样，就不再需要减少相邻字线WL和位线BL之间的间隔。图3示意性地表示了一个仅仅具有四个单元[16]、[18]、[20]、[22]的动态随机存取存贮器列阵，通过WL1和WL2，可成对地进行寻址。在各种单元选择晶体管[24]、[26]、[28]、[30]和位线之间，区选择门[32]将每个位线划分成几个区，空单元[34]、[36]被连结到各自的位线上，这两个所示的单元通过空字线DWL1和DWL2进行寻址。

字线WL1，WL2和空字线DWL1，DWL2的信号通常为低的，所以选不出任何存贮单元。第一个和第二个区选择信号SECT1，SECT2通常是高的，所以各个位线在读出放出大器1和2之间是一条完全低阻抗的通道。当希望对一对存贮单元寻址时，相应的字线信号WL变高，而区选择信号SECT变低。这点是由于将每根位线划分成二部分的作用。一根位线，例如是BL2的话，将使选出的存贮单元与2号读放大器耦联，而BL1将使选出的存贮单元与1号读出放大器耦联。其作用就好象提供了两个分立的折迭位线组和读出放大器。

作为例子，假定存贮单元[16]和[18]被寻址。WL1变高，同时信号SECT1变低。这使得存贮单元[16]耦联到读出放大器1上，而存贮单元[18]与读出放大器2相连。两根空字线也被升高，以至于使各个空单元[34]，[36]连结到相应的位线BL1，BL2上。在本例中，通过将存贮单元[16]中的电荷与空单元[34]中的参考电荷相比较，读出放大器1将读出存贮在该存贮单元[16]中的数值，而通过与存贮在空单元[36]中的参考电荷的比较，读出放大器2将读出存贮在存贮单元[18]中的数值。

为了读出存贮单元[20]和[22]中的数据，SECT2应变为低，而SECT1应保持高的。所有的区选择信号通常都是高的，而将一个信号变低是为了在那一点使两个位线断路并将一位信息传输到各个读出放大器中。WL2变高以选出存贮单元[20]和[22]。

参见图4，表示将存贮单元[40]组合为段的互连布线图。存贮单元最好是耦联到段线[42]上，而不是将每个存贮单元[40]直接耦联到位线BL1，BL2上，并用段线[42]再经过段选择晶体管[44]耦联到位线BL1或BL2上。这样就使存贮单元[40]耦联到扩散型段线[42]上，这就增加了存贮密度，而因为位线BL1，BL2本身是金属，这就降低了位线的电容。这样也就降低了读出一个选出单元[40]时所有的总电容并且能用较小的区选择晶体管[46]。这种需要将一个予定的存贮单元[40]耦联到相应的读出放大器上的信号包括：字线选择信号WL1或WL2，相应的段选择信号SS1或SS2及相应的区选择信号SECT。此外，必须选出一个空字线DWL以便给出一个读出放大器的参考电压。

在最佳实施例中，64存贮单元[40]耦联到各自的段线[42]上，而两根段线[42]耦联到位于选择晶体管[46]相应一侧的一个单结点的位线上。换句话说，四根或更多的段线[42]能耦联在一起，这就需要等量的段选择（SS）线。

参见图5，表示了一个按照上面所描述的技术给出的用于大存贮列阵的最佳设计布线图。八根段线[52]耦联到各自的位线BL1，BL2上，每根段线含有64存贮单元[53]、[55]，段线[52]成对的耦联到位于位线BL1，BL2上的单结点上，这就需要有四个区选择晶体管将每根位线划分成以上所描写的那样。512存贮单元[53]、[55]因此而被耦联到各自的位线BL1，BL2上，从而在两个读出放大器之间的列阵中给出了1024位的存贮单元。

如果希望读出放大器是完全对称的，可以经过一个空段选择晶体管[58]将空段[56]耦联到各自的位线BL1，BL2上。这些空段[56]并不保存信息，但将具有一个与任一耦联到位线BL1，BL2上的空段[52]相等的电容量。由于耦联到每个读出放大器各边的电容是基本相同的，通过改善信噪比能读出选出的存贮单元[53]、[55]的逻辑值，并导致较大的可靠性和增加电源电压变化的容差。然而，采用空段[56]产生了一个相当大的面积损失，这一点可能是不理想的。在所有执行过程中也可以不需要使用此类空段[56]。

为了要读出数据，至少要改变四个信号的状态。如图5所示，这些信号包括：字线选择WL，它选出各个存贮单元[53]，[55]以供读数;相应的段选择信号SS，即SS4，它是用于表示存贮单元[53]，[55];相应的区选择信号，作为一种例子来表示，它是SECT2;同时还有两个空字线信号DWL1，DWL2。假如空段[56]被包括进去，空段选择信号DSEG1，DSEG2也必须被触发。除了区选择信号SECT外，所有的信号通常是低的而在被选中时变高。区选择信号SECT通常是高的，并为了要关断选出的区晶体管[54]而变低，要注意的是这是就N-勾道晶体管而言;如果采用P-勾道区选择晶体管[54]的话，该区选择信号通常是低的并在被选中时变高。换言之，CMOS的通路栅（pass    gate）能用来代替区选择管[54]。

当SECT2变低时，两根位线BL1，BL2被划分为两部分，每个位线的一个部分将数据信号带至一个读出放大器，而另一部分用作为与之不同的另一个读出放大器的参考位线。来自于存贮单元[53]的信号经过段选择晶体管[58]和BL1的一部分被耦联到读出放大器1上，存贮单元[55]经过段选择晶体管[60]被耦联到BL2上，然后再耦联到读出放大器2上。因此，在每个读出放大器上用一个输出信号即可，通过选择一个单字线WL读出两个数据位。

图5的设计布线图在数据列阵[50]中几乎导致增加二倍的折迭存贮密度。然而，与每个读出放大器相比，两个读出放大器在集成电路芯片上引起一个面积损失。为了将此类面积损失减少到最低限度，在保留以上所描述的布线的优点的同时，一个最佳的芯片设计被表示在图6中。正如将被描述的那样，这种设计使五个读出放大器中的四个被同步触发，因此减少了在每根位线的两端均使用读出放大器所引起的损失。

参见图6图5，的图形被重复了四次，而在中间的那个读出放大器的每一侧都有输入信号。当控制线CONTROL1和CONTROL2穿过列阵以便使每个读出放大器仅在其一侧同时传输一个信号时，字线、段选择线和区选择线被一起辨别出来。因此，组1和组3的存贮单元由公共的信号控制CONTROL1驱动，而组2和组4的存贮单元由信号控制CONTROL2驱动。当选出组1和组3时，读出放大器SA1和SA2分别从组1中捡出一位数据，正如在与图5相连的描述那样，SA3和SA4分别从组3中捡出一位数据。SA5处于停机状态。在控制线CONTROL2中的所有字线和段选择信号是低的，以便使在组2和组4中的管子不被触发。最靠近读出放大器的区选择信号也是低的，以便使位于被选中的组中的位线不相连。因此，没有信号从组2的存贮单元中向SA2或SA3提供，同时也没有信号从组4的存贮单元中向SA4提供。

当组2和组4被选中时，遇到类似的情况，而所有的信号控制CONTROL1如同上面对CONTROL2所描述的那样，它将通过SA2和SA3使位从组2中读出，而通过SA4和SA5使两个位从组4中读出。SA1处于停机状态。

可以看到，在上面所描述的电路中能同时读出1024位列阵的四个位，同时能使读出放大器的使用更为有效。

通过上面所描述的方法和结构已将本发明加以说明，此外，可能被制成的各种改进和变换对于在本技术领域中的那些有经验的人员来说将会是显而易见的。此类变化都在本发明的界限之内。其范围是由下述权利要求所确定的。

Claims (6)

1、一种用于动态随机存取存贮器的设计布线，包括：

每个位线具有多个区的第一和第二位线；

分别耦联到上述第一和第二位线的相邻端上的第一和第二读出放大器；

一个规则列阵中的第一批存贮单元，其中上述第一批存贮单元耦联到上述第一位线上；

一个规则列阵中的第二批存贮单元，其中上述第二批存贮单元耦联到上述第二位线上；

耦联在上述第一批和第二批存贮单元上的多个字线，其中，上述的每根字线从上述第一批和第二批存贮单元的每一批中寻出一个存贮单元的地址；

对位于被选出区之间的第一和第二位线的电气断开，其中已被寻址的第一批存贮单元耦联到上述第一读出放大器上，同时其中已被寻址的第二批存贮单元耦联到上述第二读出放大器上。

2、据权利要求1中所述的存贮器，其中，上述断开装置包括：

在上述第一和第二位线中的多个通路晶体管，其中，上述晶体管在收到区选择信号时沿上述位线阻塞电信号;

在上述每一位线中用于对一个通路晶体管提供区选择信号的装置，其中，通路晶体管是被选择在位于已被寻址的第一批存贮单元和上述第二读出防大器之间，并在已被寻址的第二批存贮单元和上述第一读出放大器之间。

3、据权利要求2中所述的存贮器，其中，被寻址的第一批存贮单元耦联在位于一个被选出的通路晶体管和上述第一读出放大器之间的上述第一位线上，同时其中被寻址的第二批存贮单元耦联在位于一个被选出的通路晶体管和上述第二读出放大器之间的上述第二位线上。

4、据权利要求1中所述的存贮器，其中，上述第一批和第二批存贮单元被组合为段，同时其中每个段经过一个段选择门耦联到一位线上，据此上述存贮单元的每一个经过一个段选择门耦联到上述第一和第二位线上。

5、据权利要求1中所述的存贮器，其中，进一步包括：

耦联到与上述第一和第二位线相对的第二读出放大器上的第三和第四位线;

耦联到与上述第二读出放大器相对的两端的第三和第四位线上的第三读出放大器;

用于使上述第一和第二读出放大器从上述第一和第二位线中读出数据的装置，其中上述第二个读出放大器不从第三和第四线中读出数据;

用于使上述第二和第三读出放大器从上述第三和第四位线中读出数据的装置，其中上述第二读出放大器不从上述第一和第二位线中读出数据。

6、一随机存取存贮器的设计布线，包括：

同多个位线对交替连结的多个读出放大器，其中，每个读出放大器耦联到上述位线对的两对中的两个位线上;

上述位线对的每个位线具有多个区，其中，在区之间上述位线能被电气断开，并进一步具有对上述位线能进行选择性耦联的段，同时再具有耦联到每个段上的多个存贮单元，同时更进一步具有多个字线，用每个字线从一个位线对中的每个位线中对存贮单位进行寻址。

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