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CN222564256U - 集成电路 - Google Patents

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CN222564256U CN202421075311.XU CN202421075311U CN222564256U CN 222564256 U CN222564256 U CN 222564256U CN 202421075311 U CN202421075311 U CN 202421075311U CN 222564256 U CN222564256 U CN 222564256U
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王信智
沈育佃
张育祯
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Taiwan Semiconductor Manufacturing Co TSMC Ltd
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Abstract

一种集成电路包括互补晶体管、第一源极/漏极接触、第二源极/漏极接触与互连结构。互补晶体管包括具有第一源极/漏极区的第一晶体管与具有第二源极/漏极区的第二晶体管。第二晶体管在垂直方向上位于第一晶体管上方。第二晶体管在垂直于垂直方向的第一方向上与第一晶体管偏移。第一源极/漏极接触电性耦接至第一源极/漏极区，第二源极/漏极接触电性耦接至第二源极/漏极区。互连结构电性耦接至第一源极/漏极接触与第二源极/漏极接触，互连结构包括倾斜部分，倾斜部分从垂直方向以偏移角度从第一源极/漏极接触延伸到第二源极/漏极接触。本揭露的一些实施例用以简化工艺流程并降低成本。

Description

集成电路
技术领域
本揭露的实施例是关于一种互补场效晶体管，且特别是关于一种有倾斜导电通过基板层的互补场效晶体管。
背景技术
对电子装置(包括智能手机、平板计算机、桌上型计算机、笔记型计算机和许多其他类型的电子装置)的计算能力的需求一直存在。集成电路为这些电子装置提供计算能力。增加集成电路的计算能力的一种方法是增加晶体管的数量和增加可以包含在半导体基板的给定区域中的其他集成电路特征。
互补场效晶体管(complementary field effect transistors，CFETs)可用于增加集成电路中的晶体管的密度。互补场效晶体管(CFET)可包括垂直地堆叠的N型晶体管和P型晶体管。N型晶体管和P型晶体管的栅极电极可以相互电性短路。
实用新型内容
本揭露的实施例的目的在于提出一种集成电路，包括互补晶体管、第一源极/漏极接触、第二源极/漏极接触与互连结构。互补晶体管包括具有第一源极/漏极区的第一晶体管与具有第二源极/漏极区的第二晶体管。第二晶体管在垂直方向上位于第一晶体管上方。第二晶体管在垂直于垂直方向的第一方向上与第一晶体管偏移。第一源极/漏极接触电性耦接至第一源极/漏极区，第二源极/漏极接触电性耦接至第二源极/漏极区。互连结构电性耦接至第一源极/漏极接触与第二源极/漏极接触，互连结构包括倾斜部分，倾斜部分从垂直方向以偏移角度从第一源极/漏极接触延伸到第二源极/漏极接触。
本揭露的实施例的目的在于另提出一种集成电路，包括互补晶体管、第一源极/漏极接触、第二源极/漏极接触与导电穿基板层。互补晶体管包括具有第一源极/漏极区的第一晶体管与具有第二源极/漏极区的第二晶体管。第二晶体管在垂直方向上位于第一晶体管上方。第二晶体管在垂直于垂直方向的第一方向上与第一晶体管偏移。第一源极/漏极接触电性耦接至第一源极/漏极区，第二源极/漏极接触电性耦接至第二源极/漏极区。导电穿基板层电性耦接至第一源极/漏极接触与第二源极/漏极接触，导电穿基板层包括在垂直方向上延伸穿过第一源极/漏极接触的垂直部分以及该垂直方向以偏移角度从第一源极/漏极接触延伸到第二源极/漏极接触的倾斜部分。
本揭露的实施例的目的在于另提出一种集成电路，包括互补晶体管、第一源极/漏极接触、第二源极/漏极接触与互连结构。互补晶体管包括具有第一源极/漏极区的第一晶体管与具有第二源极/漏极区的第二晶体管。第二晶体管在垂直方向上位于第一晶体管上方。第二晶体管在垂直于垂直方向的第一方向上与第一晶体管偏移。第一源极/漏极接触电性耦接至第一源极/漏极区，第二源极/漏极接触电性耦接至第二源极/漏极区。互连结构电性耦接至第一源极/漏极接触与第二源极/漏极接触，互连结构包括位于第一源极/漏极接触的开口中的晶种层以及位于晶种层上的倾斜部分，倾斜部分从垂直方向以偏移角度从第一源极/漏极接触延伸到第二源极/漏极接触。
附图说明
结合附图，根据以下详细描述可以最好地理解本揭示内容的各态样。注意，根据行业中的标准实务，各种特征未按比例绘制。实际上，为了讨论清楚起见，各种特征的尺寸可任意增加或减小。
图1A至图1F是根据一些实施例的包括互补场效晶体管(CFET)的集成电路的示意图；
图2A至图2M是根据一些实施例的集成电路在各种处理阶段的示意剖视图；
图3A至图3D是根据一些实施例的集成电路在各种处理阶段的示意透视图；
图4A至图4D是根据一些实施例的集成电路在各种处理阶段的示意透视图；
图5与图6是根据一些实施例的形成集成电路的工艺的流程图。
【符号说明】
100,100A:集成电路
100B:侧面
101:基板
102:互补场效晶体管(CFET)/晶体管
104,105A:第一晶体管/晶体管
105,104A:第二晶体管/晶体管
106,107:半导体纳米结构
108:界面栅极介电质层
110:高K栅极介电质层
112,113:栅极金属
114:内部间隔物
116,117:源极/漏极区
118,119:源极/漏极接触
120,121:硅化物
122,123,124,125:导电层
126:隔离结构
127,150:半导体层
128:层间介电质层
129,130,134,136,138,158,172,176,180:介电质层
131:侧壁间隔物
132:栅极顶盖金属
133:半导体层/半导体基板
135:顶面
137:底面
139:界面
144:栅极接触
146:导电通孔
149:半导体鳍片
152,154:牺牲半导体层
156:虚拟栅极结构
160:多晶硅
164:源极/漏极沟槽
165:牺牲半导体纳米结构
166:凹陷
170:空隙
174,182:聚合物材料
220,220A,220B:源极/漏极接触
250,450:导电穿基板层(TSL)
300:遮罩
310,310M:开口
330,410X,450O:倾斜部分
330A:垂直开口
410:晶种层
450A:垂直部分
1000,2000:方法
1100,1200,1300,1400,1500,2100,2200,2300,2400,2500,2600:动作
A-A,B-B,C-C,D-D,E-E:剖面线
X,Y,Z:方向/轴
具体实施方式
在以下的描述中，针对集成电路晶粒内的各种层和各种结构描述了许多厚度和许多材料。以各种实施例的示例的方式给出特定尺寸和材料。根据本揭露的一些实施例的内容，本领域技术人员将认识到，在不脱离本揭露的一些实施例的范围的情况下，在许多情况下可以使用其他尺寸和其他材料。
以下的揭露提供了用于实现本揭露的不同特征的许多不同的实施例或例子。以下描述的构件与安排的特定例子，以简化本揭露。当然，这些仅仅是例子而不是用以限制本揭露。例如，在说明中，第一特征形成在第二特征的上方或之上，这可能包含第一特征与第二特征以直接接触的方式形成的实施例，这也可以包含额外特征可能形成在第一特征与第二特征之间的实施例，这使得第一特征与第二特征可能没有直接接触。此外，本揭露可能会在各种例子中重复参考数字及/或文字。此重复是为了简明与清晰的目的，但本身并非用以指定所讨论的各种实施例及/或架构之间的关系。
再者，在此可能会使用空间相对用语，例如“底下(beneath)”、“下方(below)”、“较低(lower)”、“上方(above)”、“较高(upper)”等等，以方便说明如附图所绘示的一元件或一特征与另一(另一些)元件或特征的关系。这些空间上相对的用语除了涵盖在附图中所绘示的方向，也欲涵盖装置在使用或操作中不同的方向。设备可能以不同方式定位(例如旋转90度或在其他方位上)，而在此所使用的空间上相对的描述同样也可以有相对应的解释。
在以下的描述中，阐述了某些具体细节以提供对本揭露的各种实施例的透彻理解。然而，本领域的技术人员将理解，可以在没有这些具体细节的情况下实施本揭露的一些实施例。在其他情况下，没有详细描述与电子元件和制造技术相关联的众所周知的结构，以避免不必要地模糊本揭露的实施例的描述。
除非上下文另有要求，在整个说明书和随后的权利要求中，词语“包括(comprise)”及其变体，例如“包括(comprises)”和“包括(comprising)”，应在开放的、包容的意义上进行解释，即“包括，但不限于(including,but not limited to)”。
第一、第二和第三等序数的使用并不一定意味着排序的顺序意义，而是可能只区分一个行为或一个结构的多个实例。
贯穿本说明书对“一个实施例(an embodiment)”或“一个实施例(oneembodiment)”的引用意味着结合该实施例描述的特定特征、特定结构或特定特性包括在至少一些实施例中。因此，在整个说明书各处出现的用语“在一个实施例中(in anembodiment)”、“在一个实施例中(in one embodiment)”或“在一些实施例中(in someembodiments)”不一定都指代相同的实施例。此外，可以在一个或多个实施例中以任何合适的方式组合特定特征、特定结构或特定特性。
如在本说明书和所附权利要求中所使用的，除非内容另有明确规定，单数形式“一(a)”、“一(an)”和“该(the)”包括复数对象。还应注意，除非内容明确另有规定，术语“或(or)”通常按其含义使用，包括“和/或(and/or)”。
如在本说明书和所附权利要求中所使用的，用语“填充(fill、fills、filling和filled)”包括部分填充和完全填充的含义。例如，导电层可以说是“填充(fill)”开口，这可以包括导电层接触开口的相邻壁，或者导电层存在于开口中且导电层和相邻壁之间具有一个或多个不同的材料层。
如在本说明书和所附权利要求中所使用的，用语“环绕(surround、surrounds、surrounding和surrounded)”包括完全环绕和部分环绕的含义。例如，六边形体积(例如，直角棱柱)被“环绕(surround)”包括在所有六边上被材料完全环绕的含义，或者可以被部分环绕，使得六边中的一个或多个没有被材料完全覆盖，并且至少有一部分暴露在外。
本揭露的实施例提供了一种具有改善的电特性的互补场效晶体管(CFET)的集成电路。互补场效晶体管(CFET)包括垂直地堆叠在第二晶体管上的第一晶体管。第一晶体管和第二晶体管各自具有多个半导体纳米结构，用作第一晶体管和第二晶体管的通道区。第一栅极金属环绕第一晶体管的半导体纳米结构。第二栅极金属环绕第二晶体管的半导体纳米结构。
通过三维(three-dimention，3D)堆叠以形成互补场效晶体管(CFETs)已被提议作为一种潜在的晶体管架构，以进一步扩展摩尔定律(Moore’s law)。由于三维堆叠N型场效晶体管(NFETs)和P型场效晶体管(PFETs)的性质，垂直局部互连((vertical localinterconnect，VLI)或导电穿基板层(through-substrate layer，TSL))有利于将顶部装置和底部装置相互连接。然而，垂直局部互连(VLI)的大面积可能会导致相当大的栅极到源极/漏极电容(Cgs/Cgd)，这会显著降低互补金属氧化物半导体(complementary metal-oxide-semiconductor CMOS)电路的性能和/或功率。由于通过源极/漏极接触和源极/漏极通孔(vias)对垂直局部互连(VLI)的潜在短路，垂直局部互连(VLI)的顶部的第一金属层可能与垂直局部互连(VLI)隔开很远的距离，这浪费了有限的第一金属层的布线资源(routing resources)。
L形导电穿基板层(TSL)可以建立连接同时减小导电穿基板层(TSL)的剖面轮廓。然而，L形轮廓的形成通常包括至少两个蚀刻操作。当执行导电穿基板层(TSL)的L形图案化时，还包括时间模式蚀刻(例如，没有蚀刻停止层)。
本揭露的一些实施例包括导电穿基板层(TSL)，其形成为通过蚀刻期间的晶圆倾斜或通过定向金属生长而具有倾斜取向。在鳍式场效晶体管(FinFET)和纳米片结构中，可以通过相同的源极/漏极接触直接连接P型源极/漏极和N型源极/漏极，而没有额外的Z方向损失。在具有N型/P型源极/漏极的Z方向堆叠的互补场效晶体管(CFET)结构中，N型/P型源极/漏极互连可能会迁移到三维(例如，X、Y和Z方向的)互连。一些实施例的导电穿基板层(TSL)可以从上源极/漏极接触延伸到下源极/漏极接触。导电穿基板层(TSL)可以在上源极/漏极接触与下源极/漏极接触之间形成较短的路径，这有利于降低导电穿基板层(TSL)的电阻。导电穿基板层(TSL)可以具有减小的剖面轮廓，这有利于减小导电穿基板层(TSL)与相邻结构(例如源极/漏极区、金属栅极等)之间的寄生电容。在一些实施例中，可以直接通过单一图案化和蚀刻操作来实现3D图案化。定向原子层沉积(ALD)也可用于倾斜柱沉积。一些实施例减少了图案化和蚀刻操作的数量，这可以降低成本并简化工艺流程。
图1A和图1B是根据各种实施例的集成电路100、100A的图解顶视图。集成电路100包括下部宽于上部的L形导电穿基板层(TSL)250。集成电路100A包括倾斜导电穿基板层(TSL)450，其从第一源极/漏极接触220A对角地延伸到不同水平上的第二源极/漏极接触220B。为了说明的清楚起见，可以从图中的视图中省略一些特征。图1C是根据一些实施例的集成电路100A(或集成电路100)的剖视图。图1C的视图可对应于图1A和图1B中的剖面线A-A。参照集成电路100A描述图1C的视图。相同的描述适用于集成电路100。下面详细描述图1A至图1E和图2A至图2M的视图，以便为理解下面参考图3A至图3D、图4A至图4D、图5和图6进一步描述的过程提供上下文。
集成电路100A包括互补场效晶体管(CFET或cFET)102。互补场效晶体管(CFET)102包括第一导电类型的第一晶体管104和第二导电类型的第二晶体管105。第一晶体管104垂直堆叠在第二晶体管105上。互补场效晶体管(CFET)102利用隔离结构126将第一晶体管104的堆叠通道区与第二晶体管105的堆叠通道区分开，以改善互补场效晶体管(CFET)102的电特性。换言之，形成包括第一晶体管104的堆叠通道区、隔离结构126和第二晶体管105的堆叠通道区的混合纳米结构(例如混合片)。
互补场效晶体管(CFET)102可以对应于全绕式栅极晶体管(gate all aroundtransistor)。可通过任何合适的方法来图案化全绕式栅极晶体管结构。例如，可以使用一种或多种光学微影工艺(包括双重图案化工艺或多重图案化工艺)来图案化结构。通常，双重图案化工艺或多重图案化工艺结合了光学微影工艺和自对准工艺，从而允许创建的图案具有例如比使用单一、直接光学微影工艺可获得的间距更小的间距。例如，在一个实施例中，在基板上方形成牺牲层并使用光学微影工艺来图案化牺牲层。使用自对准工艺在经图案化的牺牲层旁边形成间隔物(spacer)。然后去除牺牲层，然后可以使用剩余的间隔物来图案化全绕式栅极结构。此外，全绕式栅极互补场效晶体管(CFET)102可以包括对应于互补场效晶体管(CFET)102的通道区的多个半导体纳米结构。半导体纳米结构可以包括纳米片、纳米线或其他类型的纳米结构。全绕式栅极晶体管也可称为纳米结构晶体管。
图1C的视图是集成电路100A的X视图(X-view)，其中X轴为水平轴，Z轴为垂直轴，Y轴延伸进出图纸。如本文所使用的，用语“X视图(X-view)”对应于剖视图(其中X轴是水平维度且Z轴是垂直维度)。如本文所使用的，用语“Y视图(Y-view)”对应于剖视图(其中Y轴是水平维度且Z轴是垂直维度)。
集成电路100A包括基板101。基板101可以包括半导体层、介电质层或其组合。此外，可在基板101内形成导电结构作为背面导电通孔和互连，这将在下面更详细地描述。在一些实施例中，基板101包括至少在表面部分上的单晶半导体层。基板101可包括单晶半导体材料，例如但不限于Si、Ge、SiGe、GaAs、InSb、GaP、GaSb、InAlAs、InGaAs、GaSbP、GaAsSb和InP。
在一些实施例中，基板101可包括介电质层，介电质层包括以下一者或多者：氧化硅、氮化硅、氮氧化硅、碳氮化硅、碳氮氧化硅、掺氟硅酸盐玻璃(fluorine-doped silicateglass，FSG)、低K(low-K)介电质材料或其他介电质材料。在一些实施例中，基板101可包括形成在半导体层中的浅沟槽隔离区。在不脱离本揭露的一些实施例的范围的情况下，可使用基板101的各种配置。在一些实施例中，例如，当在形成背面互连结构之前移除基板101时，基板101不存在。
晶体管105形成于基板101上方。晶体管104形成于晶体管105上方。在一些实施例中，晶体管104为N型晶体管且晶体管105为P型晶体管。然而，在一些实施例中，晶体管104可为P型晶体管并且晶体管105可为N型晶体管。
晶体管104包括多个半导体纳米结构106。半导体纳米结构106在垂直方向上或在Z方向上堆叠。在图1C的示例中，存在三个堆叠的半导体纳米结构106。然而，实际上，在不脱离本揭露的一些实施例的范围的情况下，可以仅存在两个堆叠的半导体纳米结构106或者可以存在多于三个堆叠的半导体纳米结构106。此外，在一些实施例中，可以仅存在单个半导体纳米结构106和单个半导体纳米结构107。半导体纳米结构106对应于晶体管102的通道区。半导体纳米结构106可以是纳米片、纳米线或其他类型的纳米结构。
晶体管105包括多个半导体纳米结构107。半导体纳米结构107在垂直方向上或在Z方向上堆叠。在图1C的示例中，存在三个堆叠的半导体纳米结构107。然而，实际上，在不脱离本揭露的一些实施例的范围的情况下，可以仅存在两个堆叠的半导体纳米结构107或者可以存在多于三个堆叠的半导体纳米结构107。半导体纳米结构107对应于晶体管102的通道区。半导体纳米结构107可以是纳米片、纳米线或其他类型的纳米结构。半导体纳米结构107的数量可以与半导体纳米结构106的数量相同或不同。
半导体纳米结构106和107可以包括Si、SiGe或其他半导体材料。在本文所述的非限制性示例中，半导体纳米结构106为硅。半导体纳米结构106的垂直厚度可以在2nm和5nm之间。半导体纳米结构106可以在垂直方向上彼此分开4nm至10nm。在不脱离本揭露的一些实施例的范围的情况下，其他厚度和材料可用于半导体纳米结构106。半导体纳米结构107可具有与半导体纳米结构106相同的材料和尺寸或者是具有与半导体纳米结构106不同的半导体材料。
晶体管104和105包括栅极介电质。栅极介电质包括界面(interfacial)栅极介电质层108和高K(high-K)栅极介电质层110。界面栅极介电质层108是低K(low-K)栅极介电质层。界面栅极介电质层108与半导体纳米结构106和107接触。高K栅极介电质层110与低K栅极介电质层接触。界面栅极介电质层108位于半导体纳米结构106和高K栅极介电质层110之间以及半导体纳米结构107和高K栅极介电质层110之间。
界面栅极介电质层108可以包括诸如氧化硅、氮化硅或其他合适的介电质材料的介电质材料。界面栅极介电质层108可包括相对于高K介电质而言相对低K的介电质，例如氧化铪或可用于晶体管的栅极介电质层的其他高K介电质材料。界面栅极介电质层108可以包括在半导体纳米结构106和107的表面上生长的天然氧化物层。界面栅极介电质层108可以具有0.4nm和2nm之间的厚度。在不脱离本揭露的一些实施例的范围的情况下，其他材料、构造和厚度可用于界面栅极介电质层108。
高K栅极介电质层包括一层或多层介电质材料，介电质材料例如为HfO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、氧化锆、氧化铝、氧化钛、二氧化铪-氧化铝(HfO2-Al2O3)合金、其他合适的高K介电质材料、和/或其组合。高K介电质的厚度在约1nm至约3nm的范围内。在不脱离本揭露的一些实施例的范围的情况下，其他厚度、沉积工艺和材料可用于高K栅极介电质层。高K栅极介电质层可包括第一层和第二层，第一层包括具有包括La和Mg的偶极(dipole)掺杂的HfO2，第二层包括具有结晶的高K ZrO层。
晶体管104包括栅极金属112。栅极金属112环绕半导体纳米结构106。栅极金属112与高K栅极介电质层110接触。栅极金属112对应于晶体管104的栅极电极。在晶体管104为N型晶体管的示例中，栅极金属112可包括导致具有与半导体纳米结构106的期望功函数的材料。在一个示例中，栅极金属112包括钛铝、钛、铝、钨、钌、钼、铜、金、或其他导电材料。在一些实施例中，栅极金属112在四个侧面(例如顶部、底部、左侧和右侧)上环绕半导体纳米结构106。在一些实施例中，例如在叉片型(forksheet)晶体管中，栅极金属112可以在三个侧面上环绕半导体纳米结构106，而在第四侧面上基本上不存在栅极金属112。例如，栅极金属112可以存在于第四侧的外边缘上，并且可以占据第四侧的小于约5％的面积。
图1C图示了单个栅极金属112。然而，实际上，晶体管104的栅极电极可包括多个金属层。例如，栅极金属112可包括一个或多个衬垫(liner)层或黏着(adhesive)层，例如钽、氮化钽、氮化钛或其他材料。栅极金属112可包括栅极填充材料，栅极填充材料在一个或多个衬垫层已经沉积之后在半导体纳米结构106之间填充剩余体积。在不脱离本揭露的一些实施例的范围的情况下，各种材料、材料的组合和配置可用于栅极金属112。
晶体管105包括栅极金属113。栅极金属113环绕半导体纳米结构107。栅极金属113与高K栅极介电质层110接触。栅极金属113对应于晶体管105的栅极电极。在晶体管105为P型晶体管的示例中，栅极金属113可包括导致具有与半导体纳米结构107的期望功函数的材料。在一个示例中，栅极金属113包括氮化钛、钛、铝、钨、钌、钼、铜、金、或其他导电材料。
图1C图示了单个栅极金属113。然而，实际上，来自晶体管105的栅极可包括环绕半导体纳米结构107的多个金属层。例如，栅极金属112可以包括一个或多个衬垫层或黏着层，例如钽、氮化钽、氮化钛或其他材料。栅极金属113可包括栅极填充材料，栅极填充材料在一个或多个衬垫层已经沉积之后在半导体纳米结构107之间填充剩余体积。在不脱离本揭露的一些实施例的范围的情况下，各种材料、材料的组合和配置可用于栅极金属113。
晶体管104包括源极/漏极区116。源极/漏极区116与每个半导体纳米结构106接触。每个半导体纳米结构106在源极/漏极区116之间沿着X方向延伸。源极/漏极区116包括半导体材料。晶体管105包括源极/漏极区117。源极/漏极区117与每个半导体纳米结构107接触。每个半导体纳米结构107在源极/漏极区117之间沿着X方向延伸。源极/漏极区117包括半导体材料。
在晶体管104为N型晶体管且晶体管105为P型晶体管的实例中，源极/漏极区116可掺杂有N型掺杂物种。N型掺杂物种可包括磷(P)、砷(As)或其他N型掺杂物种。在P型晶体管的情况下，源极/漏极区117可掺杂有P型掺杂物种。P型掺杂物种可包括硼(B)或其他P型掺杂物种。掺杂可以在源极/漏极区117的磊晶生长过程中以原位(in-situ)方式进行。在不脱离本揭露的一些实施例的范围的情况下，源极/漏极区116和117可以包括其他材料和结构。
如本文所使用的，用语「源极/漏极区(source/drain region)」可根据上下文单独或共同指代源极区或漏极区。因此，源极/漏极区116之一可以是源极区，而另一个源极/漏极区116是漏极区，反之亦然。此外，在一些情况下，源极/漏极区116中的一者或两者可与一个或多个横向相邻的晶体管共享。
晶体管104和105各自包括内部间隔物114。在不脱离本揭露的一些实施例的范围的情况下，内部间隔物114可以包括氧化硅、氮化硅、氮氧化硅、碳氮化硅、碳氮氧化硅、掺氟硅酸盐玻璃(FSG)、低K介电质材料、或其他介电质材料。在一个示例中，内部间隔物114包括碳氮氧化硅。
晶体管104的内部间隔物114将栅极金属112与源极/漏极区116物理分离。这防止了栅极金属112与源极/漏极区116之间的短路。晶体管105的内部间隔物114将栅极金属113与源极/漏极区117物理分离。这防止了栅极金属113和源极/漏极区117之间的短路。
晶体管104可包括源极/漏极接触118。每个源极/漏极接触118位于相应的源极/漏极区116之上并电性连接至相应的源极/漏极区116。电讯号可经由源极/漏极接触118施加到源极/漏极区116。源极/漏极接触118可包括硅化物120。硅化物120形成在源极/漏极区116的顶部。硅化物120可以包括硅化钛、硅化铝、硅化镍、硅化钨、或其他合适的硅化物。
源极/漏极接触118还可包括位于硅化物120上的导电层122。导电层122可以包括氮化钛、氮化钽、钛、钽、或其他合适的导电材料。源极/漏极接触118还可包括导电层122上的导电层124。导电层124可以包括导电材料，例如钨、钴、钌、钛、铝、钽、或其他合适的导电材料。在不脱离本揭露的一些实施例的范围的情况下，其他材料和配置可用于源极/漏极接触118。
晶体管105可包括源极/漏极接触119。每个源极/漏极接触119位于相应的源极/漏极区117之下并电性连接至相应的源极/漏极区117。电讯号可经由源极/漏极接触119施加到源极/漏极区117。源极/漏极接触119可包括硅化物121。硅化物121形成在源极/漏极区117的底部。硅化物121可以包括硅化钛、硅化铝、硅化镍、硅化钨、或其他合适的硅化物。
源极/漏极接触119还可包括位于硅化物121上的导电层123。导电层123可以包括氮化钛、氮化钽、钛、钽、或其他合适的导电材料。源极/漏极接触119还可包括导电层123上的导电层125。导电层125可以包括导电材料，例如钨、钴、钌、钛、铝、钽、或其他合适的导电材料。在不脱离本揭露的一些实施例的范围的情况下，其他材料和配置可用于源极/漏极接触119。
晶体管102包括侧壁间隔物131。侧壁间隔物131位于栅极金属112的最上部附近并将栅极金属112与源极/漏极接触118电隔离。侧壁间隔物131可包括以下一种或多种：氧化硅、氮化硅、氮氧化硅、碳氮化硅、碳氮氧化硅、掺氟硅酸盐玻璃(FSG)、低K介电质材料或其他介电质材料。在不脱离本揭露的一些实施例的范围的情况下，其他厚度和材料可用于侧壁间隔物131。
晶体管102可包括位于栅极金属112的最上部的栅极顶盖(gate cap)金属132。在一些实施例中，栅极顶盖金属132包括钨、无氟钨(fluorine free tungsten)、或其他合适的导电材料。栅极顶盖金属132可具有介于1nm与10nm之间的高度。在不脱离本揭露的一些实施例的范围的情况下，其他配置、材料和厚度可用于栅极顶盖金属132。
基板101可包括介电质层136和介电质层138。介电质层138可定位成与源极/漏极接触119的侧壁和晶体管105的最低部分界面栅极介电质层108接触。介电质层138可包括氧化硅、氮化硅、氮氧化硅、碳氮化硅、碳氮氧化硅、掺氟硅酸盐玻璃(FSG)、低K介电质材料或其他介电质材料。介电质层136定位成与介电质层138接触。介电质层136可以包括氧化硅、氮化硅、氮氧化硅、碳氮化硅、碳氮氧化硅、掺氟硅酸盐玻璃(FSG)、低K介电质材料、或其他介电质材料。
可以通过向源极/漏极区116/117和栅极金属112/113施加电压来操作互补场效晶体管(CFET)102。可经由源极/漏极接触118/119来施加电压到源极/漏极区116/117。可经由图1C中未示出的栅极接触来施加电压到栅极金属112/113。尽管在图1C的视图中不明显，栅极金属112和栅极金属113短接(shorted)在一起。因此，栅极金属112和栅极金属113共同对应于互补场效晶体管(CFET)102的栅极电极。施加到栅极金属112/113的电压可导通晶体管104并截止晶体管105或者可导通晶体管105并截止晶体管104。虽然栅极金属112/113短接在一起，但源极/漏极区116没有与源极/漏极区117短接在一起。根据特定的电路配置，可以分别通过源极/漏极区116和117选择性地启用或禁止电流。
如前所述，通过对栅极金属112和113使用不同的材料可能有益于获得晶体管104和105的期望功函数。形成栅极金属112/113的一种可能方式是首先在所有半导体纳米结构106和107周围沉积栅极金属113，然后执行定时蚀刻(timed etch)以从半导体纳米结构106周围去除栅极金属113。随后在栅极金属113的定时蚀刻之后，在半导体纳米结构106周围沉积栅极金属112。然而，该工艺的一个缺点是，在某些情况下，栅极金属113可能不会直接在最低的半导体纳米结构106下方完全去除。这会干扰晶体管104的功函数，从而以不期望的方式影响晶体管104的阀值电压。
互补场效晶体管(CFET)102通过利用半导体纳米结构106和半导体纳米结构107之间的隔离结构126来避免或减少功函数干扰的可能性。更具体地，隔离结构126直接定位在最低的半导体纳米结构106和最高的半导体纳米结构107之间。隔离结构126可包括上和下半导体层127以及位于上和下半导体层127之间的介电质层129。在不脱离本揭露的一些实施例的范围的情况下，各种结构和成分可用于隔离结构126。在一些实施例中，不包括隔离结构126。
介电质层129可包括氧化硅、氮化硅、氮氧化硅、碳氮化硅、碳氮氧化硅、掺氟硅酸盐玻璃(FSG)、低K介电质材料、或其他介电质材料。介电质层129在X方向上的长度可以在15nm和30nm之间。该范围内的长度可足以匹配或超过半导体纳米结构106和107在X方向上的长度。然而，取决于半导体纳米结构106和107的长度，可以选择更长或更短的介电质层129的长度。介电质层129可以具有在5nm和25nm之间的Z方向上的高度。这些尺寸可足以确保不存在来自栅极金属113与半导体纳米结构106的功函数干扰的可能性。此外，这些尺寸可提供减小的栅极到漏极电容。在不脱离本揭露的一些实施例的范围的情况下，其他材料、尺寸和构造可用于介电质层129。介电质层129可称为介电纳米结构。介电纳米结构可包括介电纳米片、介电纳米线、或其他类型的介电纳米结构。
介电质层129具有顶面135和底面137。栅极金属112和113在界面139处相交。在一些实施例中，栅极金属112和113之间的界面139低于介电质层129的顶面135。在一些实施例中，界面139低于介电质层129的顶面135且高于介电质层129的底面137。这有助于确保栅极金属113对晶体管102没有功函数干扰。
每个半导体层127可以具有在1nm和5nm之间的垂直厚度。半导体层127可包括硅或其他合适的半导体材料。在不脱离本揭露的一些实施例的范围的情况下，其他材料和尺寸可用于半导体层127。
尽管图1C图示了单个介电质层129，但实际上，介电质层129可以包括位于半导体层127之间的多层不同的介电质材料。例如，可以将氧化硅的第一介电质层定位成与每个半导体层127接触。氮化硅的第二介电质层可定位于第一介电质层的上部和下部之间。在不脱离本揭露的一些实施例的范围的情况下，可以使用顶部半导体纳米结构107和底部半导体纳米结构106之间的介电阻障质(dielectric barrier)的各种配置。
在本揭露的一些实施例中，通过包括倾斜部分的互连结构电性连接第一晶体管105A和第二晶体管104A。第一晶体管105A具有第一源极/漏极区117。第二晶体管104A在垂直方向(例如，Z轴方向)上位于第一晶体管105A之上并且具有第二源极/漏极区116。第二晶体管104A在垂直于垂直方向的第一方向(例如，X轴方向)上偏离(offset)第一晶体管105A。第一源极/漏极接触119电性耦接到第一源极/漏极区117。第二源极/漏极接触118电性耦接到第二源极/漏极区116。参考图3A至图3D和图4A至图4D描述的互连结构电性耦接到第一源极/漏极接触119和第二源极/漏极接触118并且包括从垂直方向以偏移角度从第一源极/漏极接触119延伸到第二源极/漏极接触118的倾斜部分。在一些实施例中，“第一晶体管”是晶体管104A且“第二晶体管”是晶体管105A，“第一源极/漏极区”是源极/漏极区116且“第二源极/漏极区”是源极/漏极区117，“第一源极/漏极接触”是源极/漏极接触118且“第二源极/漏极接触”是源极/漏极接触119。
图1D是沿图1C的切割线1B截取的图1C的集成电路100A的Y视图(Y-view)。因此，在图1D的视图中，Y轴是水平轴，而X轴延伸进出图纸。图1D的视图是穿过晶体管104和105的栅极金属112和113的宽切面。图1D说明了栅极金属112如何环绕晶体管104的每个半导体纳米结构106。相应地，栅极金属113环绕晶体管105的每个半导体纳米结构107。
图1D示出延伸到介电质层134中的栅极接触144。栅极接触144接触栅极顶盖金属132。因此，栅极接触144电性连接到晶体管104和105的栅极金属112和113。栅极接触144可以包括钨、钛、钽、铝、铜、氮化钽、氮化钛或其他合适的导电材料。在不脱离本揭露的一些实施例的范围的情况下，各种配置和材料可用于栅极接触144。
图1D还图示了位于最低的半导体纳米结构106和最高的半导体纳米结构107之间的隔离结构126。隔离结构126包括介电质层129和在介电质层129之上和之下的半导体层127。图1D还图示了界面栅极介电质层108存在于半导体层127的外表面上。高K栅极介电质层110在Y-Z平面中环绕隔离结构126。
在一些实施例中，隔离结构126在Y方向上的宽度基本上等于或略大于半导体纳米结构106/107在Y方向上的宽度。隔离结构126在Z方向上比半导体纳米结构106/107厚。此外，隔离结构126在Z方向上比顶部半导体纳米结构107和隔离结构126之间的栅极金属113的部分厚。这是因为牺牲半导体层154(参见图2A)比牺牲半导体层152厚。形成栅极金属112/113以代替牺牲半导体层152。
在一些实施例中，栅极金属112/113的接面或界面出现在对应于隔离结构126的垂直中间水平的垂直高度处。栅极金属112/113的接面或界面可以出现在半导体层127之间的任何垂直水平。在不脱离本揭露的一些实施例的范围的情况下，可以使用栅极金属112/113和隔离结构126的其他配置。
图1E是图1C的集成电路100A沿图1C的切割线1C截取的剖视图。因此，在图1E的视图中，Y轴是水平轴，而x轴延伸进出图纸。图1D的视图是从互补场效晶体管(CFET)102的一侧穿过源极/漏极区116和117的宽切面。
图1E说明介电质层130在Y-Z平面中环绕源极/漏极区116和117，除了源极/漏极接触118/119连接到源极/漏极区116/117。图1E还图示了层间介电质层128环绕介电质层130的外表面并且填充源极/漏极区116和源极/漏极区117之间的空间。图1E还图示了电性连接到晶体管104的源极/漏极接触118的导电通孔146。导电通孔146可以包括钨、钛、铝、铜、氮化钛、氮化钽、或其他合适的导电层。尽管图1E中未示出，但是导电通孔也可以延伸穿过基板101以接触源极/漏极接触119的底部以便提供到源极/漏极区117的电连接。
图1F是根据一些实施例的图1C的集成电路100A的透视图。图1F没有示出层间介电质层128或介电质层130，以便源极/漏极区116和117的位置是显而易见的。图1F示出了半导体纳米结构106和107、环绕半导体纳米结构106和107的界面栅极介电质层108和高K栅极介电质层110、环绕半导体纳米结构106的栅极金属112以及环绕半导体纳米结构107的栅极金属113。隔离结构126存在于最低的半导体纳米结构106和最高的半导体纳米结构107之间。栅极顶盖金属132在栅极金属112的顶部可见。源极/漏极接触118耦接到源极/漏极区116。图1F还说明高K栅极介电质层110也存在于栅极金属112和113的侧壁上以及栅极金属113的底部。基板101还可以包括半导体层133，尽管此时在处理中，半导体层133也可以在形成背面导电结构之后被完全去除。在不脱离本揭露的一些实施例的范围的情况下，可以使用集成电路100A的各种其他配置。
图2A至图2M是根据一些实施例的处于各个处理阶段的集成电路100A的剖视图。图2A至图2M图示了根据一些实施例的用于形成互补场效晶体管(CFET)102的过程。
图2A是根据一些实施例的集成电路100A的剖视X视图。在图2A中，半导体鳍片149包括多个半导体层150、堆叠在基板101上的多个牺牲半导体层152、半导体层127和特殊的牺牲半导体层154。牺牲半导体层152位于半导体层150之间。如下文将更详细地描述的，半导体层150最终将被图案化以形成对应于共同构成互补场效晶体管(CFET)102的互补晶体管104/105的通道区的半导体纳米结构106/107。因此，半导体层150可以具有关于图1A和图1B的半导体纳米结构106/107所描述的材料和垂直厚度。半导体鳍片149可称为混合纳米结构或可被图案化以形成混合纳米结构，如下文将更详细地描述的。
牺牲半导体层152包括不同于半导体层150的半导体材料的半导体材料。具体地，牺牲半导体层152包括相对于半导体层150的材料而可选择性蚀刻的材料。如将在下文进一步详述的，牺牲半导体层152最终将被图案化以形成牺牲半导体纳米结构。牺牲半导体纳米结构最终将被位于半导体纳米结构106之间的栅极金属代替。在一个示例中，牺牲半导体层152可以包括单晶半导体材料，例如但不限于Si、Ge、SiGe、GaAs、InSb、GaP、GaSb、InAlAs、InGaAs、GaSbP、GaAsSb和InP。在本文描述的示例工艺中，牺牲半导体层152包括SiGe，而半导体层150包括Si。在不脱离本揭露的一些实施例的范围的情况下，其他材料和配置可用于牺牲半导体层152和半导体层150。
在一些实施例中，每个半导体层150包括本质(intrinsic)硅且每个牺牲半导体层152包括硅锗。牺牲半导体层152可以具有在10％和35％之间的相对低的锗浓度。在此范围内的浓度可提供相对于半导体层150可选择性蚀刻的牺牲半导体层152。在一些实施例中，半导体层150具有介于2nm与5nm之间的厚度。在一些实施例中，牺牲半导体层152具有在4nm和10nm之间的厚度。在不脱离本揭露的一些实施例的范围的情况下，其他材料、浓度和厚度可用于半导体层150和牺牲半导体层152。
在一些实施例中，半导体鳍片149通过执行一系列的磊晶生长工艺形成。第一磊晶生长工艺在半导体基板133上生长最低的牺牲半导体层152。第二磊晶生长工艺在最低的牺牲半导体层152上生长最低的半导体层150。进行交替的磊晶生长工艺以形成四个最低的牺牲半导体层152和三个最低的半导体层150。根据互补场效晶体管(CFET)102的下晶体管105所需的半导体纳米结构的数量，可以形成更多或更少的牺牲半导体层152和半导体层150。
在形成与下晶体管105相关的半导体层150和牺牲半导体层152之后，将形成与隔离结构126相关的层。具体地，进行磊晶生长工艺以形成下半导体层127。在一个示例中，下半导体层127为厚度在1nm至3nm之间的本质硅。在形成下半导体层127之后，进行其他磊晶生长工艺以形成特殊的牺牲半导体层154。牺牲半导体层154具有相对于半导体层150和牺牲半导体层152而可选择性刻蚀的成分。在牺牲半导体层152为锗浓度相对较低的硅锗的示例中，牺牲半导体层154可以包括锗浓度相对较高的硅锗。在一些实施例中，牺牲半导体层154中的锗浓度大于50％。
在一些实施例中，牺牲半导体层154中的锗浓度比牺牲半导体层152中的锗浓度高至少25％。例如，如果牺牲半导体层152的锗浓度为35％，那么牺牲半导体层154将具有大于或等于60％的锗浓度。在一些实施例中，牺牲半导体层154中的锗浓度比牺牲半导体层152中的锗浓度大2-5倍。在一些实施例中，牺牲半导体层154的锗浓度小于或等于80％。牺牲半导体层154可以具有介于5nm和25nm之间的厚度和介于15nm和30nm之间的长度。牺牲半导体层154的厚度大于牺牲半导体层152的厚度。牺牲半导体层152的厚度大于半导体层150的厚度。在不脱离本揭露的一些实施例的范围的情况下，其他成分、材料和厚度可用于牺牲半导体层154。
在形成牺牲半导体层154之后，进行磊晶生长工艺以在牺牲半导体层154上形成上半导体层127。上半导体层127可以具有与下半导体层127的厚度组成基本相同的组成厚度。
在形成牺牲半导体层154和上半导体层127之后，形成与上晶体管104相关联的上牺牲半导体层152和半导体层150。可以用关于下半导体层150和牺牲半导体层152所描述的交替磊晶生长工艺来形成上牺牲半导体层152和半导体层150。
已经在最高的半导体层150的顶部形成虚拟栅极结构156。虚拟栅极结构156可对应于在Y方向上延伸的鳍片。因为将形成晶体管102的栅极电极，部分地代替虚拟栅极结构156，虚拟栅极结构156被称为虚拟栅极结构或「牺牲栅极结构」。
虚拟栅极结构156包括介电质层158。介电质层158可包括通过化学气相沉积(chemical vapor deposition，CVD)、物理气相沉积(physical vapor deposition，PVD)或原子层沉积(atomic layer deposition，ALD)而在顶部半导体层150上生长的氧化硅的薄层。介电质层158可具有介于0.2nm与2nm之间的厚度。在不脱离本揭露的一些实施例的范围的情况下，其他厚度的材料和沉积工艺可用于介电质层158。
虚拟栅极结构156包括多晶硅160的层。多晶硅160的层可具有可以在20nm和100nm之间的厚度。可通过磊晶生长、CVD工艺、物理气相沉积(PVD)工艺或ALD工艺来沉积多晶硅160的层。在不脱离本揭露的一些实施例的范围的情况下，其他厚度和沉积工艺可用于沉积多晶硅160的层。
虚拟栅极结构156还可以包括在多晶硅160的层之上的一个或多个附加介电质层。在不脱离本揭露的一些实施例的范围的情况下，各种配置和材料可用于虚拟栅极结构156。
图2B是根据一些实施例的集成电路100A的X视图。在图2B中，在虚拟栅极结构156的侧壁上形成了侧壁间隔物131。侧壁间隔物131可包括多个介电质层。侧壁间隔物131的各介电质层可以包括氧化硅、氮化硅、氮氧化硅、碳氮化硅、碳氮氧化硅、掺氟硅酸盐玻璃(FSG)、低K介电质材料、或其他介电质材料。可以通过CVD、PVD、ALD或其他合适的工艺来沉积侧壁间隔物131的介电质层。
图2C是根据一些实施例的集成电路100A的X视图。在图2C中，已经形成穿过半导体鳍片149的源极/漏极沟槽164。源极/漏极沟槽164对应于将形成源极/漏极区116和117的位置。形成源极/漏极沟槽164的蚀刻工艺蚀刻半导体层150、牺牲半导体层152、半导体层127和牺牲半导体层154，以从半导体层150形成半导体纳米结构106和107。更具体地，蚀刻工艺形成半导体纳米结构106和107的堆叠。半导体纳米结构106对应于晶体管104的通道区。半导体纳米结构107对应于晶体管105的通道区。蚀刻工艺还从牺牲半导体层152形成牺牲半导体纳米结构165。牺牲半导体纳米结构165位于半导体纳米结构106之间和半导体纳米结构107之间。源极/漏极沟槽164延伸到半导体基板133中。
蚀刻工艺可以包括一种或多种异向性(anisotropic)蚀刻工艺，其在垂直方向上选择性地蚀刻半导体层150和牺牲半导体层152的材料。蚀刻工艺可以包括单个步骤或多个步骤。蚀刻工艺可包括一次或多次定时蚀刻。在不脱离本揭露的一些实施例的范围的情况下，可以使用其他类型的蚀刻工艺。
在图2C中，已经执行凹陷步骤(recess step)以使牺牲半导体纳米结构165凹陷。凹陷工艺(recessing process)去除牺牲半导体纳米结构165的外部而不完全去除牺牲半导体纳米结构165。凹陷工艺可以利用等向性(isotropic)蚀刻来执行，其相对于半导体纳米结构106/107、牺牲半导体层154和基板101的材料而选择性地蚀刻牺牲半导体纳米结构165的材料。等向性蚀刻工艺可以包括定时蚀刻工艺。选择蚀刻工艺的持续时间以仅去除一部分的牺牲半导体纳米结构165而不完全去除牺牲半导体纳米结构165。蚀刻工艺的结果是在牺牲半导体纳米结构165中形成凹陷166。
蚀刻工艺可以包括使用作为SF6、H2和CF4的混合物的气体的干式蚀刻。蚀刻工艺可以以大于蚀刻牺牲半导体层154的速率的10倍的速率来蚀刻牺牲半导体纳米结构165。在不脱离本揭露的一些实施例的范围的情况下，可以使用其他蚀刻剂和蚀刻工艺。
图2D是根据一些实施例的集成电路100A的X视图。在图2D中，内部间隔物114已经形成在凹陷166中。可以通过在半导体纳米结构106/107的暴露侧壁上、在源极/漏极沟槽164的底部上以及在牺牲半导体纳米结构165中形成的凹陷166中沉积介电质层来形成内部间隔物114。在不脱离本揭露的一些实施例的范围的情况下，介电质层可以包括氧化硅、氮化硅、氮氧化硅、碳氮化硅、碳氮氧化硅、掺氟硅酸盐玻璃(FSG)、低K介电材料或其他介电材料。可通过CVD、PVD、ALD或经由其他工艺来形成介电质层。介电质层的横向厚度可以在2nm至10nm之间。在不脱离本揭露的一些实施例的范围的情况下，其他厚度、材料和沉积工艺可用于介电质层。
然后执行蚀刻工艺以去除介电质层的多余部分。蚀刻工艺可以包括在所有方向上蚀刻的等向性蚀刻工艺。对等向性蚀刻工艺进行定时，以便在除了由牺牲半导体纳米结构165中的凹陷166导致的横向厚度增加的位置之外的所有位置处去除介电质层。结果是内部间隔物114保留在牺牲半导体纳米结构165中的凹陷166处。在不脱离本揭露的一些实施例的范围的情况下，可以使用其他工艺来形成内部间隔物114。
图2E是根据一些实施例的集成电路100A的X视图。在图2E中，已经执行蚀刻工艺以从半导体层127之间去除牺牲半导体层154。蚀刻工艺可以包括等向性蚀刻，其相对于半导体纳米结构106/107、半导体基板133和牺牲半导体纳米结构165而选择性地蚀刻牺牲半导体层154。因为牺牲半导体层154具有相对于牺牲半导体纳米结构165显著不同的锗浓度，所以可以相对于牺牲半导体纳米结构165和半导体纳米结构106/107选择性地蚀刻牺牲半导体层154。在一些实施例中，蚀刻工艺可以包括使用CF4或HBr气体的蚀刻剂的干式蚀刻工艺，其以高于半导体纳米结构106/107和半导体层127的蚀刻速率的10倍的速率蚀刻牺牲半导体层154。在不脱离本揭露的一些实施例的范围的情况下，可以使用其他蚀刻工艺。
图2E中的蚀刻工艺的结果是在半导体层127之间形成空隙(void)170。如下文将更详细描述的，将形成介电质层129来代替空隙170。
图2F是根据一些实施例的集成电路100A的X视图。在图2F中，沉积了介电质层172。介电质层172沉积在半导体层127之间的空隙170中、沉积在源极/漏极沟槽164中以及沉积在虚拟栅极结构156上。在不脱离本揭露的一些实施例的范围的情况下，介电质层172可以包括氧化硅、氮化硅、氮氧化硅、碳氮化硅、碳氮氧化硅、掺氟硅酸盐玻璃(FSG)、低K介电材料或其他介电材料。可使用CVD、ALD或PVD沉积介电质层172。在不脱离本揭露的一些实施例的范围的情况下，其他材料和沉积工艺可用于介电质层172。
图2G是根据一些实施例的集成电路100A的X视图。在图2G中，已在半导体层127之间形成介电质层129。通过在介电质层172上执行蚀刻工艺来形成介电质层129。蚀刻工艺可包括在向下方向上选择性地蚀刻的异向性蚀刻。该蚀刻工艺从除了半导体层127之间以外的所有位置移除介电质层172。因此，介电质层129是介电质层172的残余物。介电质层129和半导体层127可共同对应于将有助于提供改善的栅极金属特性的混合纳米片，如下面将更详细地描述的。
虽然图2G图示了具有基本上垂直侧壁的介电质层129，但实际上，介电质层129可以包括凹形侧壁。这可能是异向性蚀刻工艺的结果。这可能会发生，因为等向性蚀刻工艺可能不是完全异向性的。例如，异向性蚀刻工艺可以在向下方向上以比在横向方向上大10到100倍之间的速率进行蚀刻。尽管相对较小，但在横向方向发生一些蚀刻，从而在介电质层129中产生凹陷。在不脱离本揭露的一些实施例的范围的情况下，介电质层129可以具有各种其他配置。
图2H是根据一些实施例的集成电路100A的X视图。在图2H中，一层聚合物材料174已经沉积在源极/漏极沟槽164中。或者，聚合物材料174可以由非聚合物介电材料代替。在聚合物材料174的沉积之后，执行回蚀工艺以将聚合物材料174的高度降低到低于下半导体层127的水平。
在图2H中，介电质层176已经沉积在聚合物材料174上，以及介电质层129的侧壁上、内部间隔物114、半导体纳米结构106和侧壁间隔物131上。在一些实施例中，介电质层176包括氧化铝(Al2O3)。可通过CVD、PVD或ALD沉积介电质层176。在不脱离本揭露的一些实施例的范围的情况下，其他材料和工艺可用于介电质层176。在沉积介电质层176之后，执行异向性蚀刻工艺以从聚合物材料174和虚拟栅极结构156的水平表面移除介电质层176。
图2I是根据一些实施例的集成电路100A的X视图。在图2I中，聚合物材料174已被移除。聚合物材料174的去除暴露了半导体纳米结构107和半导体基板133的侧壁。在图2I中，源极/漏极区117已经形成在源极/漏极沟槽164中未被介电质层176覆盖的位置处。源极/漏极区117可以通过半导体纳米结构107和半导体基板133的磊晶生长形成。源极/漏极区117包括半导体材料。半导体材料可以包括与半导体纳米结构107相同的半导体材料。或者，源极/漏极区117的半导体材料可以不同于半导体纳米结构107的半导体材料。源极/漏极区117可以在磊晶生长过程中原位掺杂有掺杂剂原子。在下晶体管105为P型晶体管的示例中，源极/漏极区117可以原位掺杂有P型掺杂剂原子。P型掺杂剂原子可包括硼或其他P型掺杂剂原子。
图2J是根据一些实施例的集成电路100A的X视图。在图2J中，介电质层176已被移除。已沉积介电质层180。还沉积了聚合物材料182。介电质层180可包括与介电质层176相同的材料。聚合物材料182可具有与聚合物材料174相同的材料。还执行回蚀工艺以降低介电质层180和聚合物材料182的高度以暴露半导体纳米结构106的侧壁。
图2K是根据一些实施例的集成电路100A的X视图。在图2K中，源极/漏极区116已经形成在介电质层180和聚合物材料182上方的源极/漏极中。源极/漏极区116可以通过半导体纳米结构106的磊晶生长形成。源极/漏极区116包括半导体材料。半导体材料可包括与半导体纳米结构106相同的半导体材料。或者，源极/漏极区116的半导体材料可不同于半导体纳米结构106的半导体材料。源极/漏极区116可以在磊晶生长过程中原位掺杂有掺杂剂原子。在上晶体管104为N型晶体管的示例中，源极/漏极区116可以原位掺杂有N型掺杂剂原子。N型掺杂剂原子可包括磷或其他N型掺杂剂原子。
图2L是根据一些实施例的集成电路100A的X视图。在图2L中，聚合物材料182和介电质层180已被移除。已经用共形沉积工艺沉积介电质层130。介电质层130沉积在内部间隔物114的暴露侧壁上、沉积在半导体层127上、以及沉积在源极/漏极区116与源极/漏极区117之间的介电质层129上。介电质层130也沉积在源极/漏极区117的顶面、源极/漏极区116的底面、侧面和顶面、以及虚拟栅极结构156的侧壁间隔物131上。可以通过CVD、ALD、或其他合适的工艺来沉积介电质层130。介电质层130可以包括接触蚀刻停止层(contact-etchingstop-layer，CESL)。介电质层130可以包括以下一种或多种：氧化硅、氮化硅、氮氧化硅、碳氮化硅、碳氮氧化硅、掺氟硅酸盐玻璃(FSG)、低K介电材料或其他介电材料。
层间介电质层128已经沉积以覆盖介电质层130。层间介电质层128可以包括氧化硅、氮化硅、氮氧化硅、碳氮化硅、碳氮化硅、掺氟硅酸盐玻璃(FSG)、低K介电材料或其他介电材料。可以通过CVD、PVD或ALD沉积层间介电质层。在不脱离本揭露的一些实施例的范围的情况下，其他材料和尺寸可用于层间介电质层128和介电质层130。
图2M是根据一些实施例的集成电路100A的X视图。图2M的X视图相对于图2L横向扩展，从而示出横向相邻晶体管的部分。虚拟栅极结构156已被去除。在去除虚拟栅极结构156之后，通过相对于半导体纳米结构106/107选择性去除牺牲半导体纳米结构165的蚀刻工艺去除牺牲半导体纳米结构165。
在去除牺牲半导体纳米结构165之后，间隙保留在牺牲半导体纳米结构165所在的位置。暴露半导体纳米结构106/107。然后环绕半导体纳米结构106/107沉积界面栅极介电质层108和高K栅极介电质层110。界面栅极介电质层108可以包括厚度在2埃和10埃之间的氧化硅。高K栅极介电质层110沉积在界面栅极介电质层108上并且可以包括氧化铪。高K介电质层的厚度可以在5埃和20埃之间。可以通过ALD、CVD或PVD沉积界面栅极介电质层108和高K栅极介电质层110的材料。在不脱离本揭露的一些实施例的范围的情况下，其他结构、材料、厚度和沉积工艺可用于栅极介电质层。
在半导体纳米结构106/107周围沉积界面栅极介电质层108和高K栅极介电质层110之后，沉积栅极金属113。可以通过PVD、CVD、ALD或其他合适的工艺沉积栅极金属113。选择栅极金属113的一种或多种材料以提供关于P型晶体管105的半导体纳米结构107的期望功函数。在一个示例中，栅极金属113包括钛铝。然而，在不脱离本揭露的一些实施例的范围的情况下，其他导电材料可用于栅极金属113。
当最初沉积栅极金属113时，栅极金属113环绕半导体纳米结构106和半导体纳米结构107。然而，栅极金属113具有为下晶体管105提供期望功函数的材料，并且栅极金属113可能不为上晶体管104提供期望功函数。因此，进行回蚀工艺。回蚀工艺将栅极金属113去除到远低于最低半导体纳米结构106的水平。在一些实施例中，回蚀工艺将栅极金属113去除到大约介电质层129的垂直中间的水平。
因为存在介电质层129，所以回蚀工艺可以具有持续时间，上述持续时间可靠地从介电质层129和最低半导体纳米结构106之间直接去除所有栅极金属113而不从最高半导体纳米结构107与介电质层129之间去除栅极金属113。结果是栅极金属113不能干扰上晶体管104的功函数。
在栅极金属113的回蚀工艺之后，沉积栅极金属112。可以使用ALD、PVD、CVD或其他合适的沉积工艺来沉积栅极金属112。在一个示例中，栅极金属112包括氮化钛。或者，栅极金属112可以包括任何其他合适的导电材料。栅极金属112环绕半导体纳米结构106。具体而言，栅极金属112与半导体纳米结构106周围的高K栅极介电质110接触。选择栅极金属112的材料而为晶体管104提供期望的功函数。
在沉积栅极金属112之后，执行回蚀工艺以降低顶部半导体纳米结构106上方的栅极金属112的高度。在栅极金属112的回蚀工艺之后，在栅极金属112上沉积栅极顶盖金属132。栅极顶盖金属132可以包括钨、无氟钨或其他合适的导电材料。可以通过PVD、CVD、ALD或其他合适的沉积工艺来沉积栅极顶盖金属132。栅极顶盖金属132可以具有在1nm和10nm之间的垂直厚度。在不脱离本揭露的一些实施例的范围的情况下，可以使用其他尺寸。
在沉积栅极顶盖金属132之后，沉积介电质层134。介电质层134可包括氧化硅、氮化硅、氮氧化硅、碳氮化硅、碳氮氧化硅、掺氟硅酸盐玻璃(FSG)、低K介电质材料或其他介电质材料。可以通过PVD、CVD、ALD或其他合适的沉积工艺来沉积介电质层134。
图3A至图3D是根据各种实施例的集成电路100A在形成导电穿基板层(TSL)450的中间阶段的图解透视图。图4A至图4D是根据各种其他实施例的集成电路100A在形成导电穿基板层(TSL)450的中间阶段的图解透视图。为了清楚说明，集成电路100A的大部分元件在图3A至图3D和图4A至图4D中被省略。
图5和图6图示了根据各种实施例的形成集成电路的方法的流程图。图5所示的方法1000可用于形成如图3A至图3D所示的集成电路100A，而图6所示的方法1000可用于形成如图4A至图4D所示的集成电路100A。在一些实施例中，用于形成半导体结构的方法1000、2000包括多个操作。将根据一个或多个实施例进一步描述用于形成半导体结构的方法1000、2000。应当注意，方法1000、2000的操作可以在各个方面的范围内被重新安排或以其他方式修改。还应当注意，可以在方法1000、2000之前、之间和之后提供额外的过程，并且一些其他过程在本文可能仅被简要地描述。
图3A是根据各种实施例的集成电路100A的图解透视图。为清楚起见，大多数元素已从图3A的视图中移除。集成电路100A包括与源极/漏极区116、117接触的源极/漏极接触220。第一源极/漏极接触被标记为220A，第二源极/漏极接触被标记为220B。源极/漏极接触220、220A、220B是图1C、图1E的源极/漏极接触118、119的实施例。源极/漏极接触220A可以是正面源极/漏极接触并且源极/漏极接触220B可以是背面源极/漏极接触。源极/漏极接触220A可以是背面源极/漏极接触并且源极/漏极接触220B可以是正面源极/漏极接触。应当理解，“正面(frontside)”和“背面(backside)”是指集成电路100A的两个不同侧。参考图2M，“背面”是指基板(例如，基板101)所在或曾经位于的侧面100B。“正面”指的是装置(例如，晶体管104、105)上方与背面相对的一侧。
在图3A中，形成第一源极/漏极接触220A，分别对应于方法1000、2000的动作1100、2100。如图所示，第一源极/漏极接触220A可以是形成在源极/漏极区116上的正面源极/漏极接触。在一些实施例中，第一源极/漏极接触220A形成在源极/漏极区117上。即，第一源极/漏极接触可以是背面源极/漏极接触。第一源极/漏极接触220A可以与源极/漏极接触118、119相似或相同。可以通过蚀刻开口来形成第一源极/漏极接触220A，然后通过例如PVD、CVD、ALD等合适的沉积操作在开口中沉积第一源极/漏极接触220A的材料。
在图3A中，形成第二源极/漏极接触220B，分别对应于方法1000、2000的动作1200、2200。如图所示，第二源极/漏极接触220B可以是形成在源极/漏极区117上的背面源极/漏极接触。在一些实施例中，第二源极/漏极接触220B形成在源极/漏极区116上。即，第一源极/漏极接触可以是正面源极/漏极接触。第二源极/漏极接触220B可以与源极/漏极接触118、119相似或相同。可以通过蚀刻开口来形成第二源极/漏极接触220B，然后通过例如PVD、CVD、ALD等合适的沉积操作在开口中沉积第二源极/漏极接触220B的材料。
第一和第二源极/漏极接触220A、220B在集成电路100A的不同层级上。即，第一源极/漏极接触220A可以耦接到或接触上晶体管的上源极/漏极区，第二源极/漏极接触220B可以耦接或接触下晶体管的下源极/漏极区。上源极/漏极区和下源极/漏极区可以是彼此不同的类型。例如，上源极/漏极区可以是N型，下源极/漏极区可以是P型。例如，上源极/漏极区可以是P型，而下源极/漏极区可以是N型。
在图3A中，遮罩300形成在第一源极/漏极接触220A上。遮罩300可以是任何合适的遮罩，并且可以是或包括以下一或多层：光阻、抗反射涂层(anti-reflective coating，ARC)层、硬遮罩(例如，SiN)等。在形成遮罩300之后，在遮罩300中形成开口310M。可以通过图案化遮罩300(例如，通过将遮罩300的光阻暴露于选定波长的光，例如极紫外光(extremeultraviolet，EUV)光)来形成开口310M。可通过一次或多次蚀刻操作形成开口310M。开口310M暴露出第一源极/漏极接触220A，例如第一源极/漏极接触220A的上表面。
在图3A中，对应于方法1000、2000的动作1300、2300，通过将开口310延伸进入或穿过(例如，完全穿过)第一源极/漏极接触220A而形成垂直开口330A。垂直开口330A可以暴露第一源极/漏极接触220A下方的结构材料。暴露的材料可以是第一源极/漏极接触220A和第二源极/漏极接触220B之间的层间介电质(interlayer dielectric，ILD)的材料。
在图3B中，对应于方法1000的动作1400，在穿过第一源极/漏极接触220A形成垂直开口330A之后，进一步延伸开口310，如图所示。开口310的倾斜部分330如图3B所示。倾斜部分330可以暴露第二源极/漏极接触220B。
倾斜部分330可以通过蚀刻操作形成，例如电浆蚀刻操作等。在其上放置有集成电路100A的晶圆倾斜或旋转的同时执行蚀刻操作。倾斜角或偏移角度可由其上安装晶圆的晶圆台控制。晶圆台的倾斜角可以对应于与例如第一源极/漏极接触220A和第二源极/漏极接触220B之间的最短距离相关联的选定倾斜角。例如，可以从第一源极/漏极接触220A中的开口的中心到第二源极/漏极接触220B的沿X轴方向的中心绘制假想线。假想线可以相对于垂直方向(例如，垂直于基板101的主表面)具有角度偏移(或倾斜)。倾斜角可在约10度至70度的范围内，例如在约10度至约40度的范围内、在约20度至约30度的范围内或另一合适的范围内。在一些实施例中，例如，当第一源极/漏极接触220A和第二源极/漏极接触220B沿X轴方向彼此偏移较大距离时，倾斜角可以超过40度。例如，虽然图3A至图3D中描绘的第一源极/漏极接触220A和第二源极/漏极接触220B沿X轴方向相邻，但这不是必需的。在一些实施例中，一个或多个源极/漏极接触220沿着X轴方向介于第一源极/漏极接触220A和第二源极/漏极接触220B之间。例如，倾斜部分330可以从第一源极/漏极接触220A延伸到图3A至图3D中未示出的另一源极/漏极接触。在这种情况下，倾斜角可以超过40度，例如在大约40度到大约70度的范围内，或更高。
倾斜部分330可以平行于第一方向延伸，第一方向可以是图3B所示的X轴方向。第一方向可以垂直于第一源极/漏极接触220A延伸的第二方向(例如，Y轴方向)。完全平行于第一方向延伸不是必须的，偏离平行于第一方向也是本文的实施例。
倾斜部分330在XY平面中的剖面轮廓可与垂直开口330A的剖面轮廓基本相同。倾斜部分330可以是圆柱形的。在一些实施例中，倾斜部分330具有锥形(tapered)侧壁并且是圆锥形的，朝向第二源极/漏极接触220B变窄。
图3C示出了在形成开口310的倾斜部分330并去除遮罩300之后得到的结构。开口310包括延伸穿过第一源极/漏极接触220A的垂直开口330A，以及从第一源极/漏极接触220A延伸到第二源极/漏极接触220B的倾斜部分330。在一些实施例中，在移除遮罩300之后，执行灰化(ashing)操作以移除形成开口310的蚀刻的副产物。
在图3D中，对应于方法1000的动作1500，导电穿基板层(TSL)450形成在开口310中。可以通过例如PVD、CVD、ALD等合适的沉积操作形成导电穿基板层(TSL)450。在一些实施例中，导电穿基板层(TSL)450是或包括一种或多种金属，例如钌、钨、钴、镍、铝、铜、金、其合金、其多层等。在一些实施例中，导电穿基板层(TSL)450是钌。导电穿基板层(TSL)450可以继承开口310的形状。例如，导电穿基板层(TSL)450可以从第一源极/漏极接触220A的上表面延伸，垂直穿过第一源极/漏极接触220A，以一定角度朝向第二源极/漏极接触220B，并且可以落在第二源极/漏极接触220B上。导电穿基板层(TSL)450可以包括在垂直方向上延伸穿过第一源极/漏极接触220A的垂直部分450A以及从垂直方向以偏移角度从第一源极/漏极接触220A延伸到第二源极/漏极接触220B的倾斜部分450O。
用于形成导电穿基板层(TSL)450的方法1000是有益的，因为仅使用单个遮罩来形成其中形成导电穿基板层(TSL)450的开口310。这样，可以简化工艺流程，并且可以降低成本。可以在不使用时间模式或“定时(timed)”蚀刻的情况下执行方法1000，否则由于在蚀刻操作中缺少元素副产物信息将难以执行。这也简化了开口310的形成。
尽管在形成导电穿基板层(TSL)450之前形成第二源极/漏极接触220B的情况下描述了图3A至图3D，但是应当理解这不是必需的。例如，在许多集成电路中，在形成可包括第二源极/漏极接触220B的背面互连结构之前，形成在第一源极/漏极接触220A之上包括许多金属互连层的正面互连结构。这样，导电穿基板层(TSL)450可以在形成正面互连结构之前和在形成第二源极/漏极接触220B之前形成。例如，在形成第一源极/漏极接触220A之后，可以一定角度和一定深度形成导电穿基板层(TSL)450，以落在要形成第二源极/漏极接触220B的位置处。然后，在第一源极/漏极接触220A上方形成正面互连结构之后，可以翻转晶圆，并且可以移除基板101，从而暴露导电穿基板层(TSL)450的下侧。在暴露导电穿基板层(TSL)450之后，可以在导电穿基板层(TSL)450上形成第二源极/漏极接触220B。
在另一示例中，第一源极/漏极接触220A可以是背面源极/漏极接触，且第二源极/漏极接触220B可以是正面源极/漏极接触。在这种情况下，可以在形成第一源极/漏极接触220A之前的操作中在第二源极/漏极接触220B上形成正面互连结构。因此，可以在如参考图3A至图3D所描述的第二源极/漏极接触220B的形成之后形成导电穿基板层(TSL)450，即第二源极/漏极接触220B就定位(in place)。然后，在形成导电穿基板层(TSL)450之后，可以在第一源极/漏极接触220A上方形成背面互连结构的剩余金属层。
图4A至图4D是根据各种实施例的形成导电穿基板层(TSL)450的图解透视图。在图4A至图4D中，使用定向ALD从晶种层(seed layer)生长导电穿基板层(TSL)450。
在图4A中，对应于方法2000的动作2100、2200，形成第一源极/漏极接触220A和第二源极/漏极接触220B，类似于参考图3A所描述的。在形成第一源极/漏极接触220A之后，形成遮罩300，其类似于图3A的描述。在暴露第一源极/漏极接触220A的遮罩300中形成开口，然后开口垂直延伸通过第一源极/漏极接触220A，对应于方法2000的动作2300。在开口垂直延伸穿过第一源极/漏极接触220A之后，对应于方法2000的动作2400，晶种层410形成在开口中。晶种层410可以延伸穿过遮罩300和第一源极/漏极接触220A中的开口。在一些实施例中，晶种层410包括钌、钨、钴、镍、铝、铜、金等。在一些实施例中，晶种层410是钌。在一些实施例中，晶种层410的材料不同于第一源极/漏极接触220A和第二源极/漏极接触220B的材料以促进在晶种层410上的倾斜部分410X(参见图4B)的选择性生长而不是在第一源极/漏极接触220A或第二源极/漏极接触220B或源极/漏极接触220上的选择性生长。
在图4B中，倾斜部分410X以偏移角度生长在晶种层410上，对应于方法2000的动作2500。偏移角度的细节可以类似于上文参考图3A至图3D描述的倾斜角的细节。可以通过具有偏移角度的定向ALD操作来生长倾斜部分410X并且以非正交(例如，非垂直)轮廓来生长倾斜部分410X。在一些实施例中，在定向ALD操作期间不存在图4B中所示的遮罩300，即，可以在执行定向ALD操作之前移除遮罩300。可以通过倾斜其上安装有集成电路100A的晶圆的晶圆台来选择偏移角度。
在图4C中，倾斜部分410X的生长继续直到倾斜部分410X落在(例如，接触)第二源极/漏极接触220B上。如图4B和图4C所示，在倾斜部分410X的生长期间，倾斜部分410X可以具有圆锥形状，其随着与第二源极/漏极接触220B的接近度增加而变窄。类似于图3D的导电穿基板层(TSL)450，倾斜部分410X可以平行于X轴方向延伸。
在图4D中，在倾斜部分410X接触第二源极/漏极接触220B之后，可以执行退火操作以改善倾斜部分410X的轮廓并改善倾斜部分410X与第二源极/漏极接触220B之间的连接，对应于方法2000的动作2600。退火操作可以降低倾斜部分410X和第二源极/漏极接触220B之间的接触电阻。退火可以通过改善金属对金属界面的品质来降低倾斜部分410X和第二源极/漏极接触220B的金属之间的接触电阻。当两个金属表面接触时，可能会出现微小的不规则和杂质，从而妨碍形成良好的电气连接。表面缺陷会增加接触电阻，这反而会导致发热和其他问题。退火操作可能包括将金属加热到高温，然后让金属缓慢冷却。退火过程可能有利于平滑表面不规则处并重新分布任何杂质，从而形成更均匀、更清洁的金属对金属界面。改善的金属对金属界面可以降低两种金属之间的接触电阻。退火还可以改善两种金属的机械性能，例如其硬度和延展性(ductility)，这可以提高金属的抗变形和抗磨损能力，另外，随着时间的推移，这也可能有利于降低接触电阻。
应当理解，类似于图3A至图3D的描述，图4A至图4D是在形成导电穿基板层(TSL)450之前形成第二源极/漏极接触220B的情况下描述的，但这不是必需的。例如，在许多集成电路中，在形成可包括第二源极/漏极接触220B的背面互连结构之前，形成包括第一源极/漏极接触220A上方的许多金属互连层的正面互连结构。这样，可以在形成正面互连结构之前和在形成第二源极/漏极接触220B之前，形成导电穿基板层(TSL)450。例如，在形成第一源极/漏极接触220A之后，可以一定角度和一定深度形成导电穿基板层(TSL)450，以落在要形成第二源极/漏极接触220B的位置处。然后，在第一源极/漏极接触220A上方形成正面互连结构之后，可以翻转晶圆，并且可以移除基板101，从而暴露导电穿基板层(TSL)450的下侧。在暴露导电穿基板层(TSL)450之后，第二源极/漏极接触220B可以形成在导电穿基板层(TSL)450上。
在另一示例中，第一源极/漏极接触220A可以是背面源极/漏极接触，且第二源极/漏极接触220B可以是正面源极/漏极接触。在这种情况下，可以在形成第一源极/漏极接触220A之前的操作中在第二源极/漏极接触220B上形成正面互连结构。因此，可以在如参考图3A至图3D所描述的第二源极/漏极接触220B的形成之后形成导电穿基板层(TSL)450，即第二源极/漏极接触220B就定位(in place)。然后，在形成导电穿基板层(TSL)450之后，可以在第一源极/漏极接触220A上方形成背面互连结构的剩余金属层。
在一些实施例中，倾斜部分410X通过真空环境中的空气或开放空间生长。因此，可以在去除第一源极/漏极接触220A和第二源极/漏极接触220B之间的材料的倾斜部分410X形成之前执行一个或多个蚀刻操作。在倾斜部分410X形成之后，介电质材料可以沉积在空间中以环绕倾斜部分410X。介电质材料可以将倾斜部分410X与相邻结构电隔离并且可以提供有利于防止倾斜部分410X破损的物理支撑。
本揭露的一些实施例提供一种具有改善的电特性的互补场效晶体管(CFET)的集成电路。互补场效晶体管(CFET)包括垂直堆叠在第二晶体管上的第一晶体管。第一晶体管和第二晶体管各自具有多个半导体纳米结构，用作第一晶体管和第二晶体管的通道区。第一栅极金属环绕第一晶体管的半导体纳米结构。第二栅极金属环绕第二晶体管的半导体纳米结构。互补场效晶体管(CFET)包括位于第一晶体管的最低半导体纳米结构和第二晶体管的最高半导体纳米结构之间的隔离结构。互补场效晶体管(CFET)包括一个导电穿基板层(TSL)，它有一个倾斜部分，可以减少寄生电容。这有助于确保导电穿基板层(TSL)不会过度增加附近栅极金属和/或源极/漏极区的寄生电容。具有倾斜部分的导电穿基板层(TSL)使用单一图案化和蚀刻回圈(etch loop)形成，这简化了导电穿基板层(TSL)的形成并降低了成本。
在一些实施例中，一种集成电路包括互补晶体管、第一源极/漏极接触、第二源极/漏极接触与互连结构。互补晶体管包括具有第一源极/漏极区的第一晶体管与具有第二源极/漏极区的第二晶体管。第二晶体管在垂直方向上位于第一晶体管上方。第二晶体管在垂直于垂直方向的第一方向上与第一晶体管偏移。第一源极/漏极接触电性耦接至第一源极/漏极区，第二源极/漏极接触电性耦接至第二源极/漏极区。互连结构电性耦接至第一源极/漏极接触与第二源极/漏极接触，互连结构包括倾斜部分，倾斜部分从垂直方向以偏移角度从第一源极/漏极接触延伸到第二源极/漏极接触。在一些实施例中，其中该互连结构还包括一垂直部分，该垂直部分延伸穿过该第一源极/漏极接触。在一些实施例中，其中该倾斜部分的材料与该第一源极/漏极接触的材料不同。在一些实施例中，其中该倾斜部分的材料为钌。在一些实施例中，上述的集成电路还包括介于该第二源极/漏极接触与该倾斜部分之间的一金属对金属介面。在一些实施例中，其中该偏移角度在约10度至约40度的范围内。在一些实施例中，其中该偏移角度在约40度至约70度的范围内。在一些实施例中，其中该偏移角度在约20度至约30度的范围内。在一些实施例中，其中该第一源极/漏极区与该第二源极/漏极区的一者为N型，其中该第一源极/漏极区与该第二源极/漏极区的另一者为P型。在一些实施例中，其中该第一源极/漏极接触为一背面源极/漏极接触，其中该第二源极/漏极接触为一正面源极/漏极接触。在一些实施例中，其中该第一源极/漏极接触为一正面源极/漏极接触，其中该第二源极/漏极接触为一背面源极/漏极接触。在一些实施例中，其中该倾斜部分为圆柱形。
在一些实施例中，一种集成电路包括互补晶体管、第一源极/漏极接触、第二源极/漏极接触与导电穿基板层。互补晶体管包括具有第一源极/漏极区的第一晶体管与具有第二源极/漏极区的第二晶体管。第二晶体管在垂直方向上位于第一晶体管上方。第二晶体管在垂直于垂直方向的第一方向上与第一晶体管偏移。第一源极/漏极接触电性耦接至第一源极/漏极区，第二源极/漏极接触电性耦接至第二源极/漏极区。导电穿基板层电性耦接至第一源极/漏极接触与第二源极/漏极接触，导电穿基板层包括在垂直方向上延伸穿过第一源极/漏极接触的垂直部分以及该垂直方向以偏移角度从垂直部分延伸到第二源极/漏极接触的倾斜部分。在一些实施例中，其中该倾斜部分的材料与该第一源极/漏极接触的材料不同。在一些实施例中，其中该倾斜部分的材料为钌。在一些实施例中，上述的集成电路还包括介于该第二源极/漏极接触与该倾斜部分之间的一金属对金属介面。在一些实施例中，其中该偏移角度在约10度至约40度的范围内。在一些实施例中，其中该偏移角度在约40度至约70度的范围内。在一些实施例中，其中该偏移角度在约20度至约30度的范围内。在一些实施例中，其中该第一源极/漏极区与该第二源极/漏极区的一者为N型，其中该第一源极/漏极区与该第二源极/漏极区的另一者为P型。在一些实施例中，其中该第一源极/漏极接触为一背面源极/漏极接触，其中该第二源极/漏极接触为一正面源极/漏极接触。在一些实施例中，其中该第一源极/漏极接触为一正面源极/漏极接触，其中该第二源极/漏极接触为一背面源极/漏极接触。在一些实施例中，其中该倾斜部分为圆柱形。
在一些实施例中，一种集成电路包括互补晶体管、第一源极/漏极接触、第二源极/漏极接触与互连结构。互补晶体管包括具有第一源极/漏极区的第一晶体管与具有第二源极/漏极区的第二晶体管。第二晶体管在垂直方向上位于第一晶体管上方。第二晶体管在垂直于垂直方向的第一方向上与第一晶体管偏移。第一源极/漏极接触电性耦接至第一源极/漏极区，第二源极/漏极接触电性耦接至第二源极/漏极区。互连结构电性耦接至第一源极/漏极接触与第二源极/漏极接触，互连结构包括位于第一源极/漏极接触中的晶种层以及倾斜部分，倾斜部分从垂直方向以偏移角度从晶种层延伸到第二源极/漏极接触。在一些实施例中，其中该互连结构还包括一垂直部分，该垂直部分延伸穿过该第一源极/漏极接触。在一些实施例中，其中该倾斜部分的材料与该第一源极/漏极接触的材料不同。在一些实施例中，其中该倾斜部分的材料为钌。在一些实施例中，上述的集成电路还包括介于该第二源极/漏极接触与该倾斜部分之间的一金属对金属介面。在一些实施例中，其中该偏移角度在约10度至约40度的范围内。在一些实施例中，其中该偏移角度在约40度至约70度的范围内。在一些实施例中，其中该偏移角度在约20度至约30度的范围内。在一些实施例中，其中该第一源极/漏极区与该第二源极/漏极区的一者为N型，其中该第一源极/漏极区与该第二源极/漏极区的另一者为P型。在一些实施例中，其中该第一源极/漏极接触为一背面源极/漏极接触，其中该第二源极/漏极接触为一正面源极/漏极接触。在一些实施例中，其中该第一源极/漏极接触为一正面源极/漏极接触，其中该第二源极/漏极接触为一背面源极/漏极接触。在一些实施例中，其中该倾斜部分为圆柱形。
在一些实施例中，一种集成电路的形成方法包括：在基板上形成第一晶体管与第二晶体管，其中第二晶体管在垂直方向上堆叠于第一晶体管上，其中第二晶体管沿着垂直于垂直方向的第一方向与第一晶体管偏移；形成第一源极/漏极接触，其中第一源极/漏极接触与第一晶体管及第二晶体管的第一源极/漏极区接触；形成第二源极/漏极接触，其中第二源极/漏极接触与第一晶体管及第二晶体管的第二源极/漏极区接触，其中第二源极/漏极区沿着垂直方向与第一方向与第一源极/漏极区偏移；及形成互连结构。其中，形成互连结构包括：在第一源极/漏极接触中形成开口的垂直部分；通过将开口从第一部分沿着偏移角度延伸至与第二源极/漏极接触相关联的深度来形成开口的倾斜部分；及在开口中形成倾斜导电部分与垂直导电部分。在一些实施例中，其中在该开口中形成该倾斜导电部分与该垂直导电部分包括在该开口中沉积一第一导电材料，其中该第一导电材料不同于该第一源极/漏极接触的一第二导电材料。在一些实施例中，其中该第一导电材料为钌。在一些实施例中，其中形成该开口的该倾斜部分包括通过沿着该偏移角度从该第一部分延伸该开口来形成该开口的该倾斜部分，其中该偏移角度在约10度至约70度的范围内。在一些实施例中，其中形成该第一源极/漏极接触是形成一背面源极/漏极接触。在一些实施例中，其中形成该第二源极/漏极接触是在形成该第一源极/漏极接触之前形成一正面源极/漏极接触。在一些实施例中，其中形成该第一源极/漏极接触是形成一正面源极/漏极接触，上述的集成电路的形成方法还包括通过移除该基板来暴露该倾斜导电部分；及形成该第二源极/漏极接触是在该倾斜导电部分的一暴露部分上形成一背面源极/漏极接触。
在一些实施例中，一种集成电路的形成方法包括：在基板上形成第一晶体管与第二晶体管，其中第二晶体管在垂直方向上堆叠于第一晶体管上，其中第二晶体管沿着垂直于垂直方向的第一方向与第一晶体管偏移；形成第一源极/漏极接触，其中第一源极/漏极接触与第一晶体管及第二晶体管的第一源极/漏极区接触；形成第二源极/漏极接触，其中第二源极/漏极接触与第一晶体管及第二晶体管的第二源极/漏极区接触，其中第二源极/漏极区沿着垂直方向与第一方向与第一源极/漏极区偏移；及形成互连结构。其中，形成互连结构包括：在第一源极/漏极接触中形成开口；在开口中形成晶种层；及在晶种层上形成倾斜部分，其中通过定向沉积操作以从垂直方向朝向与第二源极/漏极接触相关联的位置的偏移角度来生长倾斜部分。在一些实施例中，上述的集成电路的形成方法还包括通过执行一退火操作来改变该倾斜部分的轮廓。在一些实施例中，其中形成该晶种层包括形成一金属层，其中该金属层的材料不同于该第一源极/漏极接触的材料。
以上概述了数个实施例的特征，因此熟悉此技艺者可以更了解本揭露的态样。熟悉此技艺者应了解到，其可轻易地把本揭露当作基础来设计或修改其他的工艺与结构，借此实现和在此所介绍的这些实施例相同的目标及/或达到相同的优点。熟悉此技艺者也应可明白，这些等效的建构并未脱离本揭露的精神与范围，并且他们可以在不脱离本揭露精神与范围的前提下做各种的改变、替换与变动。

Claims (10)

1.一种集成电路，其特征在于，包括：
一互补晶体管，包括：
一第一晶体管，具有一第一源极/漏极区；及
一第二晶体管，在一垂直方向上位于该第一晶体管上方，其中该第二晶体管具有一第二源极/漏极区，其中该第二晶体管在垂直于该垂直方向的一第一方向上与该第一晶体管偏移；
一第一源极/漏极接触，电性耦接至该第一源极/漏极区；
一第二源极/漏极接触，电性耦接至该第二源极/漏极区；及
一互连结构，电性耦接至该第一源极/漏极接触与该第二源极/漏极接触，其中该互连结构包括一倾斜部分，该倾斜部分从该垂直方向以一偏移角度从该第一源极/漏极接触延伸到该第二源极/漏极接触。
2.一种集成电路，其特征在于，包括：
一互补晶体管，包括：
一第一晶体管，具有一第一源极/漏极区；及
一第二晶体管，在一垂直方向上位于该第一晶体管上方，其中该第二晶体管具有一第二源极/漏极区，其中该第二晶体管在垂直于该垂直方向的一第一方向上与该第一晶体管偏移；
一第一源极/漏极接触，电性耦接至该第一源极/漏极区；
一第二源极/漏极接触，电性耦接至该第二源极/漏极区；及
一导电穿基板层，电性耦接至该第一源极/漏极接触与该第二源极/漏极接触，其中该导电穿基板层包括在该垂直方向上延伸穿过该第一源极/漏极接触的一垂直部分以及从该垂直方向以一偏移角度从该垂直部分延伸到该第二源极/漏极接触的一倾斜部分。
3.一种集成电路，其特征在于，包括：
一互补晶体管，包括：
一第一晶体管，具有一第一源极/漏极区；及
一第二晶体管，在一垂直方向上位于该第一晶体管上方，其中该第二晶体管具有一第二源极/漏极区，其中该第二晶体管在垂直于该垂直方向的一第一方向上与该第一晶体管偏移；
一第一源极/漏极接触，电性耦接至该第一源极/漏极区；
一第二源极/漏极接触，电性耦接至该第二源极/漏极区；及
一互连结构，电性耦接至该第一源极/漏极接触与该第二源极/漏极接触，其中该互连结构包括位于该第一源极/漏极接触中的一晶种层以及一倾斜部分，其中该倾斜部分从该垂直方向以一偏移角度从该晶种层延伸到该第二源极/漏极接触。
4.如权利要求1所述的集成电路，其特征在于，其中该互连结构还包括一垂直部分，该垂直部分延伸穿过该第一源极/漏极接触。
5.如权利要求1、2或3所述的集成电路，其特征在于，其中该偏移角度在10度至40度的范围内。
6.如权利要求1、2或3所述的集成电路，其特征在于，其中该偏移角度在40度至70度的范围内。
7.如权利要求1、2或3所述的集成电路，其特征在于，其中该偏移角度在20度至30度的范围内。
8.如权利要求1、2或3所述的集成电路，其特征在于，其中该第一源极/漏极接触为一背面源极/漏极接触，其中该第二源极/漏极接触为一正面源极/漏极接触。
9.如权利要求1、2或3所述的集成电路，其特征在于，其中该第一源极/漏极接触为一正面源极/漏极接触，其中该第二源极/漏极接触为一背面源极/漏极接触。
10.如权利要求1、2或3所述的集成电路，其特征在于，其中该倾斜部分为圆柱形。
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