CN221056929U - 双fpga间的通信系统 - Google Patents

Abstract

本实用新型涉及一种双FPGA间的通信系统，系统包括：第一FPGA模块，所述第一FPGA模块包括依次连接的第一锁相环、第一数据处理单元和第一通信接口单元；第二FPGA模块，所述第二FPGA模块包括第二锁相环、第二数据处理单元和第二通信接口单元，所述第二通信接口单元与所述第一通信接口单元连接，所述第二锁相环与所述第二通信接口单元连接，所述第二数据处理单元分别与所述第二通信接口单元和所述第二锁相环连接。本实用新型的双FPGA间的通信系统最少只需要四组差分管脚直连两个FPGA，无需额外硬件即可完成数据的发送和接收，实现了双FPGA间的全双工通信。

Description

双FPGA间的通信系统

技术领域

本实用新型涉及通信领域，具体地涉及一种双FPGA间的通信系统。

背景技术

在电力电子领域设计中，常常需要涉及多个芯片间的数据传输。在两个FPGA芯片之间常用的数据传输方法包括以下两种：串行通信是两个FPGA芯片之间传输数据的常用方式。它涉及通过单个数据线一次发送一位数据。串行通信方式通信速率慢，传输速率通常在100Mbps以下。并行通信设计通过多条数据线同时发送多位数据，它可以提供比串行通信更快的数据传输速率，但需要占用更多的IO接口且FPGA厂商通常不提供相关通信协议IP核或者需要付费使用，可移植性差。

实用新型内容

本实用新型所要解决的技术问题是提供一种双FPGA间的通信系统,解决串行通信传输速率慢、并行通信需要占用更多的IO接口的问题。

为解决上述技术问题，本实用新型提供了一种双FPGA间的通信系统，系统包括：第一FPGA模块，所述第一FPGA模块包括依次连接的第一锁相环、第一数据处理单元和第一通信接口单元；第二FPGA模块，所述第二FPGA模块包括第二锁相环、第二数据处理单元和第二通信接口单元，所述第二通信接口单元与所述第一通信接口单元连接，所述第二锁相环与所述第二通信接口单元连接，所述第二数据处理单元分别与所述第二通信接口单元和所述第二锁相环连接；其中，所述第一通信接口单元和所述第二通信接口单元分别包括TX_数据差分接口、TX_时钟差分接口、RX_数据差分接口、RX_时钟差分接口，所述第一通信接口单元的TX_数据差分接口与所述第二通信接口单元的RX_数据差分接口连接，所述第一通信接口单元的TX_时钟差分接口与所述第二通信接口单元的RX_时钟差分接口连接。

可选地，所述第一数据处理单元和第二数据处理单元均包括ODDR单元和IDDR单元。

可选地，所述第一锁相环用于接收第一时钟信号，对所述第一时钟信号进行频率变换获得第二时钟信号，所述第二时钟信号的频率为所述第一时钟信号的N倍，所述N为大于1的正整数；所述第一数据处理单元用于通过自身的ODDR单元在所述第二时钟信号的每个上升沿和下降沿分别发送一个bit数据。

可选地，所述第一数据处理单元还用于：对所述第一时钟信号进行相位变换获得第三时钟信号，所述第三时钟信号与所述第一时钟信号频率相同，但有90°相位差，在所述第三时钟信号的上升沿发送第一个bit数据；以及发送所述第三时钟信号。

可选地，所述第二锁相环用于接收所述第三时钟信号，对所述第三时钟信号进行频率变换获得第四时钟信号，所述第四时钟信号的频率为所述第三时钟信号的N倍，所述N为大于1的正整数；所述第二数据处理单元用于通过自身的IDDR单元在所述第四时钟信号的每个上升沿和下降沿分别获取一个bit数据。

可选地，所述第二数据处理单元还用于在所述第三时钟信号的上升沿获取第一个bit数据。

可选地，所述第一FPGA模块还包括与所述第一数据处理单元连接的第一缓存单元，所述第二FPGA模块还包括与所述第二数据处理单元连接的第二缓存单元。

可选地，系统还包括：时钟模块，所述时钟模块与所述第一锁相环连接，用于给所述第一锁相环提供所述第一时钟信号。

可选地，其特征在于，所述N等于4。

可选地，所述第一数据处理单元和第二数据处理单元基于LVDS通信协议传输数据。

本实用新型的有益效果是：

本实用新型的双FPGA间的通信系统通过第一锁相环、第一数据处理单元、第二锁相环和第二数据处理单元相互配合，最少只需要四组差分管脚直连两个FPGA，无需额外硬件即可完成数据的发送和接收，实现了双FPGA间的全双工通信；通过第一锁相环和第二锁相环对时钟信号进行频率变换，以及通过第一数据处理单元和第二数据处理单元在变换后的时钟信号的每个上升沿和下降沿分别更新一个bit数据，提高了通信传输速率，本实用新型的通信系统最大支持1Gbps的传输速率；本实用新型的双FPGA间的通信系统不依赖特定FPGA芯片和IP核实现，可移植性好。

附图说明

为让本实用新型的上述目的、特征和优点能更明显易懂，以下结合附图对本实用新型的具体实施方式作详细说明，其中：

图1是根据本实用新型一实施例的双FPGA间的通信系统的系统框图；

图2是第一通信接口单元与第二通信接口单元的连接示意图。

图3是本实用新型一实施例的第一FPGA模块发送信号示意图。

图4是图3中第一FPGA模块中各个信号的信号时序图。

图5是本实用新型一实施例的第二FPGA模块获取信号示意图。

图6是图5中第二FPGA模块中各个信号的信号时序图。

具体实施方式

为让本实用新型的上述目的、特征和优点能更明显易懂，以下结合附图对本实用新型的具体实施方式作详细说明。

在下面的描述中阐述了很多具体细节以便于充分理解本实用新型，但是本实用新型还可以采用其它不同于在此描述的其它方式来实施，因此本实用新型不受下面公开的具体实施例的限制。

图1是根据本实用新型一实施例的双FPGA间的通信系统的系统框图。如图1所示，双FPGA间的通信系统100包括第一FPGA模块1和第二FPGA模块2。第一FPGA模块11包括依次连接的第一锁相环11、第一数据处理单元12和第一通信接口单元13。第二FPGA模块2包括第二锁相环21、第二数据处理单元22和第二通信接口单元23。第二通信接口单元23与第一通信接口单元13连接，第二锁相环21与第二通信接口单元23连接，第二数据处理单元22分别与第二通信接口单元23和第二锁相环21连接。

图2是第一通信接口单元与第二通信接口单元的连接示意图。如图2所示。第一通信接口单元13和第二通信接口单元23分别包括TX_数据差分接口(TX_DATA_P和TX_DATA_N)、TX_时钟差分接口(TX_CLK_x1_P和TX_CLK_x1_N)、RX_数据差分接口(RX_DATA_P和RX_DATA_N)、RX_时钟差分接口(RX_CLK_x1_P和RX_CLK_x1_N)。

第一通信接口单元13的TX_数据差分接口(TX_DATA_P和TX_DATA_N)与第二通信接口单元23的RX_数据差分接口(RX_DATA_P和RX_DATA_N)连接，第一通信接口单元13的TX_时钟差分接口(TX_CLK_x1_P和TX_CLK_x1_N)与第二通信接口单元23的RX_时钟差分接口(RX_CLK_x1_P和RX_CLK_x1_N)连接。

第二通信接口单元23的TX_数据差分接口(TX_DATA_P和TX_DATA_N)与第一通信接口单元13的RX_数据差分接口(RX_DATA_P和RX_DATA_N)连接，第二通信接口单元23的TX_时钟差分接口(TX_CLK_x1_P和TX_CLK_x1_N)与第一通信接口单元13的RX_时钟差分接口(RX_CLK_x1_P和RX_CLK_x1_N)连接。可知，第一FPGA模块1只需要占用8个IO脚、第二FPGA模块2只需要占用8个IO脚即可实现第一FPGA模块1与第二FPGA模块2之间全双工的通信。

可选地，如图1所示，第一数据处理单元12包括ODDR单元121和IDDR单元122。第二数据处理单元22包括ODDR单元221和IDDR单元222。ODDR(Output Double Data Rate，双倍数据速率输出寄存器)单元可以将单沿数据信号转换为双沿(时钟的上升沿、下降沿)数据信号，通常使用在串转并数据设计中。IDDR(Input Double Date Rate，双倍数据速率输入寄存器)单元可以将双沿(时钟的上升沿、下降沿)数据信号转换为单沿数据信号，通常使用在串转并数据设计中。

可选地，第一FPGA模块1还包括与第一数据处理单元12连接的第一缓存单元，第二FPGA模块2还包括与第二数据处理单元22连接的第二缓存单元。第一缓存单元和第二缓存单元用于存储发送或接收的数据。

可选地，系统还包括时钟模块，时钟模块与第一锁相环11连接，时钟模块用于给第一锁相环11提供第一时钟信号。

图3是本实用新型一实施例的第一FPGA模块发送信号示意图。如图3所示，第一锁相环11用于接收第一时钟信号CLK，对第一时钟信号CLK进行频率变换获得第二时钟信号，第二时钟信号的频率为第一时钟信号的N倍，N为大于1的正整数。在本实施例中，N等于4，则第二时钟信号为CLKx4。可选地，第一锁相环11还用于输出相同频率时钟信号CLKx1，其中CLK、CLKx1和CLKx4之间没有相位差。其中第一时钟信号CLK可以来自通信系统外部的时钟单元，当通信系统100还包括时钟单元时，第一时钟信号CLK也可以来自通信系统内部的时钟单元。其中输入数据LVDS_IN[7:0]是第一FPGA模块需要发送给第二FPGA模块的数据。输入数据LVDS_IN[7:0]可以来自系统外部的存储单元，当第一FPGA模块1还包括缓存单元时，输入数据LVDS_IN[7:0]也可以来自第一FPGA模块1的缓存单元。

第一数据处理单元12用于通过自身的ODDR单元121在第二时钟信号CLKx4的每个上升沿和下降沿分别发送一个bit数据。

可选地，第一数据处理单元12还用于对第一时钟信号CLK进行相位变换获得第三时钟信号TX_CLK_x1。第三时钟信号TX_CLK_x1与第一时钟信号CLK频率相同，但有90°相位差。

图4是图3中第一FPGA模块中各个信号的信号时序图。如图4所示，第二时钟信号CLKx4的频率是第一时钟信号CLK的四倍。第三时钟信号TX_CLK_x1与第一时钟信号CLK频率相同，但有90°相位差。第一数据处理单元12在第三时钟信号TX_CLK_x1的上升沿发送第一个bit数据(bit0)，然后在第二时钟信号CLKx4的每个上升沿和下降沿分别发送一个bit数据，实现1个CLKx1时间内发送8个bit数据(bit0～bit7)。

如图3所示，第一数据处理单元12输出数据输出信号TX_DATA和第三时钟信号TX_CLK_x1至第一通信接口单元13。具体地，数据输出信号TX_DATA输出至第一通信接口单元13的TX_数据差分接口，第三时钟信号TX_CLK_x1输出至第一通信接口单元13的TX_时钟差分接口。

图5是本实用新型一实施例的第二FPGA模块获取信号示意图。如图5所示，第二锁相环21从第二通信接口单元23的RX_时钟差分接口获取时钟信号RX_CLK_x1，其中时钟信号RX_CLK_x1和第三时钟信号TX_CLK_x1是同一个信号，只是在第一FPGA模块和第二FPGA模块中命名不同，后文将时钟信号RX_CLK_x1也称为第三时钟信号。第二锁相环21用于对第三时钟信号RX_CLK_x1进行频率变换获得第四时钟信号，第四时钟信号的频率为第三时钟信号的N倍，N为大于1的正整数。在本实施例中N等于4，则第四时钟信号为R_CLKx4。可选地，第二锁相环21还用于输出相同频率时钟信号R_CLKx1，其中RX_CLK_x1、R_CLKx1和R_CLKx4之间没有相位差。第二数据处理单元22用于从第二通信接口单元23的RX_数据差分接口获取数据输入信号RX_DATA，其中数据输入信号RX_DATA和图3中的数据输出信号TX_DATA是同一个信号。第二数据处理单元22通过自身的IDDR单元222在第四时钟信号R_CLKx4的每个上升沿和下降沿分别获取一个bit数据。

图6是图5中第二FPGA模块中各个信号的信号时序图。如图6所示，第四时钟信号R_CLKx4的频率是第三时钟信号R_CLK_x1的四倍。第二数据处理单元22在第三时钟信号RX_CLK_x1的上升沿发送第一个bit数据(bit0)，然后在第四时钟信号R_CLKx4的每个上升沿和下降沿分别发送一个bit数据，实现1个RX_CLKx1时间内发送8个bit数据(bit0～bit7)。

可选地，第一数据处理单元和第二数据处理单元基于LVDS(Low VoltageDifferential Signaling，低电压差分信号)通信协议传输数据。LVDS技术的核心是采用极低的电压摆幅高速差动传输数据，可以实现点对点或一点对多点的连接。

本实用新型的双FPGA间的通信系统通过第一锁相环、第一数据处理单元、第二锁相环和第二数据处理单元相互配合，最少只需要四组差分管脚直连两个FPGA，无需额外硬件即可完成数据的发送和接收，实现了双FPGA间的全双工通信；通过第一锁相环和第二锁相环对时钟信号进行频率变换，以及通过第一数据处理单元和第二数据处理单元在变换后的时钟信号的每个上升沿和下降沿分别更新一个bit数据，提高了通信传输速率，本实用新型的通信方法最大支持1Gbps的传输速率；本实用新型的双FPGA间的通信系统不依赖特定FPGA芯片和IP核实现，可移植性好。

如本申请和权利要求书中所示，除非上下文明确提示例外情形，“一”、“一个”、“一种”和/或“该”等词并非特指单数，也可包括复数。一般说来，术语“包括”与“包含”仅提示包括已明确标识的步骤和元素，而这些步骤和元素不构成一个排它性的罗列，方法或者设备也可能包含其他的步骤或元素。

此外，需要说明的是，使用“第一”、“第二”等词语来限定零部件，仅仅是为了便于对相应零部件进行区别，如没有另行声明，上述词语并没有特殊含义，因此不能理解为对本申请保护范围的限制。此外，尽管本申请中所使用的术语是从公知公用的术语中选择的，但是本申请说明书中所提及的一些术语可能是申请人按他或她的判断来选择的，其详细含义在本文的描述的相关部分中说明。此外，要求不仅仅通过所使用的实际术语，而是还要通过每个术语所蕴含的意义来理解本申请。

以下，基于附图对本实用新型的实施例加以说明。但是，以下所示的实施例是用于将本实用新型的技术思想具体化的发光元件及其制造方法的例示，本实用新型的发光装置及其制造方法并不特定为以下的内容。进而，本说明书是为了容易理解权利要求的范围，将对应于实施例所示的构件的编号赋予“权利要求书”及“实用新型内容”栏中所示的构件。但是，绝非将权利要求中所示的构件特定为实施例的构件。特别是记载于实施例的构成构件的尺寸、材质、形状、及其相对的配置等，如无特定的记载，则其意图并不是将本实用新型的范围只限定于此，只不过为说明例。

然而，各附图所示的构件的尺寸或位置关系等有时为了明确说明而有夸张。进而，在以下的说明中，对于相同的名称、符号，表示相同或同质的构件，适宜省略其详细说明。进而，构成本实用新型的各要素可以是以相同的构件构成多个要素从而以一个构件兼用多个要素的形态，相反地也可以是由多个构件分担一个构件的功能来实现。另外，在一部分实施例、实施方式中说明的内容也可利用于其它的实施例、实施方式等。另外，在本说明书中，“上”并不限于与上表面接触而形成的情况，也包含分隔地形成于上方的情况，还以也包含层与层之间存在有介在层的含义而使用。

尽管上述披露中通过各种示例讨论了一些目前认为有用的实用新型实施例，但应当理解的是，该类细节仅起到说明的目的，附加的权利要求并不仅限于披露的实施例，相反，权利要求旨在覆盖所有符合本实用新型实施例实质和范围的修正和等价组合。例如，虽然以上所描述的系统组件可以通过硬件设备实现，但是也可以只通过软件的解决方案得以实现，如在现有的服务器或移动设备上安装所描述的系统。

同理，应当注意的是，为了简化本实用新型披露的表述，从而帮助对一个或多个实用新型实施例的理解，前文对本实用新型实施例的描述中，有时会将多种特征归并至一个实施例、附图或对其的描述中。但是，这种披露方法并不意味着本实用新型对象所需要的特征比权利要求中提及的特征多。实际上，实施例的特征要少于上述披露的单个实施例的全部特征。

虽然本实用新型已参照当前的具体实施例来描述，但是本技术领域中的普通技术人员应当认识到，以上的实施例仅是用来说明本实用新型，在没有脱离本实用新型精神的情况下还可作出各种等效的变化或替换，因此，只要在本实用新型的实质精神范围内对上述实施例的变化、变型都将落在本申请的权利要求书的范围内。

Claims (10)

1.一种双FPGA间的通信系统，其特征在于，包括：

第一FPGA模块，所述第一FPGA模块包括依次连接的第一锁相环、第一数据处理单元和第一通信接口单元；

第二FPGA模块，所述第二FPGA模块包括第二锁相环、第二数据处理单元和第二通信接口单元，所述第二通信接口单元与所述第一通信接口单元连接，所述第二锁相环与所述第二通信接口单元连接，所述第二数据处理单元分别与所述第二通信接口单元和所述第二锁相环连接；

其中，所述第一通信接口单元和所述第二通信接口单元分别包括TX_数据差分接口、TX_时钟差分接口、RX_数据差分接口、RX_时钟差分接口，所述第一通信接口单元的TX_数据差分接口与所述第二通信接口单元的RX_数据差分接口连接，所述第一通信接口单元的TX_时钟差分接口与所述第二通信接口单元的RX_时钟差分接口连接。

2.如权利要求1所述的通信系统，其特征在于，所述第一数据处理单元和第二数据处理单元均包括ODDR单元和IDDR单元。

3.如权利要求2所述的通信系统，其特征在于，所述第一锁相环用于接收第一时钟信号，对所述第一时钟信号进行频率变换获得第二时钟信号，所述第二时钟信号的频率为所述第一时钟信号的N倍，所述N为大于1的正整数；

所述第一数据处理单元用于通过自身的ODDR单元在所述第二时钟信号的每个上升沿和下降沿分别发送一个bit数据。

4.如权利要求3所述的通信系统，其特征在于，所述第一数据处理单元还用于：对所述第一时钟信号进行相位变换获得第三时钟信号，所述第三时钟信号与所述第一时钟信号频率相同，但有90°相位差，在所述第三时钟信号的上升沿发送第一个bit数据；以及发送所述第三时钟信号。

5.如权利要求4所述的通信系统，其特征在于，所述第二锁相环用于接收所述第三时钟信号，对所述第三时钟信号进行频率变换获得第四时钟信号，所述第四时钟信号的频率为所述第三时钟信号的N倍，所述N为大于1的正整数；

所述第二数据处理单元用于通过自身的IDDR单元在所述第四时钟信号的每个上升沿和下降沿分别获取一个bit数据。

6.如权利要求4所述的通信系统，其特征在于，所述第二数据处理单元还用于在所述第三时钟信号的上升沿获取第一个bit数据。

7.如权利要求1所述的通信系统，其特征在于，所述第一FPGA模块还包括与所述第一数据处理单元连接的第一缓存单元，所述第二FPGA模块还包括与所述第二数据处理单元连接的第二缓存单元。

8.如权利要求3所述的通信系统，其特征在于，还包括：时钟模块，所述时钟模块与所述第一锁相环连接，用于给所述第一锁相环提供所述第一时钟信号。

9.如权利要求3所述的通信系统，其特征在于，所述N等于4。

10.如权利要求1～8任一项所述的通信系统，其特征在于，所述第一数据处理单元和第二数据处理单元基于LVDS通信协议传输数据。