CN220357459U - 用于管道检测的数据采集系统和控制装置 - Google Patents

Abstract

本实用新型提供了一种用于管道检测的数据采集系统、方法和控制装置，系统包括：数字通道采集板卡、模拟通道采集板卡和控制装置，其中，控制装置通过数字通道采集板卡接收采集到的与管道变化相关的数字信号数据，通过模拟通道采集板卡接收采集到的与管道变化相关的模拟信号数据，并接收采集到的里程数据，以及所述控制装置对采集到的数字信号数据、模拟信号数据和里程数据进行存储和处理。根据本实用新型的方案，能够实现同类数据的绝对同步采集和不同类型数据的相对同步采集，并解决了电磁干扰等异常情况下的同步稳定性，使数据分析更加准确。

Description

用于管道检测的数据采集系统和控制装置

技术领域

本实用新型涉及多通道高速数据采集领域，更具体地涉及一种用于管道检测的数据采集系统及控制装置。

背景技术

管道无损检测技术是用于石油、天然气工业中长距离油气等输送管道腐蚀、磨损、打孔、裂纹等安全隐患检测的技术。目前主要的检测装置是漏磁检测设备，设备主要包括，检测传感器探头、支臂、分线盒、抗压仓、电子包系统、安全电池、动力皮碗、支撑皮碗、防撞轮等。其中传感器探头和电子采集系统是超高清采集装置的核心，目前市面上的采集系统还是以单片机、单片机和FPGA组合、DSP和FPGA组合为主，这种采集架构没有操作系统，开发效率低，数据处理运行效率不高，难以达到超高清多通道高速数据采集存储的要求，拼接系统比较复杂，稳定性差，容易出现数据丢失、数据采集不全、数据不同步等问题。

因此，现有技术需要一种能够对管道内数据进行高速多通道采集的方案。

上述在背景部分公开的信息仅用于对本实用新型的背景做进一步的理解，因此它可以包含对于本领域普通技术人员已知的不构成现有技术的信息。

实用新型内容

本实用新型提供了一种用于管道检测的数据采集系统、方法及控制装置。本实用新型的方案能够解决“现有的采集架构没有操作系统，开发效率低，数据处理运行效率不高，难以达到超高清多通道高速数据采集存储的要求，拼接系统比较复杂，稳定性差，容易出现数据丢失、数据采集不全、数据不同步等”的技术问题。

本实用新型的第一方面提供了数字通道采集板卡、模拟通道采集板卡和控制装置，其中，控制装置通过数字通道采集板卡接收采集到的与管道变化相关的数字信号数据，通过模拟通道采集板卡接收采集到的与管道变化相关的模拟信号数据，并接收采集到的里程数据，以及所述控制装置对采集到的数字信号数据、模拟信号数据和里程数据进行存储和处理。

本实用新型的第二方面提供了一种用于管道检测的数据采集的控制装置，其特征在于，其中所述控制装置包括主FPGA单元和处理器集成的SoC处理单元，以及其中所述主FPGA单元用于对来自数字传感器感测的数字信号数据、来自模拟传感器感测的模拟信号数据和来自里程传感器感测的里程数据进行同步采集，并将采集到的数据存储在存储器中，所述处理器通过总线与主FPGA单元进行通信，并读取存储器中的数据进行处理，并且其中，所述主FPGA单元对所述传感器的数据进行实时采集，所述处理器的系统为多任务的Linux操作系统，所述主FPGA单元实时将传感器数据写入存储器的缓存中，所述处理器不定期地一次性处理FPGA采集到的实时数据。

本实用新型提供了超大规模多通道数据同步采集架构，实现了同类数据的绝对同步采集，以及不同类型数据的相对同步采集，并解决了电磁干扰等异常情况下的同步稳定性。数据同步保证了数据对齐，使数据定量分析更加准确；尤其是现在大量的人工智能算法，绝对同步保证了数据的一致性，使训练模型和数据更加匹配，提高了训练效率和数据识别准确性。

附图说明

为了更清楚地说明本实用新型的技术方案，下面将对实施例描述中所需要使用的附图进行简单介绍，显而易见地，下面描述中的附图仅仅是本实用新型的一些实施例，对于本领域普通技术人员而言，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1是根据本实用新型的示例性实施例的用于管道检测的数据采集系统原理图。

图2是根据本实用新型示例性实施例的用于管道检测的数据采集系统的实现框图。

图3是根据本实用新型示例性的实施例的数字通道采集板卡的实现框图。

图4示出了根据本实用新型示例性实施例的一个数字采集子节点的实现框图。

图5是根据本实用新型示例性的实施例的模拟通道采集板卡的实现框图。

图6示出了根据本实用新型示例性实施例的一个模拟采集子节点的实现框图。

图7是根据本实用新型的一个示例性的实施例的里程优选逻辑的实现框图。

图8示出了根据本实用新型实施例的同步对齐单元中的同步逻辑的实现流程图。

图9示出了根据本实用新型的一个或多个实施例的用于管道检测的数据采集的控制装置的示意图。

图10示出了根据本实用新型的示例性实施例的一种用于管道检测的数据采集方法流程图。

具体实施例

如在本文中所使用的，词语“第一”、“第二”等可以用于描述本实用新型的示例性实施例中的元件。这些词语只用于区分一个元件与另一元件，并且对应元件的固有特征或顺序等不受该词语的限制。除非另有定义，本文中使用的所有术语(包括技术或科学术语)具有与本实用新型所属技术领域的普通技术人员通常理解的含意相同的含意。如在常用词典中定义的那些术语被解释为具有与相关技术领域中的上下文含意相同的含意，而不被解释为具有理想或过于正式的含意，除非在本实用新型中被明确定义为具有这样的含意。

本领域的技术人员将理解的是，本文中描述的且在附图中说明的本实用新型的装置和方法是非限制性的示例性实施例，并且本实用新型的范围仅由权利要求书限定。结合一个示例性实施例所说明或描述的特征可与其他实施例的特征组合。这种修改和变化包括在本实用新型的范围内。

下文中，将参考附图详细描述本实用新型的示例性实施例。在附图中，省略相关已知功能或配置的详细描述，以避免不必要地遮蔽本实用新型的技术要点。另外，通篇描述中，相同的附图标记始终指代相同的电路、模块或单元，并且为了简洁，省略对相同电路、模块或单元的重复描述。

此外，应当理解一个或多个以下方法或其方面可以通过至少一个控制单元或控制器执行。术语“控制单元”，“控制器”,“控制模块”或者“主控装置”可以指代包括存储器和处理器的硬件设备。存储器或者计算机可读存储介质配置成存储程序指令，而处理器具体配置成执行程序指令以执行将在以下进一步描述的一个或更多进程。而且，应当理解，正如本领域普通技术人员将意识到的，以下方法可以通过包括处理器并结合一个或多个其他部件来执行。

管道内数据通常需要多个采集通道来进行采集，由于采集通道多，同步采集达到了4000通道以上，市面上的单片机系统一般采集几十个通道，根本无法实现实时的采集。另外，大量的采集通道涉及了多个子模块协同工作，有的甚至一个检测设备有多个完整的采集系统，独立采集后再通过软件进行数据合成，检测设备由于晶振频率都有误差，这样在校短时间内数据还能保证基本的同步，但超过24小时以上的误差累计后，之后采集的数据完全不能同步，即使通过逻辑处理避免产生较大的同步误差，但小的数据偏差也会影响对数据的判断，例如环焊缝特征是有特定的数据表现规律的，一旦出现偏差，人眼将无法识别特征，人工智能算法也会判断错误，这会给管道的检测带来很大的不确定性。

本实用新型提供了一种多通道的同步高速采集存储系统和一种数据采集同步方法。本系统包含主控装置与采集扩展子节点通过自定义SPI总线连接，采集子节点与传感器连接，里程传感器与主控单元连接，主控单元通过千兆网口可与上位机进行连接。本实用新型的系统支持定时采样和里程采集两种模式。本系统可以集成多通道的同类型数据采集，并可以接入多种不同类型的数据；通过同源时钟和同步信号，实现了同类型数据的绝对同步采集，和不同类型数据的相对同步采集，相对同步误差精确到一个采样周期以内。

图1是根据本实用新型的示例性实施例的用于管道检测的数据采集系统原理图。

如果图1所示，该系统包括数字传感器组，模拟传感器组，里程传感器组，数字通道采集板卡，模拟通道采集板卡以及控制装置，控制装置包括有存储器，控制装置通过千兆网口连接到上位机。其中模拟传感器组用于获取感测管道变化的模拟信号数据，数字传感器组用于获取感测管道变化的数字信号数据，里程传感器组用于获取感测里程变化的里程信号数据。数字传感器和模拟传感器采集的数据分别通过数字通道采集板卡和模拟通道采集板卡发送到控制装置，里程传感器采集的里程数据发送到控制装置。控制装置对采集到的数字信号数据、模拟信号数据和里程数据进行存储和处理。

图2是根据本实用新型示例性实施例的用于管道检测的数据采集系统的实现框图。

如图2所示，数据采集系统中，控制装置为主控单元，主控单元采用FPGA+Cortex集成SOC的硬件系统架构；在实现时，片上FPGA通过verilog编程负责外部数据的同步采集，可通过设计的SPI总线，与外部FPGA分线盒进行链路扩展，并通过片内总线将采集的数据存入DDR进行缓存；片上Cortex内核加载Linux系统，外挂DDR内存、存储器、RTC、千兆网卡，通过驱动程序读取FPGA缓存在DDR内的数据，并进行处理和存储，最终通过千兆以太网进行实时数据查看和数据导出。其中主控单元中包括主控板、接口板、电源板、辅助采集单元、存储器、同源时钟。

根据本实用新型的一个或多个实施例，本实用新型控制装置的SOC芯片为ZYNQ系列芯片，同时具备FPGA阵列和A9内核的CPU；同步采集主要是靠FPGA单元实现(包主FPGA单元和子FPGA单元，子FPGA单元位于图2中的FPGA分线盒中)，其中FPGA单元负责数据采集，采集到的数据实时存入DDR中进行缓存，CPU再从DDR中读取数据进行处理，其中，FPGA的特点是处理效率高，但不能完成复杂的逻辑；CPU的特点是完成复杂操作，但是实时性不够，因此本实用新型将两者结合来实现整个系统的高速数据采集和存储。在图2中，主FPGA单元将采集的数据通过总线，定时并实时直接写入DDR；CPU再从DDR内读取数据，进行存储。

根据本实用新型的一个或多个实施例，主控装置中包括DDR存储器，因为FPGA采集的数据量特别的大，又是实时系统，因此采集到数据后只能往DDR里存；在处理器中的系统为Linux操作系统，是多任务的，数据处理量大，但不是实时系统，因此，FPGA采集数据后，直接发送给Linux系统，大概率是Linux无法响应，因此本实用新型通过为DDR设计一个超大缓存，FPGA实时地往DDR中写数据，处理器中的Linux系统不定期一次性处理多个点的数据。

图3是根据本实用新型的示例性实施例的数字通道采集板卡的实现框图。

如图3所示，数字通道采集板卡包括多个数字采集子节点，每个数字采集子节点包括：数字连接器阵列、数字总线接口、数字子FPGA单元所述数字传感器采集到的数字信号数据通过连接器阵列和数字总线接口送入到数字子FPGA单元，数字子FPGA单元用于对对应的数字采集子节点中的数字信号数据进行实时采集。

如图3所示，主控单元中的里程模块(或里程处理单元)主要是为了实现里程采样；定时采样可以是1ms一个数据点；里程采样可以1mm的距离一个数据点；晶振就是产生一个时钟频率的晶振；PLL是锁相环，可以把晶振产生的时钟进行倍频或分频；辅助采集模块是为实现漏磁检测；线缆是物理线缆，AXI是主FPGA和处理器Cortex之间的Soc连接总线。

图4示出了根据本实用新型示例性实施例的一个数字采集子节点的实现框图。

如图4所示，数字子FPGA单元用如图4中的数字采集子节点来实现，数字传感器感测36通道漏磁信号通过线缆经过连接器阵列和数字总线接口送入数字子FPGA单元，数字子FPGA单元通过同源时钟、同步信号和SPI总线经过单端、差分信号转换后，由连接器送入图3所示的主控单元。

图5示出了根据本实用新型示例性实施例的模拟通道采集板卡的实现框图。

如图5所示，模拟通道采集板卡包括多个模拟采集子节点，其中每个模拟采集子节点包括：模拟连接器阵列、运算放大器、ADC转换器、模拟子FPGA单元，以及其中，模拟传感器采集到的模拟信号数据通过模拟连接器阵列和运算放大器，通过ADC转换器进行模数转换后送入到模拟子FPGA单元，所述模拟子FPGA单元用于对对应的模拟采集子节点中的模拟信号数据进行实时采集。

图6示出了根据本实用新型示例性实施例的一个模拟采集子节点的实现框图。

如图6所示，模拟子FPGA单元用如图6中的模拟采集子节点来实现，64个模拟传感器感测的模拟数据经过线缆、连接器阵列、运算放大器、ADC转换器送入模拟子FPGA单元，模拟子FPGA单元通过同源时钟、同步信号和SPI总线经过单端、差分信号转换后，由连接器送入图3所示的主控单元。

根据本实用新型的一个或多个实施例，本实用新型的数据采集系统的传感器有数字接口输出和模拟接口输出两种，数字传感器设计时增加一个单片机与传感器芯片直接连接，单片机再通过差分总线与子节点的数字子FPGA单元进行连接；模拟输出的传感器与子节点的ADC转换器进行连接，ADC转换器与模拟子节点的子FPGA单元直接连接；最终通过模拟或数字子FPGA单元将数据传输到主控单元。

根据本实用新型的一个或多个实施例，数据采集系统的主FPGA单元和子FPGA单元间的通讯协议以SPI为主，也可用UART、IIC、并口等协议，SPI是总线数量与通讯稳定的优选通信协议，单向通信3根线，双向通信4根线；传输距离较长时，信号线可用转换芯片转为差分信号线，抗干扰能力更强；SPI的通信速率在1Mhz～50Mhz之间，根据子节点的数据量，优选低频速率进行通讯；单信号线最大数据通信速率为6.25MBytes；因为本系统为FPGA间的通信，因此本实用新型的一组SPI可以同时有两根或多根数据传输线进行数据传输，只需要一根信号线和片选线，实现通信速率的倍频。具体的，传统的SPI一般分为4线，分别是CS、SCK、MOSIMISO，通信模式为串行通信，两组SPI就需要8线，本实用新型中自定义的SPI总线共用数据线5线CS、SCK、MOSI、MISO1、MISO2，即可以实现传统SPI总线中8线的通讯速率，极大地减少了连接的数据线。

根据本实用新型的一个或多个实施例，本实用新型的数据采集系统最多可支持18432通道数据同步采集，主FPGA单元通过SPI总线最多可扩展32个FPGA子节点；每个子节点可连接16通道的数字信号，或64通道模拟信号，每个数字探头可采集36通道的数据；单个三轴漏磁径向采样间距小于2mm，以国内最大1422mm口径每2mm一个三轴采样点为例，公式(采集通道数量＝管道直径X3.14*三轴3通道/采样间距)1422(mm)*3.14*3/2(mm)＝6698通道；本实用新型的数据系统远高于这个指标，可支持更大口径，或者更高精度的数据采集；子节点通道数量可根据实际尺寸空间进行缩减。模拟采集通道可以采集涡流(IDOD)信号(几何角度霍尔传感器信号)。

根据本实用新型的一个或多个实施例，本实用新型的数据采集系统支持20Khz同步采样，选用高速20Khz速率以上的ADC芯片和高速霍尔传感器；数据采集系统支持定时采样存储模式和里程采样模式，里程采样模式支持小于1mm一个数据点的采集存储。例如：通常油路管道内流体流速在0.5m/s～5m/s之间，最高流速到10m/s，本系统20Khz采样在10m/s的流速下可每隔0.5mm进行一次采样；考虑到现实精度与数据量的优化，优选每1mm存储一个数据点；实际应用5k采样率满足大多数管道检测的精度要求。

根据本实用新型的一个或多个实施例，本实用新型的数据系统采样通道和采样速率可以根据实际需求灵活配置，其中FPGA子节点(或子FPGA单元)，可最少需要连接一个，传感器信号最少接入1路；数据存储通道格式，可以通过千兆网口通讯下发指令进行配置；采样速率通过调节主FPGA单元时钟速率进行调频，例如：可以调整范围100Hz～20Khz，通过以太网下发指令进行配置。

根据本实用新型的一个或多个实施例，本实用新型的数据采集系统支持文件系统存储，可挂载8块8TB的固态硬盘，最大支持64TB的存储容量，也可挂载8个1TB的TF卡进行存储；漏磁数据按18432通道、16bit(2Bytes)、每1mm存储一个点进行存储，每公里需要容量为(每公里容量＝通道数量X每通道数据量x1公里/1mm)＝18432*2Bytes*1000000/1＝36864000000Bytes＝36.864GB；64TB可存储公里数为64TB/36.864GB每公里＝1736公里；文件系统优选EXT文件存储格式。

根据本实用新型的一个或多个实施例，数据采集系统通过千兆以太网与上位机连接，Linux系统通过TCP/IP协议、FTP协议与上位机进行通讯，数据传输速率可达1000Mbps。

根据本实用新型的一个或多个实施例，在图3的控制装置或主控单元中包含里程处理单元，里程处理单元支持里程采样模式，同时支持里程优选逻辑(即包括多个里程轮)，本实用新型的控制装置可以设置两个或两个以上里程轮时，以旋转最快的里程轮作为里程采样参考。里程优选逻辑为上电标记一个主里程轮，并清零状态，主里程轮触发后直接采集并清零状态(即计数达到阈值就要执行一次采集数据动作，例如前进1mm距离触发一次，就是1mm采集一次数据；清零状态就是重新计数)，如果在主里程轮两次触发间隔内，从里程轮触发了2次，切换当前从里程轮为主里程轮，采集并清零状态。里程传感器可以用编码器、磁霍尔角度传感器、接近开关实现。里程优选逻辑可以用包含在主控单元或控制装置中的硬件电路实现或在处理器中的软件程序来实现。

图7是根据本实用新型的一个示例性的实施例的里程优选逻辑的实现框图。

如图7所示，在S11：设置两个或两个以上的里程轮，以旋转最快的里程轮作为里程采样参考，并将其标记为主里程轮，在每个里程轮中设置响应次数计数器；

S12：各里程轮独立工作，当检测到里程前进达到一个里程采样间隔时，里程轮响应时计数器中将响应次数加1；

S13：在该采样间隔内判断主里程轮的计数器中的响应次数是否大于或等于1；

S14：如果主里程轮的计数器中的响应次数大于或等于1，则进行一次所有数据的采集；

S15：如果在该采样间隔内判断主里程轮的响应计数器中的响应次数小于1，则依次确定其他里程轮的响应计数器的响应次数是否有大于或等于2的通道；

S16：如果其他里程轮的响应计数器的响应次数有大于或等于2的通道，则将响应次数大于或等于2的里程轮标记为主里程轮，并进行一次所有数据的采集；

S17：在完成一次数据的采集后，将所有里程轮的计数器全部清零，进行下一里程间隔的数据采集。

根据本实用新型的一个或多个实施例，其中，数据采集系统存储的数据可与其他检测器数据进行同步融合，例如本实用新型的数据采集系统搭载了用于GPS定位的2ppm误差带温度补偿的RTC时钟芯片(例如RX8025)，在设备运行前，先进行一次GPS时钟对时；数据采集存储时每个数据点记录绝对时间，因此与其他搭载了同样精准时间的数据可以通过RTC绝对时钟进行数据对齐；本实用新型采集的数据中记录了绝对里程信息，同样可以根据里程进行对齐或者数据拼接(即短里程数据拼接出长里程数据)。

根据本实用新型的一个或多个实施例，里程处理模块实现里程对齐功能。例如：一根管道200公里，从同一个入口开始，相对距离是固定的，如果采样数据包含这个距离信息，就可以用距离对齐，管道检测器中实际最终的数据时按里程展示的，定时采样只是实现过程。里程处理模块实现里程拼接功能。例如里程检测器的内部电池只能运行检测100公里，但一根管道长度是200公里，那么就可以先用1号检测器检测0-100的管道，再用2号管道，前100公里休眠，只检测里程距离，到达100公里后开启全部功能检测，这样两次检测实现了200公里的管道检测。

根据本实用新型的一个或多个实施例，数据采集系统采集的数据包括：漏磁数据、磁扰动涡流数据、几何角度数据、姿态加速度陀螺仪数据、压力、电量和温度数据中的一种或多种。

根据本实用新型的一个或多个实施例，主FPGA单元通过多组SPI总线与模拟通道采集板卡和数字通道采集板卡中的数字子FPGA单元和模拟子FPGA进行通信，并且所述主FPGA单元向所述数字子FPGA单元和模拟子FPGA单元发送同源时钟信号和同步信号。在控制装置或主控单元中包括了RTC时钟芯片，在数据采集系统运行前，进行一次GPS时钟对时，在所述控制装置对传感数据进行采集存储时，记录每个数据点的绝对时间，通过GPS时钟进行所有传感器的传感数据的数据对齐。里程传感数据包括绝对里程信息，根据所述绝对里程信息将所述模拟传感数据和所述数字传感数据进行如上所述的里程对齐或里程数据拼接。

根据本实用新型的一个或多个实施例，本实用新型的数据采集系统是一个多传感器的同步采集系统，传感器有多个子节点，并且有多种不同类型、不同采样率的数据输入，为了实现数据的同步采集存储，本实用新型的数据系统专门设计了一套同步机制，可以实现同类型数据的绝对同步采集，和不同类型数据的相对同步采集，使得不同的传感数据同步误差在一个采样周期以内。

根据本实用新型的一个或多个实施例，在实现相同传感器的绝对同步采集时，首先，本实用新型的数据采集系统整套系统共用一套时钟源，保证时钟频率和相位一致，主控单元输入晶振频率后通过PLL倍频调节，得到想要的时钟，并分配给32个子FPGA单元，通过GPIO(通用输入输出管脚)进行时钟的同步输出，系统的每个子节点的子FPGA单元以控制装置(或主控单元)输出的时钟为时钟源，因此整个系统的时钟频率和相位是绝对同步的。在系统运行时，由于子FPGA单元通过线缆与主FPGA单元进行连接，在数据采集运行过程中，线缆受到干扰时钟源有可能出现丢频的现象，为解决该问题，本实用新型在每个FPGA子节点(子FPGA单元)与主节点(主FPGA单元)中增加了低频同步信号，主节点通过同源时钟分频，每N个采样周期下发一个低频同步信号；当子节点收到同步信号后，会完成本次采样周期，在子FPGA单元完成采样后，下一个采样周期进行对齐同步，保证后续的采样点与同步信号绝对同步。

图8示出了根据本实用新型实施例的同步对齐单元中的同步逻辑的实现流程图。

在控制装置(或主控单元)中包括了同步对齐单元，其保证采样点与同步信号绝对同步，绝对同步包括采样率和采样相位的绝对同步。数据发送的时序逻辑为：在同步开始时，子FPGA单元中的同步信号置0，如果同步信号到达上升沿，将同步信号置1，并在同步信号的上升沿完成数据的发送并将同步信号置0，如果同步信号没有到达上升沿，则持续进行检测同步信号是否到达上升沿。如图8所示，同步对齐中的同步逻辑包括：

S21：在每个模拟子FPGA单元或数字子FPGA单元中设置第一计数器和第二计数器，并将所述第一计数器和第二计数器清零；

S22：在接收到控制装置发送来的同步时钟信号后，将第一计数器加1；

S23:判断所述同步信号是否为1；

S24：如果同步信号为1，将所述第二计数器加1，然后判断第一计数器中的值是否大于预设的常数；

S25：如果同步信号不为1，则判断第一计数器中的值是否大于预设的常数；

S26：如果第一计数器中的值大于或等于预设的常数，则该子FPGA单元采集数据并发送，

S27：如果第一计数器中的值小于预设的常数，则返回步骤S22；

S28：在步骤S25后，继续判断同步时钟信号是否为1，

S29：如果同步时钟信号不为1，则返回步骤S21；

S30:如果同步信号为1，则将计数器A的值设置为计数器B的值，

S31：将计数器B的值清零，然后返回步骤S22。

在同步机制中，因为主FPGA单元和子FPGA单元是同源时钟，同步信号会在计数器A为预设常数时发送，因此计数器B在正常情况下一直为0，当计数器A丢频时，同步信号会在计数器A小于预设常数时到达，因此下一个周期计数器A会根据计数器B缩短计数周期，进而与同步时钟对齐。

根据本实用新型的一个或多个实施例，在控制装置中还包括误差控制逻辑，控制装置通过误差控制逻辑将不同传感器类型采集数据的同步误差保持在一个采样间隔内，误差控制逻辑包括：设置模拟子FPGA单元和数字子FPGA单元的最小采样间隔，所述每个子FPGA单元在每个最小采样间隔中采集一次数据，当在最小采样间隔内传感器中有数据更新时，将新的数据发送给控制装置，当在最小采样间隔内传感器中没有数据更新时，将上一个采样间隔的采样数据重复发送给控制装置。例如，为了实现不同传感器的同步采集，本实用新型的数据采集系统每个子节点每0.05ms采集一次数据，当传感器有数据更新时，将新的数据发送给主节点，当0.05ms数据没有更新时，将上次的数据重复发送给主节点，这样就保证了数据的同步误差在一个采样点以内，不超过0.05ms。

本实用新型的数据采集系统可以采集和处理不同传感器类型的数据。例如，漏磁和涡流是不同的传感器，漏磁只能检测金属管壁是否有金属损失，和损失多少，但不能识别损失是在管道内壁还是外壁，涡流信号不能量化，且只对管道内部损失有信号反应；因此漏磁系统对缺陷的识别需要同时对两个传感器的数据进行处理，并且，是同一个位置的两个传感器的数据进行同时识别，识别缺失的同时确认是内壁还是外壁。

根据本实用新型的一个或多个实施例，将存储器设置为多个缓存区或设置多个存储器，在所述多个缓存区中或在多个存储器中通过交叉存储采集到的传感器数据，保证当一个存储器或缓存器出现故障时仍然可以得到一个低清晰度的完整数据。例如：可以在设备单一故障情况下，实现完整的基本数据分析功能。

根据本实用新型的一个或多个实施例，超高清数据采样间隔一般为1-2mm，高清设备采样间隔为3mm，一般检测设备采样间隔为6mm。因此将数据通道的奇数通道存储在A存储器，偶数通道的数据存储在B存储器，当其中一个存储器异常时，仍可以得到一个低一级清晰度的完整检测数据。本实用新型优使用两组数据存储，在实际的使用中还可以分为三组、四组或更多组进行存储。例如比如采集管道10mm的一个面，有10个探头，分别对应0-1mm,1-2mm……9-10mm，这样分辨率就是1mm，如果把1、3、5、7、9单独组成一个队列分辨率就是2mm。在管道检测中，超高清主要是指传感器的检测间隔，分辨率，比如检测10mm宽度的钢板，有10个探头，分别对应0-1mm,1-2mm……9-10m，这样分辨率就是1mm，每个探头检测三方方向，即一个点需要3个采集通道。以1422mm口径为例，周长4465，每6mm一个探头需要4465/6*3＝2233个通道；每3mm一个探头需要4465个通道，因此采集数据的超高清分辨率可以理解为与像素类似的数据分辨率。

图9示出了根据本实用新型的一个或多个实施例的用于管道检测的数据采集的控制装置的示意图。

根据本实用新型的一个或多个实施例，本实用新型还提供了一种用于管道检测的数据采集的控制装置，控制装置包括主FPGA单元和处理器集成的SoC处理单元，以及其中所述主FPGA单元用于对来自数字传感器感测的数字信号数据、来自模拟传感器感测的模拟信号数据和来自里程传感器感测的里程数据进行同步采集，并将采集到的数据缓存在存储器中，所述处理器通过总线与主FPGA单元进行通信，并读取存储器中的数据进行处理。所述处理器为片上Cortex内核，并加载Linux系统。

根据本实用新型的一个或多个实施例，本实用新型的控制装置还包括里程处理单元(执行如图7所示的里程优选逻辑)，误差控制逻辑。在之前关于数据采集系统的描述中已经详细描述过里程优选逻辑和误差控制逻辑，在这里不一一赘述。

图10示出了根据本实用新型的示例性实施例的一种用于管道检测的数据采集方法流程图。

根据本实用新型的一个或多个实施例，本实用新型还提供了一种用于管道检测的数据采集方法，该方法包括：

S1：通过多个数字传感器获取感测管道变化的数字信号数据，通过多个模拟传感器获取感测管道变化的模拟信号数据，以及通过多个里程传感器获取感测里程变化的里程信号数据；

S2：将所述数字信号数据和所述模拟信号数据通过数字通道采集板卡和模拟通道采集板卡发送到控制装置，以及将所述里程传感器采集的里程数据发送到控制装置；

S3：通过所述控制装置对采集到的传感数据进行存储和处理。

根据本实用新型的一个或多个实施例，在用于管道检测的数据采集方法中包括了里程优选步骤、在主FPGA单元和子FPGA单元间的同步步骤和交叉存储步骤，在之前的数据采集系统的已经详细描述，在此不一一赘述。

本实用新型的用于管道检测的数据采集方案设计了超大规模多通道数据同步采集架构，实现了同类数据的绝对同步采集，以及不同类型数据的相对同步采集，并解决了电磁干扰等异常情况下的同步稳定性。数据同步保证了数据对齐，使数据定量分析更加准确；尤其是现在大量的人工智能算法，绝对同步保证了数据的一致性，使训练模型和数据更加匹配，提高了训练效率和数据识别准确性。

通过本实用新型的数据采集系统可以实现超高清管道内检测器数据的同步采集，超高清数据显示更加清晰，缺陷量化更加精准，可达1mm，并且通道数量的增多，通过交错存储，信号线的交叉传输，可以增加系统的容错性，当部分器件功能失效，我们仍可以得到一个低一级清晰度的完整数据，在数据可用的情况下避免了二次检测的过程。并且，当出现个别通道信号异常时，可以通过相邻通道数据进行警告，或者纠偏；

本实用新型的数据采集系统应用改进后的SPI总线，一组SPI总线增加同步的数据线，实现了更高的数据带宽；并且相比并口总线线缆数量少、更加灵活方便。

本实用新型的数据采集系统可以兼容不同采集单元数据的接入，实现多元化数据的同步采集，通过SPI接口接入漏磁、IDOD、几何、IMU、里程、电池电压、温度、压力、等采集器；扩展性强，兼容性好，同时保证了数据的同步性。

本实用新型的数据采集系统设计了同源时钟和同步信号，可实现同类采集数据的绝对同步，包括频率和相位同步，可以满足任何对多通道同步要求高的采集应用。

根据本实用新型的一个或多个实施例，本实用新型的装置和系统中的控制逻辑可以使用存储在非暂时性计算机和/或机器可读介质(例如硬盘驱动器、闪存、只读存储器、光盘、数字多功能磁盘、高速缓存、随机存取存储器和/或任何其他存储设备或存储磁盘)上的编码的指令(例如，计算机和/或机器可读指令)来实现如本实用新型以上系统中的流程的处理，在非暂时性计算机和/或机器可读介质中存储任何时间期间(例如，延长的时间段、永久的、短暂的实例、临时缓存和/或信息高速缓存)的信息。如本文所使用的，术语“非暂时性计算机可读介质”被明确定义为包括任何类型的计算机可读存储设备和/或存储盘，并且排除传播信号并排除传输介质。

根据本实用新型的一个或多个实施例，本实用新型的系统中的逻辑可以使用控制电路、(控制逻辑、主控系统或控制模块)来实现，其可以包含一个或多个处理器，也可以在内部包含有非暂时性计算机可读介质。具体地，主控系统或控制模块可以包括微控制器MCU。用于实现本实用新型系统中逻辑的处理的处理器可以诸如但不限于一个或多个单核或多核处理器。(一个或多个)处理器可包括通用处理器和专用处理器(例如，图形处理器、应用处理器等)的任何组合。处理器可与其耦接和/或可包括计存储器/存储装置，并且可被配置为执行存储在存储器/存储装置中的指令，以实现在本实用新型中控制器上运行的各种应用和/或操作系统。

以下是本实用新型进一步的示例：

示例1.一种用于管道检测的数据采集系统，所述系统包括：数字通道采集板卡、模拟通道采集板卡和控制装置，其中，

控制装置通过数字通道采集板卡接收采集到的与管道变化相关的数字信号数据，通过模拟通道采集板卡接收采集到的与管道变化相关的模拟信号数据，并接收采集到的里程数据，以及所述控制装置对采集到的数字信号数据、模拟信号数据和里程数据进行存储和处理。所述系统还包括：用于感测所述管道变化输出数字信号数据的多个数字传感器、用于感测所述管道变化输出模拟信号数据的多个模拟传感器、用于感测里程变化的多个里程传感器。

示例2.根据示例1所述的系统，其中，

所述控制装置包括由主FPGA单元和处理器集成的SoC处理单元，以及

其中所述主FPGA单元用于对所述数字信号数据、模拟信号数据和里程数据的同步采集，并将数据缓存在存储器中，所述处理器通过总线与主FPGA单元进行通信，并读取存储器中的数据进行处理。

示例3.根据示例1所述的系统，其中，所述处理器为片上Cortex内核，并加载Linux系统。

示例4.根据示例1所述的系统，其中，所述数字通道采集板卡包括多个数字采集子节点，每个数字采集子节点包括：数字连接器阵列、数字总线接口、数字子FPGA单元，以及

其中，所述数字传感器采集到的数字信号数据通过连接器阵列和数字总线接口送入到数字子FPGA单元，所述数字子FPGA单元用于对对应的数字采集子节点中的数字信号数据进行实时采集。

示例5.根据示例4所述的系统，其中，所述模拟通道采集板卡包括多个模拟采集子节点，其中每个模拟采集子节点包括：模拟连接器阵列、运算放大器、ADC转换器、模拟子FPGA单元，以及

其中，所述模拟传感器采集到的模拟信号数据通过模拟连接器阵列和运算放大器，通过ADC转换器进行模数转换后送入到模拟子FPGA单元，所述模拟子FPGA单元用于对对应的模拟采集子节点中的模拟信号数据进行实时采集。

示例6.根据示例5所述的系统，其中所述主FPGA单元通过多组SPI总线与模拟通道采集板卡和数字通道采集板卡中的数字子FPGA单元和模拟子FPGA进行通信，并且所述主FPGA单元向所述数字子FPGA单元和模拟子FPGA单元发送同源时钟信号和同步信号。

示例7.根据示例6所述的系统，其中一组SPI总线同时有多根数据线进行数据传输，并且包含一根时钟信号线和一根片选线。

示例8.根据示例1所述的系统，其中，所述控制装置通过网络与上位机连接，所述控制装置处理后的数据发送到上位机，上位机通过对所述控制装置发送指令来配置所述系统的数据采集参数。

示例9.根据示例1所述的系统，其中所述数据采集系统采集的数据包括：漏磁数据、磁扰动涡流数据、几何角度数据、姿态加速度陀螺仪数据、压力、电量和温度数据中的一种或多种。

示例10.根据示例1所述的系统，其中所述里程传感器用编码器、磁霍尔角度传感器、接近开关实现的任何一种来实现。

示例11.根据示例1所述的系统，其中，所述控制装置中还包括辅助采集单元，用于对管道中的漏磁进行检测。

示例12.根据示例2所述的系统，其中，所述主FPGA单元对所述多个数字传感器、多个模拟传感器和多个里程传感器感测到的数据进行实时采集，所述处理器的系统为多任务的Linux操作系统，所述主FPGA单元实时将传感器感测到的数据写入存储器的缓存中，所述处理器不定期地一次性处理FPGA采集到的实时数据。

示例13.根据示例1所述的系统，其中所述控制装置中还包括里程处理单元，所述里程处理单元通过里程优选逻辑实现里程采样，所述里程优选逻辑包括：

S11：设置两个或两个以上的里程轮，以旋转最快的里程轮作为里程采样参考，并将其标记为主里程轮，在每个里程轮中设置响应次数计数器；

S12：各里程轮独立工作，当检测到里程前进达到一个里程采样间隔时，里程轮响应时计数器中将响应次数加1；

S13：在该采样间隔内判断主里程轮的计数器中的响应次数是否大于或等于1；

S14：如果主里程轮的计数器中的响应次数大于或等于1，则进行一次所有数据的采集；

S15：如果在该采样间隔内判断主里程轮的响应计数器中的响应次数小于1，则依次确定其他里程轮的响应计数器的响应次数是否有大于或等于2的通道；

S16：如果其他里程轮的响应计数器的响应次数有大于或等于2的通道，则将响应次数大于或等于2的里程轮标记为主里程轮，并进行一次所有数据的采集；

S17：在完成一次数据的采集后，将所有里程轮的计数器全部清零，进行下一里程间隔的数据采集。

示例14.根据示例1所述的系统，其中，所述控制装置中包括了RTC时钟芯片，在所述系统运行前，进行一次GPS时钟对时，在所述控制装置对传感数据进行采集存储时，记录每个数据点的绝对时间，通过GPS时钟进行所有传感器的传感数据的数据对齐；以及

其中所述里程传感数据包括绝对里程信息，根据所述绝对里程信息将所述模拟传感数据和所述数字传感数据进行里程对齐或里程数据拼接。

示例15.根据示例1所述的系统，其中所述控制装置中还包括同步处理单元，所述控制装置为每个模拟子FPGA单元和数字子FPGA单元分配通用输入输出信号以进行时钟的同步输出，所述每个模拟子FPGA单元和数字子FPGA单元以控制装置输出的时钟信号为时钟源。

示例16.根据示例6所述的系统，其中，每个模拟子FPGA单元和数字子FPGA单元中包括同步对齐单元，所述同步对齐单元通过执行同步逻辑来进行采样频率和相位的绝对同步，所述同步逻辑包括：

S21：在每个模拟子FPGA单元或数字子FPGA单元中设置第一计数器和第二计数器，并将所述第一计数器和第二计数器清零；

S22：在接收到控制装置发送来的同步时钟信号后，将第一计数器加1；

S23:判断来自所述主FPGA单元的同步信号是否为1；

S24：如果同步信号为1，将所述第二计数器加1，然后判断第一计数器中的值是否大于预设的常数；

S25：如果同步信号不为1，则判断第一计数器中的值是否大于预设的常数；

S26：如果第一计数器中的值大于或等于预设的常数，则该子FPGA单元采集数据并发送，

S27：如果第一计数器中的值小于预设的常数，则返回步骤S22；

S28：在步骤S25后，继续判断同步时钟信号是否为1，

S29：如果同步时钟信号不为1，则返回步骤S21；

S30:如果同步信号为1，则将计数器A的值设置为计数器B的值，

S31：将计数器B的值清零，然后返回步骤S22。

示例17.根据示例6所述的系统，控制装置通过误差控制逻辑将不同传感器类型采集数据的同步误差保持在一个采样间隔内，所述误差控制逻辑包括：

设置模拟子FPGA单元和数字子FPGA单元的最小采样间隔，所述每个子FPGA单元在每个最小采样间隔中采集一次数据，当在最小采样间隔内传感器中有数据更新时，将新的数据发送给控制装置，当在最小采样间隔内传感器中没有数据更新时，将上一个采样间隔的采样数据重复发送给控制装置。

示例18.根据示例2所述的系统，其中，将存储器设置为多个缓存区或设置多个存储器，在所述多个缓存区中或在多个存储器中通过交叉存储采集到的传感器数据，保证当一个存储器或缓存器出现故障时仍然可以得到一个低清晰度的完整数据。

示例19.一种用于管道检测的控制装置，其中所述控制装置包括主FPGA单元和处理器集成的SoC处理单元，以及其中所述主FPGA单元用于对来自数字传感器感测的数字信号数据、来自模拟传感器感测的模拟信号数据和来自里程传感器感测的里程变化的里程数据进行同步采集，并将采集到的数据缓存在存储器中，所述处理器通过总线与主FPGA单元进行通信，并读取存储器中的数据进行处理。

示例20.根据示例19所述的控制装置，其中，所述处理器为片上Cortex内核，并加载Linux系统。

示例21.根据示例19所述的控制装置，其中，所述控制装置通过网络与上位机连接，所述控制装置处理后的数据发送到上位机，上位机对所述控制装置发送指令来配置数据采集参数。

示例22.根据示例19所述的控制装置，其中，所述主FPGA单元对所述传感器的数据进行实时采集，所述处理器的系统为多任务的Linux操作系统，所述主FPGA单元实时将传感器数据写入存储器的缓存中，所述处理器不定期地一次性处理FPGA采集到的实时数据。

示例23.根据示例19所述的控制装置，其中所述主FPGA单元通过多组SPI总线与外接的模拟通道采集板卡和数字通道采集板卡中的数字子FPGA单元和模拟子FPGA进行通信，并且所述主FPGA单元向所述数字子FPGA单元和模拟子FPGA单元发送同源时钟信号和同步信号；

其中，所述数字通道采集板卡包括多个数字采集子节点，其中每个数字采集子节点包括：数字连接器阵列、数字总线接口、数字子FPGA单元，其中，所述数字传感器采集到的数字信号数据通过连接器阵列和数字总线接口送入到数字子FPGA单元，所述数字子FPGA单元用于对对应的数字采集子节点中的数字信号数据进行实时采集；以及

其中，所述模拟通道采集板卡包括多个模拟采集子节点，其中每个模拟采集子节点包括：模拟连接器阵列、运算放大器、ADC转换器、模拟子FPGA单元，其中，所述模拟传感器采集到的模拟信号数据通过模拟连接器阵列和运算放大器，通过ADC转换器进行模数转换后送入到模拟子FPGA单元，所述模拟子FPGA单元用于对对应的模拟采集子节点中的模拟信号数据进行实时采集。

示例24.根据示例23所述的控制装置，其中所述控制装置中还包括同步处理单元，所述控制装置为每个模拟子FPGA单元和数字子FPGA单元分配通用输入输出信号以进行时钟的同步输出，所述每个模拟子FPGA单元和数字子FPGA单元以控制装置输出的时钟信号为时钟源。

示例25.根据示例24所述的控制装置，其中所述控制装置中还包括里程处理单元，所述里程处理单元通过里程优选逻辑实现里程采样，所述里程优选逻辑包括：

S11：设置两个或两个以上的里程轮，以旋转最快的里程轮作为里程采样参考，并将其标记为主里程轮，在每个里程轮中设置响应次数计数器；

S12：各里程轮独立工作，当检测到里程前进达到一个里程采样间隔时，里程轮响应时计数器中将响应次数加1；

S13：在该采样间隔内判断主里程轮的计数器中的响应次数是否大于或等于1；

S14：如果主里程轮的计数器中的响应次数大于或等于1，则进行一次所有数据的采集；

S15：如果在该采样间隔内判断主里程轮的响应计数器中的响应次数小于1，则依次确定其他里程轮的响应计数器的响应次数是否有大于或等于2的通道；

S16：如果其他里程轮的响应计数器的响应次数有大于或等于2的通道，则将响应次数大于或等于2的里程轮标记为主里程轮，并进行一次所有数据的采集；

S17：在完成一次数据的采集后，将所有里程轮的计数器全部清零，进行下一里程间隔的数据采集。

示例26.根据示例23所述的控制装置，其中，所述控制装置通过误差控制逻辑将不同传感器类型采集数据的同步误差保持在一个采样间隔内，所述误差控制逻辑包括：

设置模拟子FPGA单元和数字子FPGA单元的最小采样间隔，所述每个子FPGA单元在每个最小采样间隔中采集一次数据，当在最小采样间隔内传感器中有数据更新时，将新的数据发送给控制装置，当在最小采样间隔内传感器中没有数据更新时，将上一个采样间隔的采样数据重复发送给控制装置。

示例27.根据示例19所述的控制装置，其中所述控制装置通过误差控制逻辑将不同传感器类型采集数据的同步误差保持在一个采样间隔内，所述误差控制逻辑包括：

设置模拟子FPGA单元和数字子FPGA单元的最小采样间隔，所述每个子FPGA单元在每个最小采样间隔中采集一次数据，当在最小采样间隔内传感器中有数据更新时，将新的数据发送给控制装置，当在最小采样间隔内传感器中没有数据更新时，将上一个采样间隔的采样数据重复发送给控制装置。

示例28.根据示例19所述的控制装置，其中，将存储器设置为多个缓存区或设置多个存储器，在所述多个缓存区中或在多个存储器中通过交叉存储采集到的传感器数据，保证当一个存储器或缓存器出现故障时仍然可以得到一个低清晰度的完整数据。

示例29.一种用于管道检测的数据采集方法，所述方法包括：

S1：通过多个数字传感器获取感测管道变化的数字信号数据，通过多个模拟传感器获取感测管道变化的模拟信号数据，以及通过多个里程传感器获取感测里程变化的里程信号数据；

S2：将所述数字信号数据和所述模拟信号数据通过数字通道采集板卡和模拟通道采集板卡发送到控制装置，以及将所述里程传感器采集的里程数据发送到控制装置；

S3：通过所述控制装置对采集到的传感数据进行存储和处理。

示例30.根据示例29所述的方法，其中，控制装置包括主FPGA单元和处理器集成的SoC处理单元，以及其中通过控制装置中的主FPGA单元对所述传感数据进行同步采集，并将采集后的数据缓存在存储器中，通过控制装置中的处理器读取存储器中的数据并进行处理。

示例31.根据示例29所述的方法，其中，所述数字通道采集板卡包括多个数字采集子节点，每个数字采集子节点包括用于对对应的数字采集子节点中的数字信号数据进行实时采集的数字子FPGA单元，以及所述模拟通道采集板卡包括多个模拟采集子节点，每个模拟采集子节点包括用于对对应的模拟采集子节点中的模拟信号数据进行实时采集的模拟子FPGA单元。

示例32.根据示例30所述的方法，其中所述主FPGA单元对所述传感器的数据进行实时采集，所述处理器的系统为多任务的Linux操作系统，所述主FPGA单元实时将传感器数据写入存储器的缓存中，所述处理器不定期地一次性处理FPGA采集到的实时数据。

示例33.根据示例31所述的方法，其中，还包括里程优选步骤，所述里程优选步骤包括：

S11：设置两个或两个以上的里程轮，以旋转最快的里程轮作为里程采样参考，并将其标记为主里程轮，在每个里程轮中设置响应次数计数器；

S12：各里程轮独立工作，当检测到里程前进达到一个里程采样间隔时，里程轮响应时计数器中将响应次数加1；

S13：在该采样间隔内判断主里程轮的计数器中的响应次数是否大于或等于1；

S14：如果主里程轮的计数器中的响应次数大于或等于1，则进行一次所有数据的采集；

S15：如果在该采样间隔内判断主里程轮的响应计数器中的响应次数小于1，则依次确定其他里程轮的响应计数器的响应次数是否有大于或等于2的通道；

S16：如果其他里程轮的响应计数器的响应次数有大于或等于2的通道，则将响应次数大于或等于2的里程轮标记为主里程轮，并进行一次所有数据的采集；

S17：在完成一次数据的采集后，将所有里程轮的计数器全部清零，进行下一里程间隔的数据采集。

示例34.根据示例31所述的方法，还包括在主FPGA单元和子FPGA单元间的同步步骤，所述同步骤包括：

S21：在子FPGA单元中设置第一计数器和第二计数器，并将所述第一计数器和第二计数器清零；

S22：在接收到控制装置发送来的同步时钟信号后，将第一计数器加1；

S23:判断来自所述主FPGA单元的同步信号是否为1；

S24：如果同步信号为1，将所述第二计数器加1，然后判断第一计数器中的值是否大于预设的常数；

S25：如果同步信号不为1，则判断第一计数器中的值是否大于预设的常数；

S26：如果第一计数器中的值大于或等于预设的常数，则该子FPGA单元采集数据并发送，

S27：如果第一计数器中的值小于预设的常数，则返回步骤S22；

S28：在步骤S25后，继续判断同步时钟信号是否为1，

S29：如果同步时钟信号不为1，则返回步骤S21；

S30:如果同步信号为1，则将计数器A的值设置为计数器B的值，

S31：将计数器B的值清零，然后返回步骤S22。

示例35.根据示例31所述的方法，还包括通过误差控制逻辑将不同传感器类型采集数据的同步误差保持在一个采样间隔内的误差控制步骤，所述误差控制步骤包括：

设置子FPGA单元的最小采样间隔，所述每个子FPGA单元在每个最小采样间隔中采集一次数据，当在最小采样间隔内传感器中有数据更新时，将新的数据发送给控制装置，当在最小采样间隔内传感器中没有数据更新时，将上一个采样间隔的采样数据重复发送给控制装置。

示例36.根据示例29所述的方法，还包括交叉存储步骤，所述交叉存储步骤包括：将存储器设置为多个缓存区或设置多个存储器，在所述多个缓存区中或在多个存储器中通过交叉存储采集到的传感器数据，保证当一个存储器或缓存器出现故障时仍然可以得到一个低清晰度的完整数据。

作为本实用新型示例的上文涉及的附图和本实用新型的详细描述，用于解释本实用新型，但不限制权利要求中描述的本实用新型的含义或范围。因此，本领域技术人员可以很容易地从上面的描述中实现修改。此外，本领域技术人员可以删除一些本文描述的组成元件而不使性能劣化，或者可以添加其它的组成元件以提高性能。此外，本领域技术人员可以根据工艺或设备的环境来改变本文描述的方法的步骤的顺序。因此，本实用新型的范围不应该由上文描述的实施例来确定，而是由权利要求及其等同形式来确定。

尽管本实用新型结合目前被认为是可实现的实施例已经进行了描述，但是应当理解本实用新型并不限于所公开的实施例，而相反的，意在覆盖包括在所附权利要求的精神和范围内的各种修改和等同配置。

Claims (11)

1.一种用于管道检测的数据采集系统，所述系统包括：数字通道采集板卡、模拟通道采集板卡和控制装置，其中，

控制装置通过数字通道采集板卡接收采集到的与管道变化相关的数字信号数据，通过模拟通道采集板卡接收采集到的与管道变化相关的模拟信号数据，并接收采集到的里程数据，以及

所述控制装置对采集到的数字信号数据、模拟信号数据和里程数据进行存储和处理。

2.根据权利要求1所述的系统，其特征在于，所述系统还包括：

用于感测所述管道变化输出数字信号数据的多个数字传感器、用于感测所述管道变化输出模拟信号数据的多个模拟传感器、用于感测里程变化的多个里程传感器。

3.根据权利要求2所述的系统，其中，

所述控制装置包括由主FPGA单元和处理器集成的SoC处理单元，以及

其中所述主FPGA单元用于对所述数字信号数据、模拟信号数据和里程数据的同步采集，并将数据缓存在存储器中，所述处理器通过总线与主FPGA单元进行通信，并读取存储器中的数据进行处理。

4.根据权利要求3所述的系统，其中，所述数字通道采集板卡包括多个数字采集子节点，每个数字采集子节点包括：数字连接器阵列、数字总线接口、数字子FPGA单元，以及

其中，所述数字传感器采集到的数字信号数据通过连接器阵列和数字总线接口送入到数字子FPGA单元，所述数字子FPGA单元用于对对应的数字采集子节点中的数字信号数据进行实时采集。

5.根据权利要求4所述的系统，其中，所述模拟通道采集板卡包括多个模拟采集子节点，其中每个模拟采集子节点包括：模拟连接器阵列、运算放大器、ADC转换器、模拟子FPGA单元，以及

其中，所述模拟传感器采集到的模拟信号数据通过模拟连接器阵列和运算放大器，通过ADC转换器进行模数转换后送入到模拟子FPGA单元，所述模拟子FPGA单元用于对对应的模拟采集子节点中的模拟信号数据进行实时采集。

6.根据权利要求5所述的系统，其中所述主FPGA单元通过多组SPI总线与模拟通道采集板卡和数字通道采集板卡中的数字子FPGA单元和模拟子FPGA进行通信，并且所述主FPGA单元向所述数字子FPGA单元和模拟子FPGA单元发送同源时钟信号和同步信号。

7.根据权利要求6所述的系统，其中一组SPI总线同时有多根数据线进行数据传输，并且包含一根时钟信号线和一根片选线。

8.根据权利要求1所述的系统，其中，

所述控制装置中包括了RTC时钟芯片，在所述系统运行前，进行一次GPS时钟对时，在所述控制装置对传感数据进行采集存储时，记录每个数据点的绝对时间，通过GPS时钟进行所有传感器的传感数据的数据对齐；以及

其中所述里程传感数据包括绝对里程信息，根据所述绝对里程信息将所述模拟信号数据和所述数字信号数据进行里程对齐或里程数据拼接。

9.根据权利要求1所述的系统，其中所述控制装置中还包括同步处理单元，所述控制装置为每个模拟子FPGA单元和数字子FPGA单元分配通用输入输出信号以进行时钟的同步输出，所述每个模拟子FPGA单元和数字子FPGA单元以控制装置输出的时钟信号为时钟源。

10.根据权利要求3所述的系统，其中，所述主FPGA单元对所述多个数字传感器、多个模拟传感器和多个里程传感器感测到的数据进行实时采集，所述处理器的系统为多任务的Linux操作系统，所述主FPGA单元实时将传感器感测到的数据写入存储器的缓存中，所述处理器不定期地一次性处理FPGA采集到的实时数据。

11.一种用于管道检测的数据采集的控制装置，其特征在于，其中所述控制装置包括主FPGA单元和处理器集成的SoC处理单元，以及其中所述主FPGA单元用于对来自数字传感器感测的数字信号数据、来自模拟传感器感测的模拟信号数据和来自里程传感器感测的里程数据进行同步采集，并将采集到的数据存储在存储器中，所述处理器通过总线与主FPGA单元进行通信，并读取存储器中的数据进行处理，并且

其中，所述主FPGA单元对所述传感器的数据进行实时采集，所述处理器的系统为多任务的Linux操作系统，所述主FPGA单元实时将传感器数据写入存储器的缓存中，所述处理器不定期地一次性处理FPGA采集到的实时数据。