CN215869437U - Led外延结构、led芯片以及显示面板 - Google Patents
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Abstract
本申请涉及一种LED外延结构、LED芯片以及显示面板。该LED外延结构包括沿第一方向顺序层叠的第一掺杂半导体层、超晶格结构、有源层和第二掺杂半导体层，上述超晶格结构包括：第一方向顺序层叠的多个子层，各子层包括周期性层叠的势垒层和InGaN势阱层，沿第一方向位于不同子层中的势垒层的厚度递减。通过上述超晶格结构中对势垒层厚度的调整，改变了侧壁量子阱厚度和V pits大小，改善了V pits周围势垒高度，将上述超晶格结构应用于LED外延结构中后，不仅能够限制载流子在量子阱面内发光，提升发光效率，还能够降低载流子被穿透位错非辐射复合中心捕获几率，降低有源区极化效应，增加有源层面内发光面积。
Description
技术领域
本申请涉及半导体技术领域，尤其涉及一种LED外延结构、LED芯片以及显示面板。
背景技术
现有技术中，蓝绿光的发光二级管(LED)的外延结构按生长方向通常包括：衬底、缓冲层、本征层、N型半导体层、有源区、P型电子阻挡层和P型半导体层。上述外延结构中由于有源区的自发极化效应和压电极化效应使能带发生弯曲，降低了电子和空穴复合几率，导致LED的辐射复合发光效率低下。
发明内容
鉴于上述现有技术的不足，本申请的目的在于提供一种LED外延结构、LED芯片以及显示面板，旨在解决现有技术中LED的辐射复合发光效率低下的问题。
本申请提供了一种LED外延结构，其包括沿第一方向顺序层叠的第一掺杂半导体层、超晶格结构、有源层和第二掺杂半导体层，第一掺杂半导体层与第二掺杂半导体层的掺杂类型不同，上述超晶格结构包括：
沿第一方向顺序层叠的多个子层，各子层包括周期性层叠的势垒层和InGaN势阱层，沿第一方向位于不同子层中的势垒层的厚度递减。
本申请的上述LED外延结构中，超晶格结构中势垒层和InGaN势阱层的异质结可以触发形成V形坑(V pit，或V-shaped pit)，且周期性层叠形成的应变超晶格结构(SLS结构)可以过滤底层穿透位错往量子阱延伸；并且，由于不同子层中的势垒层的厚度沿第一方向递减，从而可以先通过厚度最大的势垒层与InGaN势阱层的周期堆叠结构阻挡部分穿透位错或者在穿透位错结束处开始形成V pits，然后通过厚度递减的势垒层与InGaN势阱层的周期堆叠结构使V pits逐渐长大，从而通过上述对势垒层厚度的调整，改变了侧壁量子阱厚度和V pits大小，改善了V pits周围势垒高度，将上述超晶格结构应用于LED外延结构中后，不仅能够限制载流子在量子阱面内发光，提升发光效率，还能够降低载流子被穿透位错非辐射复合中心捕获几率，降低有源区极化效应，增加有源层面内发光面积。
可选地，沿第一方向多个子层顺序包括：第一子层，第一子层包括多个周期性层叠的第一势垒层和第一InGaN势阱层；多个第二子层，各第二子层包括多个周期性层叠的第二势垒层和第二InGaN势阱层，沿第一方向位于不同第二子层中的第二势垒层的厚度递减，其中，第一InGaN势阱层中的In组分小于第二InGaN势阱层中的In组分。第一势垒层和第一InGaN势阱层构成的周期堆叠结构可以阻挡部分穿透位错或者在穿透位错结束处开始形成V pits，然后通过第二势垒层和第二InGaN势阱层的周期堆叠结构及第二势垒层的厚度递减，可以使V pits逐渐长大，还可以通过控制第一势垒层和第二势垒层的厚度调整V pits边界的开口角度(V pits最外层边界与穿透位错线夹角)及半极性面侧壁量子阱的厚度。
可选地，第一InGaN势阱层与第二InGaN势阱层厚度相同。通过使不同子层中势垒层的厚度相同，有利于V pits的形成和对V pits大小的控制，从而有利于改善V pits周围势垒高度。
可选地，位于同一子层中的势垒层厚度相同。通过使位于同一子层中的势垒层厚度相同，以此为前提使沿第一方向的各子层中势垒层的厚度递减，能够有利于调整V pits边界的开口角度(V pits最外层边界与穿透位错线夹角)及半极性面侧壁量子阱的厚度。
可选地，势垒层为掺Si半导体层。势垒层掺Si可以改善InGaN势阱层中In组分波动，增加电流横向扩展，提高活化区发光面积。
可选地，各子层中势垒层和InGaN势阱层的层叠周期为2～4。通过同时调整垒层厚度和优化InGaN超晶格周期数，有利于改变侧壁量子阱厚度和V pits大小，从而进一步改善V pits周围势垒高度，降低载流子被穿透位错非辐射复合中心捕获，增加有源层面内发光面积，提升内量子效率。
可选地，超晶格结构还包括：GaN势垒层，位于上述多个子层靠近第二掺杂半导体层的一侧。
可选地，上述第一掺杂半导体层为N型半导体层，上述第二掺杂半导体层为P型半导体层。此时，超晶格结构中多个子层顺序层叠的第一方向为第一掺杂半导体层指向第二掺杂半导体层的方向。
可选地，上述LED外延结构还包括缓冲层和本征半导体层，其中，上述缓冲层设置于上述本征半导体层远离第一掺杂半导体层的一侧。上述缓冲层和本征半导体层有利于缓解衬底与上述第一掺杂半导体层之间的晶格失配。
基于同样的发明构思，本申请还提供一种LED芯片，具有外延结构、第一电极和第二电极，其中，该外延结构为上述的LED外延结构。
本申请的上述LED芯片中，通过对超晶格结构中势垒层厚度的调整，改变了侧壁量子阱厚度和V pits大小，改善了V pits周围势垒高度，从而不仅能够限制载流子在量子阱面内发光，提升发光效率，还能够降低载流子被穿透位错非辐射复合中心捕获几率，降低有源区极化效应，增加有源层面内发光面积，从而提高了LED芯片的发光效率。
基于同样的发明构思，本申请还提供一种显示面板，包括：驱动背板；以及如上述的LED芯片，该LED芯片中的第一电极和第二电极分别与驱动背板连接。
本申请的上述显示面板中，通过对超晶格结构中势垒层厚度的调整，改变了侧壁量子阱厚度和V pits大小，改善了V pits周围势垒高度，从而不仅能够限制载流子在量子阱面内发光，提升发光效率，还能够降低载流子被穿透位错非辐射复合中心捕获几率，降低有源区极化效应，增加有源层面内发光面积，从而提高了显示面板的亮度。
附图说明
图1为根据本申请一种实施例中LED外延结构的剖面结构示意图；
图2为根据本申请一种实施例中超晶格结构的剖面结构示意图；
图3为根据本申请另一种实施例中LED外延结构的剖面结构示意图。
附图标记说明：
10-第一子层；11-第一势垒层；12-第一InGaN势阱层；20-第二子层；21-第二势垒层；22-第二InGaN势阱层；30-GaN势垒层；40-衬底；50-缓冲层；60-本征半导体层；70-第一掺杂半导体层；80-超晶格结构；90-有源层；100-电子阻挡层；110-第二掺杂半导体层；A-第一方向。
具体实施方式
为了便于理解本申请，下面将参照相关附图对本申请进行更全面的描述。附图中给出了本申请的较佳实施方式。但是，本申请可以以许多不同的形式来实现，并不限于本文所描述的实施方式。相反地，提供这些实施方式的目的是使对本申请的公开内容理解的更加透彻全面。
除非另有定义，本文所使用的所有的技术和科学术语与属于本申请的技术领域的技术人员通常理解的含义相同。本文中在本申请的说明书中所使用的术语只是为了描述具体的实施方式的目的，不是旨在于限制本申请。
正如背景技术部分所描述的，蓝绿光发光二级管(LED)的外延结构按生长方向通常包括：衬底、缓冲层、本征层、N型半导体层、有源区、P型电子阻挡层和P型半导体层。上述外延结构中由于有源区的自发极化效应和压电极化效应使能带发生弯曲，降低了电子和空穴复合几率，导致LED的辐射复合发光效率低下。
基于此，本申请希望提供一种能够解决上述技术问题的方案，其详细内容将在后续实施例中得以阐述。
本申请的发明人针对上述问题进行研究，提出了一种LED外延结构，如图1所示，其包括沿第一方向顺序层叠的第一掺杂半导体层70、超晶格结构80、有源层90和第二掺杂半导体层110，第一掺杂半导体层70与第二掺杂半导体层110的掺杂类型不同，该超晶格结构包括：
沿上述第一方向A顺序层叠的多个子层，各子层包括周期性层叠的势垒层和InGaN势阱层，沿第一方向A位于不同子层中的势垒层的厚度递减。
本申请的上述LED外延结构中，超晶格结构中势垒层和InGaN势阱层的异质结可以触发形成V形坑(V pit，或V-shaped pit)，且周期性层叠形成的应变超晶格结构(SLS结构)可以过滤底层穿透位错往量子阱延伸。
并且，由于不同子层中的势垒层的厚度沿第一方向递减，从而可以先通过厚度最大的势垒层与InGaN势阱层的周期堆叠结构阻挡部分穿透位错或者在穿透位错结束处开始形成V pits，然后通过厚度递减的势垒层与InGaN势阱层的周期堆叠结构使V pits逐渐长大。
由于势垒层越厚，V pits边界开口角度越大，侧壁量子阱厚度越厚；势垒层越薄，Vpits边界开口角度越小，侧壁量子阱厚度越薄，从而通过上述对势垒层厚度的调整，改变了侧壁量子阱厚度和V pits大小，改善了V pits周围势垒高度，将上述超晶格结构应用于LED外延结构中后，不仅能够限制载流子在量子阱面内发光，提升发光效率，还能够降低载流子被穿透位错非辐射复合中心捕获几率，降低有源区极化效应，增加有源层面内发光面积。
在一些实施方式中，各子层中势垒层和InGaN势阱层的层叠周期为2～4。通过同时调整垒层厚度和优化InGaN超晶格周期数，有利于改变侧壁量子阱厚度和V pits大小，从而进一步改善V pits周围势垒高度，降低载流子被穿透位错非辐射复合中心捕获，增加有源层面内发光面积，提升内量子效率。
在一些实施方式中，上述势垒层为掺Si半导体层。势垒层掺Si可以改善InGaN势阱层中In组分波动，增加电流横向扩展，提高活化区发光面积。上述势垒层的材料可以选自AlGaN、GaN、InGaN和AlInGaN中的一种或多种的组合，但并不局限于上述种类，本申请不作具体限定。
在一些实施方式中，如图2所示，上述多个子层沿第一方向A顺序包括：第一子层10，第一子层10包括多个周期性层叠的第一势垒层11和第一InGaN势阱层12；多个第二子层20，各第二子层20包括多个周期性层叠的第二势垒层21和第二InGaN势阱层22，沿第一方向A位于不同第二子层20中的第二势垒层21的厚度递减，其中，第一InGaN势阱层12中的In组分小于第二InGaN势阱层22中的In组分。
在上述实施方式中，第一势垒层11和第一InGaN势阱层12构成的周期堆叠结构可以阻挡部分穿透位错或者在穿透位错结束处开始形成V pits，然后通过第二势垒层21和第二InGaN势阱层22的周期堆叠结构及第二势垒层21的厚度递减，可以使V pits逐渐长大，还可以通过控制第一势垒层11和第二势垒层21的厚度调整V pits边界的开口角度(V pits最外层边界与穿透位错线夹角)及半极性面侧壁量子阱的厚度。
在上述实施方式中，第一InGaN势阱层12与第二InGaN势阱层22厚度可以相同。通过使不同子层中势垒层的厚度相同，有利于V pits的形成和对V pits大小的控制，从而有利于改善V pits周围势垒高度。
示例性的，上述第一InGaN势阱层12为InxGa1-xN，x＝0.02～0.05；上述第二InGaN势阱层22为InyGa1-yN，y＝0.05～0.09。上述势垒层中的In组分有利于V pits的形成和对Vpits大小的控制，从而有利于改善V pits周围势垒高度。
在一些实施方式中，本申请中的超晶格结构包括三个层叠的第二子层20，各第二子层20包括层叠周期数为2～4的第二势垒层21和第二InGaN势阱层22，如图2所示。
在一些实施方式中，本申请的上述超晶格结构还可以包括GaN势垒层30，GaN势垒层30位于上述多个子层靠近第二掺杂半导体层110的一侧，如图1所示。
示例性的，本申请的上述超晶格结构沿第一方向A顺序包括第一子层、三个第二子层以及GaN势垒层，其中，第一子层包括2～4个交替生长周期的第一势垒层和InxGa1-xN层，x＝0.02～0.05，第一个第二子层包括每个周期厚度为8～12nm的第二势垒层I和InyGa1-yN层，第二个第二子层包括每个周期厚度为4～8nm的第二势垒层II和InyGa1-yN层，第三个第二子层包括每个周期厚度为4～8nm的第二势垒层III和InyGa1-yN层，y＝0.05～0.09，各第二子层中的周期数为2～4个；GaN势垒层的厚度10～20nm。
本申请的上述LED外延结构可以应用于氮化镓基发光二级管(GaN基LED)中。
目前市场上的GaN基LED都是C面GaN基LED，也就是极性GaN基LED。然而，纤锌矿结构的GaN在C面方向上由于原子数目不相等，因此存在着自发极化和压电极化，受极化电场影响，C面GaN基LED的多量子阱能带发生倾斜，导致电子和空穴被限制在异质结界面处的三角势阱中，降低了LED的发光性能。
而采用本申请的上述LED外延结构，通过对超晶格结构中势垒层厚度的调整，改变了侧壁量子阱厚度和V pits大小，改善了V pits周围势垒高度，从而不仅能够限制载流子在量子阱面内发光，提升发光效率，还能够降低载流子被穿透位错非辐射复合中心捕获几率，降低有源区极化效应，增加有源层90面内发光面积，从而提高了LED芯片的发光效率。
在一些实施方式中，上述第一掺杂半导体层70为N型半导体层，上述第二掺杂半导体层110为P型半导体层，超晶格结构中多个子层顺序层叠的第一方向A为第一掺杂半导体层70指向第二掺杂半导体层110的方向。
在上述实施方式中，本申请的上述LED外延结构还可以包括缓冲层和本征半导体层，其中，上述缓冲层设置于上述本征半导体层远离第一掺杂半导体层的一侧。此时，如图3所示，本申请的上述LED外延结构包括顺序层叠的衬底40、缓冲层50、本征半导体层60、第一掺杂半导体层70、超晶格结构80、有源层90、电子阻挡层100和第二掺杂半导体层110。上述缓冲层50和本征半导体层60有利于缓解衬底40与上述第一掺杂半导体层70之间的晶格失配，上述电子阻挡层100可实现对电子的有效阻挡，避免过多的电子穿过多量子阱层，在第二掺杂半导体层110一侧形成非复合辐射中心，降低发光效率。
上述各层的种类可以选自现有技术中的常规材料，本申请并不作限定。
示例性的，上述衬底40可以为蓝宝石衬底40，上述缓冲层50可以为AlN层，上述本征半导体层60可以为非掺杂GaN层，上述第一掺杂半导体层70可以为N型GaN层，上述有源层90可以为多量子阱(MQW)层，上述电子阻挡层100可以为P型AlGaN层，上述第二掺杂半导体层110可以为P型GaN层。
基于同样的发明构思，本申请还提供一种LED芯片，具有外延结构、第一电极和第二电极，其中，该外延结构为上述的LED外延结构。
本申请的上述LED芯片中，通过对超晶格结构中势垒层厚度的调整，改变了侧壁量子阱厚度和V pits大小，改善了V pits周围势垒高度，从而不仅能够限制载流子在量子阱面内发光，提升发光效率，还能够降低载流子被穿透位错非辐射复合中心捕获几率，降低有源区极化效应，增加有源层面内发光面积，从而提高了LED芯片的发光效率。
在本申请的一些实施方式中，上述LED芯片为倒装结构，第一电极和第二电极位于外延结构的同一侧。将上述LED芯片应用于显示面板中，倒装结构无需引线将电极与驱动背板连接，从而有利于缩小芯片之间的距离，进而有利于提高显示面板的高像素数目(PPI)。
示例性的，上述第一电极和上述第二电极的材料可以包括Sn、In、AuSn、SnAg、SnBi、SnAgBi、SnAgCu和SnAgCuNi中的任一种或多种。但并不限于上述可选的种类，本领域技术人员可以根据现有技术对上述第一电极和上述第二电极的材料进行合理选取。
基于同样的发明构思，本申请还提供一种显示面板，包括：驱动背板；如上述的LED芯片，该LED芯片中的第一电极和第二电极分别与驱动背板连接。
本申请的上述显示面板中，通过对超晶格结构中势垒层厚度的调整，改变了侧壁量子阱厚度和V pits大小，改善了V pits周围势垒高度，从而不仅能够限制载流子在量子阱面内发光，提升发光效率，还能够降低载流子被穿透位错非辐射复合中心捕获几率，降低有源区极化效应，增加有源层面内发光面积，从而提高了显示面板的亮度。
在本申请的一些实施方式中，上述显示面板中的LED芯片为倒装结构，第一电极和第二电极位于外延结构的同一侧。由于倒装结构无需引线将电极与驱动背板连接，从而有利于缩小发光器件之间的距离，进而有利于提高显示面板的PPI。
上述LED芯片中的外延结构包括顺序层叠的第一掺杂半导体层70、超晶格结构80、有源层90和第二掺杂半导体层110，第一掺杂半导体层70与第二掺杂半导体层110的掺杂类型不同，在将LED芯片中的电极与驱动背板连接后，第一掺杂半导体层70、超晶格结构80、有源层90和第二掺杂半导体层110沿远离驱动背板的方向顺序设置。
在本申请的一些实施方式中，上述驱动背板包括驱动阵列以及与驱动阵列连接的多组焊盘，LED芯片中的电极通过焊盘与驱动阵列连接。
示例性的，上述驱动背板可以是印刷电路板(Printed Circuit Board，PCB)。但并不局限于此，本领域技术人员可以根据现有技术对上述驱动背板进行合理选取。
进一步地，本申请还示例性地提供一种上述超晶格结构的制作方法，其可以包括以下步骤：
在压力400mbar，温度860℃，NH3氛围下通入TMGa，生长GaN外延层，生长厚度7nm，掺杂Si，掺杂浓度约1E17cm-3，得到第一势垒层；
在压力400mbar，温度750℃，NH3氛围下通入TEGa，接着生长厚度3nm的InGaN外延层，In组分占比3％，生长厚度3nm，得到第一InGaN势阱层；
上述第一势垒层与第一InGaN势阱层为一周期，共生长三个周期；
在压力400mbar，温度860℃，NH3氛围下通入TMGa，生长GaN外延层，生长厚度5nm，掺杂Si，掺杂浓度约1E17cm-3，得到第二势垒层I；
在压力400mbar，温度750℃，NH3氛围下通入TEGa，生长厚度3nm的InGaN外延层，In组分占比7％，生长厚度3nm，得到第二InGaN势阱层I；
上述第二势垒层I与第二InGaN势阱层I为一周期，共生长二个周期；
在压力400mbar，温度860℃，NH3氛围下通入TMGa，生长GaN外延层，生长厚度4nm，掺杂Si，掺杂浓度约1E17cm-3，得到第二势垒层II；
在压力400mbar，温度750℃，NH3氛围下通入TEGa，生长厚度3nm的InGaN外延层，In组分占比7％，生长厚度3nm，得到第二InGaN势阱层II；
上述第二势垒层II与第二InGaN势阱层II为一周期，共生长二个周期；
在压力400mbar，温度860℃，NH3氛围下通入TMGa，生长GaN外延层，生长厚度3nm，掺杂Si，掺杂浓度约1E17cm-3，得到第二势垒层III；
在压力400mbar，温度750℃，NH3氛围下通入TEGa，生长厚度3nm的InGaN外延层，In组分占比7％，生长厚度3nm，得到第二InGaN势阱层III；
上述第二势垒层III与第二InGaN势阱层III为一周期，共生长二个周期；
最后在压力400mbar，温度860℃，NH3氛围下通入TMGa，生长GaN外延层，不掺杂，生长厚度15nm，得到GaN势垒层。
应当理解的是，本申请的应用不限于上述的举例，对本领域普通技术人员来说，可以根据上述说明加以改进或变换，所有这些改进和变换都应属于本申请所附权利要求的保护范围。
Claims (11)
1.一种LED外延结构，其特征在于，包括沿第一方向顺序层叠的第一掺杂半导体层、超晶格结构、有源层和第二掺杂半导体层，所述第一掺杂半导体层与所述第二掺杂半导体层的掺杂类型不同，所述超晶格结构包括：
沿所述第一方向顺序层叠的多个子层，各所述子层包括周期性层叠的势垒层和InGaN势阱层，沿所述第一方向位于不同所述子层中的所述势垒层的厚度递减。
2.如权利要求1所述的LED外延结构，其特征在于，沿所述第一方向所述多个子层顺序包括：
第一子层，所述第一子层包括多个周期性层叠的第一势垒层和第一InGaN势阱层；
多个第二子层，各所述第二子层包括多个周期性层叠的第二势垒层和第二InGaN势阱层，沿所述第一方向位于不同所述第二子层中的所述第二势垒层的厚度递减，
其中，所述第一InGaN势阱层中的In组分小于所述第二InGaN势阱层中的In组分。
3.如权利要求2所述的LED外延结构，其特征在于，所述第一InGaN势阱层与所述第二InGaN势阱层厚度相同。
4.如权利要求1至3中任一项所述的LED外延结构，其特征在于，位于同一所述子层中的所述势垒层厚度相同。
5.如权利要求1至3中任一项所述的LED外延结构，其特征在于，所述势垒层为掺Si半导体层。
6.如权利要求1至3中任一项所述的LED外延结构，其特征在于，各所述子层中所述势垒层和所述InGaN势阱层的层叠周期为2～4。
7.如权利要求1至3中任一项所述的LED外延结构，其特征在于，所述超晶格结构还包括：
GaN势垒层，位于所述多个子层靠近所述第二掺杂半导体层的一侧。
8.如权利要求1至3中任一项所述的LED外延结构，其特征在于，所述第一掺杂半导体层为N型半导体层，所述第二掺杂半导体层为P型半导体层。
9.如权利要求8所述的LED外延结构，其特征在于，还包括：
缓冲层和本征半导体层，其中，所述缓冲层设置于所述本征半导体层远离所述第一掺杂半导体层的一侧。
10.一种LED芯片，具有外延结构、第一电极和第二电极，其特征在于，所述外延结构为权利要求1至9中任一项所述的LED外延结构。
11.一种显示面板，其特征在于，包括：
驱动背板；以及
权利要求10所述的LED芯片，所述LED芯片中的第一电极和第二电极分别与所述驱动背板连接。
Priority Applications (1)
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| CN202121659156.2U CN215869437U (zh) | 2021-07-20 | 2021-07-20 | Led外延结构、led芯片以及显示面板 |
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| CN202121659156.2U CN215869437U (zh) | 2021-07-20 | 2021-07-20 | Led外延结构、led芯片以及显示面板 |
Publications (1)
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|---|---|---|---|---|
| CN115148869A (zh) * | 2022-07-20 | 2022-10-04 | 天津三安光电有限公司 | 发光二极管和发光装置 |
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2021
- 2021-07-20 CN CN202121659156.2U patent/CN215869437U/zh active Active
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