CN213242555U - 同步整流控制器 - Google Patents

Abstract

一种同步整流控制器，包含有变压器及同步整流开关，该同步整流控制器包含有：驱动引脚，耦合至该同步整流开关，该同步整流控制器通过驱动引脚，控制次级侧线圈与电源线之间的电性连接；高压充电引脚，耦合至次级侧线圈与同步整流开关之间的接点；及高压半导体元件，其特征在于，高压充电引脚电连接至阳极，基体可电连接至操作电源电容；通过高压半导体元件，该同步整流控制器可对操作电源电容充电。高压半导体元件包含金属氧化物半导体晶体管及具有一金属层的肖特基二极管。该金属氧化物半导体晶体管的半导体基底为第一类型，其基体形成于该深井上。第二类型的深井形成于半导体基底上，其重掺杂源设于基体上，且与基体电性上相短路。

Description

同步整流控制器

本申请是申请日为2019年10月16日、申请号为201921738440.1、发明名称为“可阻挡逆电流的金属氧化物半导体晶体管”的发明专利申请的分案申请。

技术领域

本实用新型大致涉及耐高压的金属氧化物半导体晶体管，尤其涉及整合有一肖特基二极管的金属氧化物半导体晶体管，可以阻挡逆电流。

背景技术

高压MOSFET是一种半导体元件，一般是指可以耐受超过5V以上的漏源极跨压(drain-to-source voltage)的一MOSFET。应用上，可以用来切换负载，或是用于电源管理上的在不同电压电平间的转换，或是做为高功率放大器中的功率元件。

基于规格要求，高压MOSFET需要具备有相当高的漏源极跨压的击穿电压。此外，往往因为应用上的不同，高压MOSFET更需要有一些特别的规格。举例来说，有的高压MOSFET需要有低的栅极至源极电容(gate-to-source capacitance)，可以适用于高速切换。

实用新型内容

本实用新型实施例提供一种同步整流控制器，为集成电路，适用于电源供应器(power supply)，其包含有变压器以及同步整流开关，该变压器包含有初级侧线圈以及次级侧线圈，彼此相电感耦合，该同步整流开关与该次级侧线圈相串联，该同步整流控制器包含有：驱动引脚，耦合至该同步整流开关，该同步整流控制器通过该驱动引脚，控制该次级侧线圈与电源线之间的电性连接；高压充电引脚，耦合至该次级侧线圈与该同步整流开关之间的接点；以及高压半导体元件，其特征在于，该高压充电引脚电连接至该阳极，该基体可电连接至操作电源电容；通过该高压半导体元件，该同步整流控制器可对该操作电源电容充电。其特征在于，该高压半导体元件，包含有一金属氧化物半导体晶体管以及一肖特基二极管。该金属氧化物半导体晶体管的一半导体基底为一第一类型。一第二类型的一深井形成于该半导体基底上。该第一类型的一基体形成于该深井上。该第二类型的一重掺杂源设于该基体上，且该重掺杂源与该基体电性上相短路。该肖特基二极管具有一金属层，作为该肖特基二极管的一阳极，形成于该深井上。该金属层与该深井形成一肖特基接面。

附图说明

图1显示依据本实用新型所实施的同步整流控制器12。

图2A的上半部显示高压半导体元件100a的俯视图，而下半部显示沿着俯视图中的AA线，高压半导体元件100a的剖面图。

图2B上半部也一样显示高压半导体元件100a的俯视图，但下半部显示沿着俯视图中的BB线，高压半导体元件100a的剖面图。

图3显示依据本实用新型所实施的电源供应器10。

图4显示图3中，初级侧的信号S_FLBK与次级侧的信号V_HVR的信号波形。

图5的上半部显示高压半导体元件100b的俯视图，而下半部显示沿着俯视图中的CC线，高压半导体元件100b的剖面图。

图6显示高压半导体元件100c的剖面图。

【符号说明】

10 电源供应器

12 同步整流控制器

14 初级侧控制器

16 负载

18 变压器

28 接地线

62a、62b、62c 隔离区

66P 型重掺杂区

68a、68b N 型重掺杂源

68c N 型重掺杂漏

70a、70b 控制门

72 金属层

78A、78G、78SB 金属栓塞

80P 型轻掺杂区

82 空洞

84P 型深埋轻掺杂层

100、100a、100b、100c 高压半导体元件

102 MOS

104 肖特基二极管

106 P型半导体基底

108 P型基体

110 N型深井

A 阳极

CVCC 操作电源电容

D 漏极

D1、D2 二极管

DET 检测引脚

DM DMOS区

DRV 驱动引脚

GATE 栅极

GND 接地引脚

HVR 高压充电引脚

I-_PRI 电流

I_SEC 电流

LP 初级侧线圈

LS 次级侧线圈

NMP 主功率开关

NMS 同步整流开关

Pth 主要路径

RDT 电阻

SD 肖特基区

S_FLBK 信号

SPK_NE 负突波

S_SYN 控制信号

S/B 源基极

T_CYC 开关周期

T-_OFF 关闭时间

T_ON 开启时间

VCC 操作电源引脚

V_DS 沟道电压

V_HVR 信号

V_IN 输入电压

VIN 输入电源引脚

V-_OUT 输出电压

具体实施方式

在本说明书中，有一些相同的符号，其表示具有相同或是类似的结构、功能、原理的元件，且为本领域技术人员可以依据本说明书的教导而推知。为说明书的简洁度考虑，相同的符号的元件将不再重述。

本实用新型的一实施例提供一高压MOSFET，其整合有一金属氧化物半导体场效应晶体管(metal oxide semiconductor，MOS)与一肖特基二极管(Schottky Diode)，具有一共用半导体层，该共用半导体层作为该肖特基二极管的一阴极，也作为该MOS晶体管的一漏极。该肖特基二极管顺向偏压时，该MOS可以耐受高漏源极跨压。当该肖特基二极管逆向偏压时，该肖特基二极管可以阻挡该高压MOSFET中的二极管顺向偏压所可能产生的逆电流。

图1显示依据本实用新型所实施的同步整流控制器12，可以采用一单晶芯片封装所产生。如同图1所示，同步整流控制器12具有，但是不限于，驱动引脚DRV、高压充电引脚HVR、检测引脚DET、输入电源引脚VIN、操作电源引脚VCC、以及接地引脚GND。

同步整流控制器12内部可以有以半导体工艺技术制作的高压半导体元件100。高压半导体元件100可以是一高压MOSFET，如同图1所示的，整合有MOS 102与肖特基二极管104。在图1中，MOS 102是一N型MOS，源极(source)跟基极(base)电性连接在一起，统称为源基极S/B，电性连接到操作电源引脚VCC。MOS 102的漏极D到源基极S/B连接有二极管D1，漏极D到接地引脚GND之间有二极管D2，MOS 102的漏极D到高压充电引脚HVR之间有肖特基二极管104。肖特基二极管104的阳极A电连接到高压充电引脚HVR。当高压充电引脚HVR上的信号V_HVR为负值时，肖特基二极管104可以阻挡从二极管D1、D2来的逆电流，防止同步整流控制器12烧毁。

图2A的上半部显示高压半导体元件100a的俯视图，而下半部显示沿着俯视图中的AA线，高压半导体元件100a的剖面图。图2B上半部也一样显示高压半导体元件100a的俯视图，但下半部显示沿着俯视图中的BB线，高压半导体元件100a的剖面图。图2A与图2B中都有辅助的虚线，以表明俯视图与剖面图中，相对应元件或是结构的位置关系。在一实施例中，高压半导体元件100以高压半导体元件100a实现。

高压半导体元件100a的俯视图大致可以区隔成主要的两区域：肖特基区SD以及DMOS区DM。肖特基区SD被隔离区62a所环绕，主要用来架构出图1中的肖特基二极管104。DMOS区DM大致从隔离区62a的边界延伸到图2A的最右侧，主要用来架构出图1中的MOS 102。

请参阅图2A中的剖面图。P型半导体基底106上形成有N型深井110。在DMOS区DM中，P型基体108设于N型深井110上，而P型基体108内形成有N型重掺杂源68a、68b以及P型重掺杂区66。在俯视图中，隔绝区62c所围绕的区域中有部分的N型深井110、P型基体108、N型重掺杂源68a、68b以及P型重掺杂区66。控制门70a，可以是一图案化的多晶硅，电隔绝的形成于N型重掺杂源68a、P型基体108、与N型深井110的上方，也覆盖了部分的隔绝区62c。控制门70b电隔绝的形成于N型重掺杂源68b、P型基体108、与N型深井110的上方，也覆盖了部分的隔绝区62c。隔绝区62c围绕N型重掺杂漏68c，其围绕了隔离区62a。N型重掺杂源68a、68b以及P型重掺杂区66通过金属连接短路在一起，作为MOS 102的源基极S/B。通过P型重掺杂区66，N型重掺杂源68a、68b与P型基体108电性上相短路。N型重掺杂漏68c作为MOS 102的漏极D。控制门70a作为MOS 102的栅极GATE，可以控制N型重掺杂源68a到N型深井110之间的电性连接。控制门70b可以通过金属连接与控制门70a短路在一起，用以增加MOS 102的电流驱动力。

尽管图2A与2B中，N型重掺杂源68a、68b、N型重掺杂漏68c分别在俯视图中不同的位置，但是他们都是经历相同的制造过程所同时产生，所以享有许多共同的特性。举例来说，他们都具有相同的掺杂物、相同的掺杂浓度、相同的深度。类似的，隔绝区62a、62b、62c彼此也是经历相同的制造过程所同时产生，享有一样的绝缘物与一样的厚度。如同一般半导体工艺所知的，控制门70a、70b只是在俯视图中具有不同的位置与大小，他们也是经历相同的制造过程所同时产生，所以享有许多共同的特性。

肖特基区SD被隔离区62a所环绕，在图2A的俯视图中，包含有三个不相连接的隔绝区62b。肖特基区SD内的N型深井110表面上形成有金属层72，作为肖特基二极管104的阳极A。金属层72与N型深井110形成一肖特基接面，可以提供整流功能。肖特基区SD内的N型深井110作为肖特基二极管104的阴极。通过深井110，肖特基二极管104的阴极短路到MOS 102的漏极D。换句话说，深井110是肖特基二极管104与MOS 102共用的半导体层。

金属层72可以是自我对准金属硅化物(self-aligned silicide，Salicide)工艺中所产生的金属硅化物(silicide)，也可以是接触洞(contact hole)中的金属栓塞(metalplug)。肖特基区SD中可以选择性地形成有电阻保护氧化物(resist protect oxide，RPO)。当肖特基区SD中没有RPO时，肖特基接面由金属硅化物与N型深井110接触所产生。当肖特基区SD中有RPO时，肖特基接面由金属栓塞与N型深井110接触所产生。

隔绝区62b到隔离区62a之间的距离，可以最佳化来设定肖特基二极管104的击穿电压(breakdown voltage)。隔绝区62b到隔离区62a之间的距离越近，肖特基二极管104的击穿电压越高。

N型重掺杂漏68c为浮动，意味着N型重掺杂漏68c上方并没有任何的金属连接，使其电性连接到固定电位。只是，N型重掺杂漏68c等于电性短路到N型深井110，所以N型重掺杂漏68c可能受到N型深井110的影响而有固定的电位。

图2A中也显示了当栅极GATE有适当的偏压时，电子流从N型重掺杂源68a、经过P型基体108、N型深井110、到肖特基区SD中的金属层72的主要路径Pth。浮动的N型重掺杂漏68c的存在可以调整主要路径Pth的位置，降低主要路径Pth的等效电阻。

图2A与图2B的俯视图也显示了许多的金属栓塞78A、78G、78SB，用来提供肖特基二极管104的阳极A、MOS 102的栅极GATE、以及MOS 102的源基极S/B对外的金属连接。

当图1的高压半导体元件100以图2A与图2B的的高压半导体元件100a实现时，P型半导体基底106电连接至接地引脚GND、阳极A电连接至高压充电引脚HVR、源基极S/B电连接至操作电源引脚VCC。图1中的二极管D1寄生在P型基体108与N型深井110之间的接面，而二极管D2寄生在P型半导体基底106与N型深井110之间的接面。

图3显示依据本实用新型所实施的电源供应器10，其采用图1的同步整流控制器12。

电源供应器10有变压器18，具有相互电感耦合的初级侧线圈LP以及次级侧线圈LS，分为位于相互直流隔离的初级侧以及次级侧。在初级侧有初级侧控制器14，其以信号S_FLBK开关主功率开关NMP，藉以控制流经初级侧线圈LP的电流I-_PRI。在次级侧的同步整流控制器12控制同步整流开关NMS，对流经次级侧线圈LS的电流I_SEC整流，以产生输出电压V-_OUT，对负载16供电。

同步整流控制器12的驱动引脚DRV提供控制信号S_SYN，开启或关闭同步整流开关NMS，控制次级侧线圈LS与次级侧的接地线28之间的电性连接。为了正确地整流，所以当同步整流开关NMS的沟道电压V_DS为负时，同步整流开关NMS应该被开启，将次级侧线圈LS与接地线28短路。当同步整流开关NMS的沟道电压V_DS为正时，同步整流开关NMS应该被关闭，避免损耗输出电压V-_OUT的电能。

高压充电引脚HVR电性连接到次级侧线圈LS与同步整流开关NMS之间的接点，其上有信号V_HVR。检测引脚DET与高压充电引脚HVR之间连接有电阻RDT。输入电源引脚VIN接收输出电压V-_OUT。操作电源引脚VCC连接至操作电源电容CVCC。接地引脚GND连接至接地线28。

图4显示图3中，初级侧的信号S_FLBK与次级侧的信号V_HVR的信号波形。

信号S_FLBK可以定义出开关周期T_CYC、开启时间T_ON、以及关闭时间T-_OFF。在开启时间T_ON时，信号V_HVR的电压比输出电压V_OUT高出很多，反映初级侧的输入电压V_IN。关闭时间T-_OFF刚开始时，因为一些寄生元件效应，信号V_HVR会先出现大负电压的负突波SPK_NE。之后，随着变压器18放电，信号V_HVR会是负值，但非常接近0V。变压器18放电完毕之后，信号V_HVR震荡，直到下一个开启时间T_ON开始。

在开启时间T_ON时，同步整流控制器12可以提供适当的偏压至栅极GATE，开启高压半导体元件100，从信号V_HVR汲取电流，对连接在操作电源引脚VCC上的操作电源电容CVCC充电，来提供同步整流控制器12所需要的电能。高压半导体元件100也可以耐受开启时间T_ON时，信号V_HVR所出现的高电压。

在关闭时间T-_OFF时，同步整流控制器12中的肖特基二极管104，可以阻挡信号V_HVR的负突波SPK_NE所可能导致的逆电流。如果没有肖特基二极管104，阻挡信号V_HVR的负突波SPK_NE可能导致二极管D1与D2顺向偏压，产生相当大的逆电流，可能烧毁同步整流控制器12中的元件。因为肖特基二极管104的存在，当负突波SPK_NE出现时，肖特基二极管104逆偏压，所以阻挡了逆电流的发生。

图5的上半部显示高压半导体元件100b的俯视图，而下半部显示沿着俯视图中的CC线，高压半导体元件100b的剖面图。高压半导体元件100b可以是作为图1中的高压半导体元件100。图5与图2A、2B相似或是相同部分，可以参考先前对高压半导体元件100a的说明得知，不再累述。

图5中的高压半导体元件100b，仅仅跟图2A、2B中的高压半导体元件100a，差异在于肖特基区SD内的架构。图2A、2B的肖特基区SD内有数个隔绝区62b。跟图2A、2B的肖特基区SD不同的，图5中的肖特基区SD，具有P型轻掺杂区80。P型轻掺杂区80可以在轻微掺杂漏极法(lightly-doped drain，LDD)工艺中，针对降低PMOS晶体管电场制作的P型轻掺杂区时，一起形成。在图5的俯视图中，P形轻掺杂区80包围有数个空洞(void)82，不形成P型轻掺杂区处。在图5的剖面图中，空洞82内的金属层72与N型深井110形成肖特基接面，P型轻掺杂区80与N型深井110形成PN接面。空洞82的大小可以设定肖特基二极管104的击穿电压(breakdown voltage)。空洞82越小，空洞82下方两旁的PN接面所形成的空乏区越容易连接在一起，肖特基二极管104的击穿电压就越高。

图5中的肖特基区SD内可以选择性地形成有电阻保护氧化物。当肖特基区SD中没有RPO时，肖特基接面由金属硅化物与N型深井110接触所产生。当肖特基区SD中有RPO时，肖特基接面由金属栓塞与N型深井110接触所产生。

图6显示高压半导体元件100c的剖面图。图6与图5相似或是相同部分，可以参考先前对高压半导体元件100a与100b的说明得知，不再累述。图6的高压半导体元件100c可以与图5的高压半导体元件100b共用一俯视图。比起图5的高压半导体元件100b，图6的高压半导体元件100c多了P型深埋轻掺杂层84，形成N型深井110内，在P型轻掺杂区80的下方，且大致跟P形轻掺杂区80对齐。P型深埋轻掺杂层84的存在，可以增加空洞82下方两旁的PN接面所形成的空乏区的深度，更提高肖特基二极管104的击穿电压。图6中的肖特基区SD内也可以选择性地形成有电阻保护氧化物。

以上实施例中隔绝区62a、62b、62c虽然以浅沟隔离(shallow trench isolation，STI)作为例子，但本实用新型不限于此。隔绝区62a、62b、62c也可以采用场氧化层(fieldoxide)来实施。

以上实施例中，N型重掺杂源68a、68b、N型重掺杂漏68c都可以在产生NMOS晶体管的源漏极重掺杂区时，同时形成。P型重掺杂区66可以在PMOS晶体管的源漏极重掺杂区时，同时形成。

以上所述仅为本实用新型的优选实施例，凡依本实用新型权利要求书所做的均等变化与修饰，皆应属本实用新型的涵盖范围。

Claims (9)

1.一种同步整流控制器，为集成电路，适用于电源供应器(power supply)，其包含有变压器以及同步整流开关，该变压器包含有初级侧线圈以及次级侧线圈，彼此相电感耦合，该同步整流开关与该次级侧线圈相串联，该同步整流控制器包含有：

驱动引脚，耦合至该同步整流开关，该同步整流控制器通过该驱动引脚，控制该次级侧线圈与电源线之间的电性连接；

高压充电引脚，耦合至该次级侧线圈与该同步整流开关之间的接点；以及

高压半导体元件，其特征在于，该高压半导体元件包含有：

金属氧化物半导体晶体管，包含有：

半导体基底，为第一类型；

深井，为第二类型，相反于该第一类型，形成于该半导体基底上；

基体(body)，为该第一类型，形成于该深井上；

重掺杂源，为该第二类型，设于该基体上，且该重掺杂源与该基体电性上相短路；以及

控制门，形成于该基体上，用以控制该重掺杂源与该深井之间的电性连接；以及

肖特基二极管(Schottky Diode)，包含有：

金属层，作为该肖特基二极管的阳极，形成于该深井上，该金属层与该深井形成肖特基接面，

其中，该高压充电引脚电连接至该阳极，该基体可电连接至操作电源电容，通过该高压半导体元件，该同步整流控制器可对该操作电源电容充电。

2.如权利要求1所述的该同步整流控制器，其特征在于，该金属氧化物半导体晶体管包含有：

重掺杂漏，为该第二类型，电性浮动地形成于该深井上。

3.如权利要求2所述的该同步整流控制器，其特征在于，在俯视图中，该肖特基二极管形成于肖特基区，且该重掺杂漏环绕该肖特基二极管。

4.如权利要求2所述的该同步整流控制器，其特征在于，在俯视图中，该重掺杂漏环绕隔绝区，其环绕该肖特基区。

5.如权利要求4所述的该同步整流控制器，其特征在于，该隔绝区为第一隔绝区，且在该俯视图中，该肖特基区包含有第二隔绝区，被该第一隔绝区所环绕。

6.如权利要求2所述的该同步整流控制器，其特征在于，在俯视图中，该控制门至少部分重叠于隔绝区、该深井、该基体、以及该重掺杂源。

7.如权利要求2所述的该同步整流控制器，其特征在于，在俯视图中，该肖特基二极管形成于肖特基区，其还包含有轻掺杂区，为该第一类型，且该轻掺杂区环绕该肖特基接面。

8.如权利要求7所述的该同步整流控制器，其特征在于，在剖面图中，该肖特基二极管还包含有深埋掺杂层，为该第一类型，形成于该轻掺杂区下方。

9.如权利要求8所述的该同步整流控制器，其特征在于，该深埋掺杂层大致与该轻掺杂区对齐。

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