CN210379054U - 一种碳化硅倒t形掩蔽层结构的mosfet器件 - Google Patents

Abstract

本实用新型涉及一种碳化硅倒T形掩蔽层结构的MOSFET器件，该MOSFET器件包括：栅介质层；基区，位于所述栅介质层的两侧；掩蔽层，位于所述栅介质层的下表面；漂移层，位于所述基区和所述掩蔽层的下表面；衬底层，位于所述漂移层的下表面；漏极，位于所述衬底层的表面；多晶硅层，位于所述栅介质层的内表面；栅极，位于所述多晶硅层的上表面。第一源区，位于所述基区的部分区域的上表面；第二源区，位于所述基区的其余区域的上表面；源极，位于所述第一源区和所述第二源区的上表面。本实用新型的这种MOSFET器件，通过槽栅底部的P+型掩蔽层，改变了栅介质层拐角处的电场分布，降低了器件拐角处的电场集中，提高了器件的击穿电压，提高器件的可靠性。

Description

一种碳化硅倒T形掩蔽层结构的MOSFET器件

技术领域

本实用新型属于微电子技术领域，具体涉及一种碳化硅倒T形掩蔽层结构的MOSFET器件。

背景技术

宽带隙半导体材料碳化硅具有较大的禁带宽度，较高的临界击穿电场，高热导率和高电子饱和漂移速度等优良物理和化学特性，适合制作高温，高压，大功率，抗辐照的半导体器件。在功率电子领域中，功率MOSFET 器件已被广泛应用，它具有栅极驱动简单，开关时间短等特点。

在传统的槽栅结构MOSFET中，栅介质层拐角处电场集中导致栅介质层击穿，使得器件在低于额定击穿电压下发生击穿，严重影响到器件的正向阻断特性。

实用新型内容

为了解决现有技术中存在的上述问题，本实用新型提供了一种碳化硅倒T形掩蔽层结构的MOSFET器件本实用新型要解决的技术问题通过以下技术方案实现：

本实用新型的一个实施例提供了一种碳化硅倒T形掩蔽层结构的 MOSFET器件，包括：

栅介质层；

基区，位于所述栅介质层的两侧；

掩蔽层，位于所述栅介质层的下表面；

漂移层，位于所述基区和所述掩蔽层的下表面；

衬底层，位于所述漂移层的下表面；

漏极，位于所述衬底层的表面；

多晶硅层，位于所述栅介质层的内表面；

栅极，位于所述多晶硅层的上表面；

第一源区，位于所述基区的部分区域的上表面；

第二源区，位于所述基区的其余区域的上表面；

源极，位于所述第一源区和所述第二源区的上表面。

在本实用新型的一个实施例中，所述衬底层为N型掺杂的SiC衬底。

在本实用新型的一个实施例中，所述衬底层的掺杂浓度为 5×10¹⁸～1×10²⁰/cm³。

在本实用新型的一个实施例中，所述掩蔽层为截面为倒T形的P型掩蔽层。

在本实用新型的一个实施例中，所述掩蔽层的掺杂元素为B元素或Al 元素。

在本实用新型的一个实施例中，所述B元素或者所述Al元素的掺杂浓度均为1×10¹⁸～5×10¹⁸/cm³。

在本实用新型的一个实施例中，所述第一源区的掺杂元素为B元素或者Al元素。

在本实用新型的一个实施例中，所述第二源区的掺杂元素为P元素或者N元素。

在本实用新型的一个实施例中，所述多晶硅层的掺杂元素为B元素或者Al元素，所述B元素或者所述Al元素的掺杂浓度均为1×10¹⁹～1×10²⁰/cm³。

与现有技术相比，本实用新型的有益效果：

1、本实用新型通过改变掩蔽层的结构，减小了栅漏之间的电容，增大了器件的开关速度，减小了能量损耗，降低了器件的高频工作下的散热要求；

2、本实用新型通过槽栅底部的P+型掩蔽层，改变了栅介质层拐角处的电场分布，降低了器件拐角处的电场集中，提高了器件的击穿电压，提高器件的可靠性；

3、本实用新型通过减小槽栅底部表面处P+型掩蔽层的厚度，可以减小 P+型掩蔽层与P型基区之间的JFET效应。

附图说明

图1为本实用新型实施例提供的一种碳化硅倒T形掩蔽层结构的 MOSFET器件的截面结构示意图；

图2为本实用新型实施例提供的一种碳化硅倒T形掩蔽层结构的 MOSFET器件的制备方法的流程示意图；

图3为本实用新型实施例提供的一种碳化硅倒T形掩蔽层结构的 MOSFET器件的漂移层的截面结构示意图；

图4为本实用新型实施例提供的一种碳化硅倒T形掩蔽层结构的 MOSFET器件的基区的截面结构示意图；

图5为本实用新型实施例提供的一种碳化硅倒T形掩蔽层结构的 MOSFET器件的第一源区和第二源区的截面结构示意图；

图6为本实用新型实施例提供的一种碳化硅倒T形掩蔽层结构的 MOSFET器件的沟槽的截面结构示意图；

图7为本实用新型实施例提供的一种碳化硅倒T形掩蔽层结构的 MOSFET器件的掩蔽层的截面结构示意图。

具体实施方式

下面结合具体实施例对本实用新型做进一步详细的描述，但本实用新型的实施方式不限于此。

需要说明的是，本实施例中提到的“上”“下”为该MOSFET器件结构处于图示状态时的位置关系，“长”为该MOSFET器件结构处于图示状态时的横向尺寸，“厚”为该MOSFET器件结构处于图示状态时的纵向尺寸。

实施例一

请参见图1，图1为本实用新型实施例提供的一种碳化硅倒T形掩蔽层结构的MOSFET器件的截面结构示意图。

一种碳化硅倒T形掩蔽层103结构的MOSFET器件，包括：

栅介质层101；

基区102，位于所述栅介质层101的两侧；

掩蔽层103，位于所述栅介质层101的下表面；

漂移层104，位于所述基区102和所述掩蔽层103的下表面；

衬底层105，位于所述漂移层104的下表面；

漏极106，位于所述衬底层105的表面；

多晶硅层107，位于所述栅介质层101的内表面；

栅极108，位于所述多晶硅层107的上表面；

第一源区109，位于所述基区102的部分区域的上表面；

第二源区110，位于所述基区102的其余区域的上表面；

源极111，位于所述第一源区109和所述第二源区110的上表面。

进一步地，该衬底层105为N-型的SiC衬底，该衬底层105的掺杂元素为P元素或者N元素，P元素或者N元素的掺杂浓度均为5×10¹⁸～1×10²⁰/cm³，高掺杂的衬底层105可以减少MOSFET器件的导通电阻，从而改善MOSFET器件的性能。

在一个具体实施例中，衬底层105的厚度为1～6μm。

进一步地，漂移层104为N-型的SiC漂移层104，掺杂元素为P元素或者N元素，N型漂移层104掺杂P元素或者N元素的掺杂浓度均为 1×10¹⁵～1×10¹⁶/cm³。该漂移层104主要是为了反向截至工作下承担漏极106 电压，防止器件被击穿，且掺杂浓度过高，会导致器件的导通电阻减小，击穿电压降低，掺杂浓度过低，会导致器件的导通电阻变大，击穿电压增大，因此，掺杂浓度在1×10¹⁵～1×10¹⁶/cm³的范围内，可以使器件保持正常的导通电阻和击穿电压，从而防止器件被击穿。

在一个具体实施例中，该漂移层104的厚度为8～10μm，8～10μm的厚度可以增大器件的导通电阻和击穿电压，使得器件的耐压性能增强。

进一步地，掩蔽层103为截面为倒T形的P+型掩蔽层103，该P+型掩蔽层103的掺杂元素为B元素或者Al元素，P+型掩蔽层103掺杂B元素或者Al元素的掺杂浓度均为1×10¹⁸～5×10¹⁸/cm³。该P+型掩蔽层103位于槽栅结构(也就是栅介质层101和多晶硅组成的结构)的下表面，从而改变了槽栅拐角处的电场分布，降低了器件槽栅拐角处的电场集中，提高了器件的击穿电压，提高了器件的可靠性。

当MOSFET器件不存在P+型掩蔽层103时，且MOSFET器件处于正向阻断工作模式下，由于栅介质层101拐角处电场聚集使得器件在小于理想击穿电压下击穿，为了提高器件的击穿电压，增加了P+型掩蔽层103这一结构，P+型掩蔽层103与N-型漂移层104之间会形成PN结耗尽区， MOSFET器件正向阻断时，漏极106压降降落于PN结处，改变了MOSFET 器件的电场分布，减小了槽栅拐角处的电场强度，提高了器件的击穿电压，并且，由于P+型掩蔽层103的存在，减小了器件的栅极108与漏极106的交叠面积，缓解了栅漏之间的电容耦合，减小了栅漏电容，使得开关过程中给栅漏电容充电电荷量减少，增大了器件的开关速度，同时也减少了器件的开关功耗。

进一步地，掩蔽层103的“T”形以T字结构的中间交点为基准，分为上半部分和下半部分，其中，上半部分的厚度为0.5～1μm，下半部分的长度与栅极108长度相同，厚度为0.5～1μm，由于P+型掩蔽层103与N-型漂移层 104之间会形成PN结耗尽区，耗尽区会占用漂移层104，从而会减小电流的导电路径宽度，增大了器件的导通电阻，产生JFET效应，因此，掩蔽层 103上半部分的厚度范围在0.5～1μm，下半部分的厚度范围在0.5～1μm之间，可以减小这种JFET效应，从而减小器件的导通电阻。

进一步地，基区102为P型SiC基区102，该P型基区102的掺杂元素为B元素或者Al元素。

在一个具体实施例中，P型基区102掺杂B元素或者Al元素的掺杂浓度为1×10¹⁷～3×10¹⁷/cm³，掺杂浓度过高，器件阈值电压会增高，栅充电速度降低，对器件栅极108驱动电路要求增大，掺杂浓度过低，器件阈值电压会偏低，容易导致器件栅极108驱动电路误开启，因此，在掺杂浓度为 5×10¹⁸～1×10²⁰/cm³内的浓度，会使器件阈值电压保持在正常的范围内，不会造成不必要的麻烦。

在一个具体实施例中，该P型基区102的长度为1～1.5μm，厚度为 0.5～2μm，在如图1所述的截面图中，该MOSFET器件的P型基区102有两个，分别位于栅介质层101的两侧，该P型基区102将漏极106与源极111隔离并在栅极108开启时形成导电沟道。

进一步地，第一源区109为P+型源区，该P+型源区的材料为SiC，该 P+型源区的掺杂元素为B元素或者Al元素，掺杂浓度为1×10¹⁹～1×10²⁰/cm³。

在一个具体实施例中，该第一源区109的长度为0.25～1μm，厚度为 0.25～1μm，该第一源区109用于将P型基区102连接至源极111，并且高掺杂可以降低源极111接触。

进一步地，第二源区110为N+源区，该N+源区的材料为SiC，该N+ 源区的掺杂元素为P元素或者N元素，掺杂浓度为1×10¹⁹～1×10²⁰/cm³。

在一个具体实施例中，该第二源区110的长度为0.25～1μm，厚度为 0.25～1μm。该第二源区110用于收集电流并传导至源极111。

进一步地，栅介质层101的截面为U形，该栅介质层101的材料为SiC，其厚度为0.05～0.06μm，该栅介质层101用于形成导电沟道。

进一步地，在栅介质层101的U型区域的内表面制备多晶硅层107，该多晶硅层107充满整个U型栅介质层101的U型区域，该多晶硅为P型掺杂，掺杂元素为B元素或者Al元素，掺杂浓度为1×10¹⁹～1×10²⁰/cm³。

进一步地，源极111和漏极106的材料均为Ni/Ti/Ni/Ag叠层金属材料；栅极108的材料为Al，用于形成欧姆接触。

请参见图2，图2为本实用新型实施例提供的一种碳化硅倒T形掩蔽层结构的MOSFET器件的制备方法的流程示意图；本实用新型的另一个实施例还提出了一种碳化硅倒T形掩蔽层结构的MOSFET器件的制备方法，该方法包括以下步骤：

步骤1：选取SiC衬底层105，在衬底层105的上表面生长漂移层104。

请参见图3，图3为本实用新型实施例提供的一种碳化硅倒T形掩蔽层结构的MOSFET器件的漂移层的截面结构示意图；利用外延生长工艺，在衬底层104的上表面外延生长N-型漂移层104，该漂移层104的厚度为 8～10μm，掺杂元素为P元素或者N元素，N-型漂移层104掺杂P元素或者 N元素的掺杂浓度均为1×10¹⁵～1×10¹⁶/cm³。

步骤2：在漂移层104的上表面生长基区102。

请参见图4，图4为本实用新型实施例提供的一种碳化硅倒T形掩蔽层结构的MOSFET器件的基区的截面结构示意图；利用外延生长工艺，在漂移层104的上表面外延生长P型基区102，该P型基区102的厚度为1～1.5μm，掺杂元素为B元素或者Al元素，掺杂浓度为1×10¹⁷～3×10¹⁷/cm³。

步骤3：在基区102的预设区域生长第一源区109。

请参见图5，图5为本实用新型实施例提供的一种碳化硅倒T形掩蔽层结构的MOSFET器件的第一源区和第二源区的截面结构示意图；利用外延生长工艺或例子注入工艺，在P型基区102的预设区域生长P+型源区109，该P+型源区109的掺杂元素为B元素或者Al元素，掺杂浓度为 1×10¹⁹～1×10²⁰/cm³。

步骤4：在基区102的其余区域生长第二源区110。

利用外延生长工艺或者离子注入工艺，在P型基区的其余区域生长N+ 型源区110，该N+型源区的掺杂元素为P元素或者N元素，掺杂浓度为 1×10¹⁹～1×10²⁰/cm³。

步骤5：刻蚀第二源区110，直到漂移层104中，形成沟槽。

请参见图6，图6为本实用新型实施例提供的一种碳化硅倒T形掩蔽层结构的MOSFET器件的沟槽的截面结构示意图；向下刻蚀第二源区110，一直刻蚀到漂移层104中，形成沟槽，该沟槽的长度为1～4μm，深度为2～5μm。

步骤6：在沟槽的预设区域内生长掩蔽层103，并对掩蔽层103上表面的拐角进行刻蚀，刻蚀后，在被刻蚀掉的区域淀积与漂移层104掺杂浓度相同的碳化硅材料，形成倒T形掩蔽层103。

请参见图7，图7为本实用新型实施例提供的一种碳化硅倒T形掩蔽层结构的MOSFET器件的掩蔽层的截面结构示意图；该预设区域的厚度为 1～3μm，其中对拐角进行刻蚀的深度为0.5～1μm，该T形掩蔽层103为P+ 型掩蔽层103，掺杂元素为B元素或者Al元素，掺杂浓度均为 1×10¹⁸～5×10¹⁸/cm³，刻蚀完成后，被刻蚀掉的区域用与N-型漂移层104掺杂浓度相同的碳化硅材料进行填充。

步骤7：在沟槽的其余区域的内表面氧化形成栅介质层101。

利用干氧氧化和湿氧氧化工艺，通过对沟槽其余区域四周的SiC进行氧化，形成一层厚度为0.05～0.06μm的SiO₂栅介质层109，该栅介质层109 的截面形状为U形。

步骤8：在栅介质层101内生长多晶硅层107。

在栅介质层109的U形区域内淀积形成B元素或者Al元素掺杂的P 型多晶硅层107，B元素或者Al元素的掺杂浓度为1×10¹⁹～1×10²⁰/cm³。

步骤9：在多晶硅层107的上表面制备形成栅极108；在第一源区109 和第二源区110的上表面制备形成源极111；在衬底层105的下表面制备形成漏极106。

分别在多晶硅层107的上表面淀积厚度为1～5μm的Al，形成栅极108；在第一源区109和第二源区110的上表面先淀积一层厚度为100～500nm的 Ni金属，在Ni金属的上表面淀积厚度为2～5μm的Ti/Ni/Ag叠层金属，形成源极111；在衬底层105的下表面先淀积一层厚度为100～500nm的Ni金属，在Ni金属的下表面淀积厚度为2～5μm的Ti/Ni/Ag叠层金属，形成漏极106。

本实用新型实施例制备的MOSFET器件，通过改变掩蔽层的结构，减小了栅漏之间的电容，增大了器件的开关速度，减小了能量损耗，降低了器件的高频工作下的散热要求。

此外，本实用新型实施例通过槽栅底部的P+型掩蔽层，改变了栅介质层拐角处的电场分布，降低了器件拐角处的电场集中，提高了器件的击穿电压，提高器件的可靠性。

此外，本实用新型实施例通过减小槽栅底部表面处P+型掩蔽层的厚度，可以减小P+型掩蔽层与P型基区之间的JFET效应。

此外，本实用新型通过在槽栅结构下方形成倒T型P+掩蔽层区，通过 P+掩蔽层区电场耦合起到了保护槽栅拐角的作用，并且与传统的槽栅 MOSFET结构相比，没有增加额外的面积，提高了器件的可靠性并降低了器件设计的复杂性和成本。

在本实用新型的描述中，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。

以上内容是结合具体的优选实施方式对本实用新型所作的进一步详细说明，不能认定本实用新型的具体实施只局限于这些说明。对于本实用新型所属技术领域的普通技术人员来说，在不脱离本实用新型构思的前提下，还可以做出若干简单推演或替换，都应当视为属于本实用新型的保护范围。

Claims (9)

1.一种碳化硅倒T形掩蔽层结构的MOSFET器件，其特征在于，包括：

栅介质层；

基区，位于所述栅介质层的两侧；

掩蔽层，位于所述栅介质层的下表面；

漂移层，位于所述基区和所述掩蔽层的下表面；

衬底层，位于所述漂移层的下表面；

漏极，位于所述衬底层的表面；

多晶硅层，位于所述栅介质层的内表面；

栅极，位于所述多晶硅层的上表面；

第一源区，位于所述基区的部分区域的上表面；

第二源区，位于所述基区的其余区域的上表面；

源极，位于所述第一源区和所述第二源区的上表面。

2.根据权利要求1所述的碳化硅倒T形掩蔽层结构的MOSFET器件，其特征在于，所述衬底层为N型掺杂的SiC衬底。

3.根据权利要求2所述的碳化硅倒T形掩蔽层结构的MOSFET器件，其特征在于，所述衬底层的掺杂浓度为5×10¹⁸～1×10²⁰/cm³。

4.根据权利要求1所述的碳化硅倒T形掩蔽层结构的MOSFET器件，其特征在于，所述掩蔽层为截面为倒T形的P+型掩蔽层。

5.根据权利要求4所述的碳化硅倒T形掩蔽层结构的MOSFET器件，其特征在于，所述掩蔽层的掺杂元素为B元素或Al元素。

6.根据权利要求5所述的碳化硅倒T形掩蔽层结构的MOSFET器件，其特征在于，所述B元素或者所述Al元素的掺杂浓度均为1×10¹⁸～5×10¹⁸/cm³。

7.根据权利要求1所述的碳化硅倒T形掩蔽层结构的MOSFET器件，其特征在于，所述第一源区的掺杂元素为B元素或Al元素。

8.根据权利要求1所述的碳化硅倒T形掩蔽层结构的MOSFET器件，其特征在于，所述第二源区的掺杂元素为P元素或N元素。

9.根据权利要求1所述的碳化硅倒T形掩蔽层结构的MOSFET器件，其特征在于，所述多晶硅层的掺杂元素为B元素或者Al元素，所述B元素或者所述Al元素的掺杂浓度均为1×10¹⁹～1×10²⁰/cm³。

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