CN209949115U - 一种多时钟源综合网络时统卡 - Google Patents

Abstract

本实用新型公开了一种多时钟源综合网络时统卡，包括FPGA芯片，其特征在于，所述FPGA芯片分别连接有时钟源接口和PCI‑e接口，所述时钟源接口包括天线接口、IRIG‑B码输入接口、1PPS信号输入接口和TOD码输入接口中的一种或多种，所述天线接口通过卫星信号接收机连接所述FPGA芯片，所述IRIG‑B码输入接口、所述1PPS信号输入接口和所述TOD码输入接口各通过对应的驱动器连接所述FPGA芯片。可用于网络通信设备的时间校准，支持多种时钟源编码格式，保证了多个设备异地之间时间的统一。

Description

一种多时钟源综合网络时统卡

技术领域

本实用新型涉及网络时统卡技术领域，具体来说，涉及一种多时钟源综合网络时统卡。

背景技术

在很多高速网络应用中，例如：电力、通信、视频、工业控制等行业，需要传输大量与时间相关的参量，随着技术进步对时间精度的要求越来越高。与此同时通信设备部署范围和地域越来越广，需要整个通信系统的时间统一。围绕统一时间和高精度时间的需求，很多企业和个人研发了时统设备或时统卡来满足统一时间的需求。

常用的时间同步技术（简称“授时”或“校时”）包括：短波授时、长波授时、网络授时和卫星授时。卫星授时具有精度高、覆盖范围广、全天时、全天候等优点，得到了广泛应用。利用接收导航信号并解算高精度时间信息，从而实现IRIG-B码、TOD码、NTP协议和串口输出来提供高精度授时服务的设备即为授时终端。

大多数时统设备和时统卡只需要支持卫星授时，就能得到准确的高精度时钟。但是在实际应用中，情况要复杂得多，在很多场合卫星信号很弱甚至完全收不到信号，或者有时不具备外接天线的条件。这些情况下，卫星授时就会遇到问题，难以提供长期稳定的时钟。

另外，还有一些行业选择了其他的授时方式，例如：移动通信行业常用1PPS+TOD码方式进行时钟同步。中国移动通信公司制定了企业标准QB-B-016-2010《中国移动高精度时间同步1PPS+TOD接口规范》，解决了多种时间对接场景中不同类型或不同厂家设备之间的高精度时间同步问题。

其中，TOD码信息波特率默认为9600，无奇偶校验，1个起始位（用低电平表示），1个停止位（用高电平表示），空闲帧为高电平，8个数据位。在1PPS上升沿1ms后开始传送TOD信息，并在500ms内传完。TOD协议报文发送频率为每秒1次。

对于1PPS秒脉冲，采用上升沿作为准时沿，上升时间应小于50ns，脉宽为20ms~200ms。TOD信息传送采用RS-422电平或RS-232电平方式，物理接头采用RJ45或DB9。TOD信息通过GPS时间周数和GPS时间周内秒数相结合的方式表示秒以上的时间值。

还有一些场合授时终端采用了IRIG-B码格式，对年月日时分秒进行编码提供给设备校准时间。IRIG-B直流(DC)码的接口通常采用RS-422接口。IRIG-B交流(AC)码的接口采用平衡接口。IRIG-B(DC)码的同步精度可达几十纳秒量级，IRIG-B(AC)码的同步精度一般为10～20us(微秒)。

因此，现有的校时设备在实际应用中遇到的问题如下：

1）多种时钟源共存的问题，为了节约硬件成本，通常校时设备只采用一种校时方式。最常用的是GPS卫星或北斗卫星校时技术，能够满足大多数场景的应用。这种校时方式（授时技术）有一个弱点，必需连接室外天线。在某些密闭环境，或者卫星信号很弱的情况下，这种方式就难以保证连续校时了。另外，还有一种更普遍的配置情况，在服务器机房里配备一台时统设备，向外输出授时信号，为其他设备提供统一的时间基准。时间格式可以是IRIG-B码编码格式，也可以是TOD码编码格式。这样就需要多种类型的插卡用来适配不同的时钟源。在实际工作中，由于全国各地情况不一样，时钟源类型不尽一致，如果配备多种校时卡或校时设备，就会对设备管理带来麻烦，不利于现场配置和维护。

2）时钟共享的问题。通常校时卡只负责给本机提供时钟，不考虑对外输出。如果存在多台设备需要精确校时，就需要卫星天线信号放大器和分配器，由此造成增加了设备和布线的复杂度，更会带来校时误差。

针对相关技术中的问题，目前尚未提出有效的解决方案。

实用新型内容

针对相关技术中的上述技术问题，本实用新型提出一种多时钟源综合网络时统卡，可用于网络通信设备的时间校准，支持多种时钟源编码格式，保证了多个设备异地之间时间的统一。

为实现上述技术目的，本实用新型的技术方案是这样实现的：

一种多时钟源综合网络时统卡，包括FPGA芯片，其特征在于，所述FPGA芯片分别连接有时钟源接口和PCI-e接口，所述时钟源接口包括天线接口、IRIG-B码输入接口、1PPS信号输入接口和TOD码输入接口中的一种或多种，所述天线接口通过卫星信号接收机连接所述FPGA芯片，所述IRIG-B码输入接口、所述1PPS信号输入接口和所述TOD码输入接口各通过对应的驱动器连接所述FPGA芯片。

进一步地，所述PCI-e接口上具有金手指，所述金手指分别连接电源和上位机。

进一步地，所述FPGA芯片还分别连接有恒温晶振模块和压控DAC微调模块。

进一步地，所述FPGA芯片还连接有普通晶振模块。

进一步地，所述FPGA芯片还连接有Flash存储器。

进一步地，所述卫星信号接收机为GPS接收机或北斗接收机。

进一步地，所述时钟源接口还包括IRIG-B码输出接口、1PPS信号输出接口和TOD码输出接口，所述IRIG-B码输出接口、所述1PPS信号输出接口和所述TOD码输出接口各通过对应的驱动器连接所述FPGA芯片。

进一步地，所述IRIG-B码输入接口、所述1PPS信号输入接口、所述TOD码输入接口、所述IRIG-B码输出接口、所述1PPS信号输出接口和所述TOD码输出接口均设置在所述SCSI连接器上。

进一步地，所述驱动器为RS422驱动器、TTL驱动器或RS232驱动器。

本实用新型的有益效果：可以接收IRIG-B码、TOD码、北斗/GPS时间码等多种时钟源编码格式时钟，经FPGA融合得到统一时间，采用恒温晶振获得稳定的振荡频率，通过压控DAC微调模块对恒温晶振进行微调，进一步提高晶振频率的准确性，适合各种高精度网络通信场合，一卡多能，减少了设备种类；可以输出多种格式的时钟数据，包括IRIG-B码输出、TOD码输出、1PPS信号输出等，通过多样的输出功能可为其他终端设备提供时钟源；在外部时钟源均缺失时，自守时误差控制在1天10微秒内。

附图说明

为了更清楚地说明本实用新型实施例或现有技术中的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本实用新型的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1是根据本实用新型实施例所述的多时钟源综合网络时统卡的电路框图；

图2是根据本实用新型实施例所述的卫星信号接收机的电路图；

图3是根据本实用新型实施例所述的与IRIG-B码输入接口连接的RS422驱动器的电路图；

图4是根据本实用新型实施例所述的TTL驱动器的电路图；

图5是根据本实用新型实施例所述的与TOD码输入接口连接的驱动器的电路图；

图6是根据本实用新型实施例所述的与IRIG-B码输出接口连接的RS-422驱动器的电路图；

图7是根据本实用新型实施例所述的与TOD码输出接口连接的驱动器的电路图；

图8是根据本实用新型实施例所述的恒温晶振模块的电路图；

图9是根据本实用新型实施例所述的压控DAC微调模块的电路图；

图10是根据本实用新型实施例所述的FPGA芯片的电路图一；

图11是根据本实用新型实施例所述的FPGA芯片的电路图二

图12是根据本实用新型实施例所述的FPGA芯片的电路图三；

图13是根据本实用新型实施例所述的PCI-e接口的电路图；

图14是根据本实用新型实施例所述的电源的电路图。

具体实施方式

下面将结合本实用新型实施例中的附图，对本实用新型实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本实用新型一部分实施例，而不是全部的实施例。基于本实用新型中的实施例，本领域普通技术人员所获得的所有其他实施例，都属于本实用新型保护的范围。

如图1-14所示，根据本实用新型实施例所述的一种多时钟源综合网络时统卡，包括FPGA芯片，其特征在于，所述FPGA芯片分别连接有时钟源接口和PCI-e接口，所述时钟源接口包括天线接口、IRIG-B码输入接口、1PPS信号输入接口和TOD码输入接口中的一种或多种，所述天线接口通过卫星信号接收机连接所述FPGA芯片，所述IRIG-B码输入接口、所述1PPS信号输入接口和所述TOD码输入接口各通过对应的驱动器连接所述FPGA芯片。

在本实用新型的一个具体实施例中，所述PCI-e接口上具有金手指，所述金手指分别连接电源和上位机。

在本实用新型的一个具体实施例中，所述FPGA芯片还分别连接有恒温晶振模块和压控DAC微调模块。

在本实用新型的一个具体实施例中，所述FPGA芯片还连接有普通晶振模块。

在本实用新型的一个具体实施例中，所述FPGA芯片还连接有Flash存储器。

在本实用新型的一个具体实施例中，所述卫星信号接收机为GPS接收机或北斗接收机。

在本实用新型的一个具体实施例中，所述时钟源接口还包括IRIG-B码输出接口、1PPS信号输出接口和TOD码输出接口，所述IRIG-B码输出接口、所述1PPS信号输出接口和所述TOD码输出接口各通过对应的驱动器连接所述FPGA芯片。

在本实用新型的一个具体实施例中，所述IRIG-B码输入接口、所述1PPS信号输入接口、所述TOD码输入接口、所述IRIG-B码输出接口、所述1PPS信号输出接口和所述TOD码输出接口均设置在所述SCSI连接器上。

在本实用新型的一个具体实施例中，所述驱动器为RS422驱动器、TTL驱动器或RS232驱动器。

为了方便理解本实用新型的上述技术方案，以下通过具体使用方式对本实用新型的上述技术方案进行详细说明。

本实用新型所述的多时钟源综合网络时统卡（简称“网络时统卡”）针对现有高速通信中现状，在电路设计上支持多种时钟源。网络时统卡的硬件构成框图参见附图1，接口部分从上至下依次是：

1）天线接口，天线接口（即MCX）用于连接天线，天线信号经过GPS/北斗接收机（即GPS接收机或北斗接收机）处理后既得到了地理位置信息，也同时得到了绝对时钟信息。由于卫星上的时钟为原子钟，又有地面站校准，因此卫星传送的时钟精确度非常高。GPS/北斗接收机的电路图参见附图2。MCX接口信号GNSS_ANT输入到芯片U15的第11脚，芯片U15处理后由TXD和SDA管脚输出给FPGA芯片。GPS/北斗接收机使用泰斗微电子生产的T303型接收机。

2）IRIG-B码输入接口，IRIG-B码直流DC电平为RS-422电平，经过RS-422驱动器处理接入FPGA芯片。与IRIG-B码输入接口连接的RS422驱动器的电路图参见附图3。经IRIG-B码输入接口输入的外部IRIG-B码信号RS-422_IN0和RS-422_IN1经芯片U3处理后，转换成标准信号输出给FPGA芯片。

3）1PPS信号输入接口，1PPS信号电平为TTL电平，经过TTL驱动器处理接入FPGA芯片。TTL驱动器的电路图参见附图4。经1PPS信号输入接口输入的外部1PPS信号经过芯片U7后输出给FPGA。芯片U7支持双向8路驱动，接口卡预留了更多的信号接口。

4）TOD码输入接口，TOD码信号电平为RS-232电平或者RS-422电平，经过RS-232驱动器或RS-422驱动器处理后接入FPGA。与TOD码输入接口连接的驱动器的电路图参见附图5。经TOD码输入接口输入的外部的TOD码信号如果是RS-232电平，则经过芯片U9处理输出给FPGA芯片，如果是RS-422电平，则经过芯片U6处理输出给FPGA芯片。

以上各信号接入到FPGA芯片后，由FPGA芯片分别解码得到各种时钟源的校时数据。

如果在某个节点配置了两种以上时钟源，那么FPGA芯片可以融合多种时钟源的信号，将这些信号互为备份。

从原理上，GPS卫星/北斗卫星时间、IRIG-B码时间、TOD码时间都是对UTC时间（UTC是协调世界时，又称世界统一时间、世界标准时间、国际协调时间的英文缩写）的传输，绝对时间值应该是一致的，彼此之间的误差不超过1秒。GPS卫星/北斗卫星时钟信号、IRIG-B码时钟信号都自带秒起始信号，用FPGA芯片可以检测得到准确的秒启动信号；1PPS信号每一秒发生一次电平变化，视为秒起始信号，也能检测到电平变化。

三种时钟源绝对时间的秒数值相同，秒起始信号可能会有差异，有的早有的晚，但秒信号的间隔相同，恒定为一秒。根据这两个特点，FPGA芯片进行比对后将稳定性更高的时钟源作为主时钟源，同时用另外的时钟源作为参考信号，由此可实现多个时钟源信号的融合以及互为备份。

本实用新型所述的网络时统卡支持多种时钟源格式输出，解决了时钟共享问题。当卫星天线只有一根时，可以连接到网络时统卡上，经过网络时统卡精确校时后，对外输出多种格式的时钟源信号。可支持以下格式：

1）IRIG-B码格式输出，由FPGA芯片将绝对时间按照B码格式编码，并附加上经过信号融合后的秒启动信号，由RS-422驱动器转换后通过IRIG-B码输出接口输出直流DC电平信号。与IRIG-B码输出接口连接的RS-422驱动器的电路图参见附图6。由FPGA芯片传输来的IRIG-B码信号电平经芯片U8处理后，转换成RS-422电平并通过IRIG-B码输出接口输出给外部设备。

2）TOD码格式输出，由FPGA芯片将绝对时间按照TOD码格式编码，经过RS-232驱动器和RS-422驱动器转换为两种电平信号后通过TOD码输出接口输出。与TOD码输出接口连接的驱动器的电路图参见附图7，TOD信号经过芯片U9处理成RS-232电平并通过TOD码输出接口输出给外部设备，同时经过芯片U10处理成RS-422电平并通过TOD码输出接口输出给外部设备。

3）1PPS信号输出以及其他频率的电平信号输出，在绝对时间的秒边界，由FPGA芯片输出一个高电平，作为秒起始信号，高电平宽度持续20ms以上，然后恢复低电平。如果每秒高电平的数量是一次，则为1PPS信号。也可以设置为任意频率，即设置高电平的数量。1PPS信号输出通过TTL驱动器实现，TTL驱动器的电路图参见附图4，FPGA芯片输出的1PPS信号或其他频率的电平信号经过芯片U7处理后通过1PPS信号输出接口输出到外部设备。

本实用新型所述的网络时统卡还具有恒温晶振模块及压控DAC微调模块。

恒温晶振模块采用北京上频电子生产的SFN2-MS4RB-10M型恒温晶振模块来输出高性能的10MHz时钟信号，为系统提供频率基准。恒温晶振模块包括普通晶振模块和温度控制电路，避免了温度变化对晶振频率的影响。FPGA芯片通过对晶振信号的计数得到了秒值以下的毫秒、微秒、纳秒值。恒温晶振模块的电路图参见附图8。

10MHz对应的时钟周期是100纳秒，每一秒的计数值理论上为1000万。由于工业制造的原因，实际上计数值难以达到理论值。本实用新型通过外部时钟源的周期性秒起始信号计算计数器的误差，然后通过压控DAC微调模块（即数字微调电路）对晶振的频率进行微调，趋近理论值，从而减少误差。压控DAC微调模块的电路图参见附图9。

本实用新型所述的网络时统卡的核心部件为FPGA芯片，其选用了复旦微电子FMK50系列FPGA芯片。FPGA芯片的电路图参见附图10-12。

FPGA芯片可根据秒起始信号和计数器值计算计时误差，并将计时误差转换为压控DAC微调模块的微调值输出，控制数-模转换电路，对晶振频率进行微调。

FPGA芯片通过PCI-e接口来与上位机（即计算机）的为计算机的PCI-e总线插槽连接，可为计算机中的各种应用程序提供纳秒级高精度时钟数据，计算机通过PCI-e总线设置网络时统卡的运行参数。

本实用新型所述的网络时统卡通过PCI-e接口和PCI-e总线实现与上位机的通信和数据交换。当计算机需要查询当前绝对时间时，通过PCI-e总线给FPGA芯片下达查询命令，FPGA芯片将当前的绝对时间秒值和计数器值一并反馈给计算机。由于PCI-e总线速度很快，数据在总线间传递的时延可控制在1微秒之内。PCI-e接口的电路图参见附图13。

电源用于为网络时统卡供电，电源的电路图参见附图14。

本实用新型所述的网络时统卡还具备守时功能，在外部时钟源均失效时，依靠自身的恒温晶振能保持较长时间的时钟值。由于晶振频率缺少了外部信号的微调，会产生累积误差。通过温度控制电路调节部分误差，自守时误差控制在1天10微秒内。处于守时状态时，仍然可以输出IRIG-B码信号和TOD码信号。

具体使用时，将多时钟源综合网络时统卡的PCI-e接口插入到计算机的PCI-e总线插槽中，并通过SCSI连接器连接外部多种时钟源，可为计算机的各种应用程序提供纳秒级高精度时钟，实现了各种应用环境下时间的统一。

本实用新型所述的网络时统卡具有以下特点：

1）支持IRIG-B码、TOD码、北斗/GPS时间码等多种时钟源编码格式；

2）经FPGA综合得到统一时间，实现信号融合互为备份；

3）采用恒温晶振模块获得稳定的振荡频率；

4）通过压控DAC微调模块对恒温晶振模块进行微调，可提高晶振频率的准确性；

5）时间输出格式灵活，支持IRIG-B码输出、TOD码输出、1PPS信号输出等；

6）时间精度达到100纳秒；

7）通过PCI-e总线接口与计算机通信，实现上位机控制和网络通信授时；

8）在外部时钟源均缺失时，自守时误差控制在1天10微秒内。

综上所述，借助于本实用新型的上述技术方案，可以接收IRIG-B码、TOD码、北斗/GPS时间码等多种时钟源编码格式时钟，经FPGA融合得到统一时间，采用恒温晶振获得稳定的振荡频率，通过压控DAC微调模块对恒温晶振进行微调，进一步提高晶振频率的准确性，适合各种高精度网络通信场合，一卡多能，减少了设备种类；可以输出多种格式的时钟数据，包括IRIG-B码输出、TOD码输出、1PPS信号输出等，通过多样的输出功能可为其他终端设备提供时钟源；在外部时钟源均缺失时，自守时误差控制在1天10微秒内。

以上仅为本实用新型的较佳实施例而已，并不用以限制本实用新型，凡在本实用新型的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本实用新型的保护范围之内。

Claims (9)

1.一种多时钟源综合网络时统卡，包括FPGA芯片，其特征在于，所述FPGA芯片分别连接有时钟源接口和PCI-e接口，所述时钟源接口包括天线接口、IRIG-B码输入接口、1PPS信号输入接口和TOD码输入接口中的一种或多种，所述天线接口通过卫星信号接收机连接所述FPGA芯片，所述IRIG-B码输入接口、所述1PPS信号输入接口和所述TOD码输入接口各通过对应的驱动器连接所述FPGA芯片。

2.根据权利要求1所述的多时钟源综合网络时统卡，其特征在于，所述PCI-e接口上具有金手指，所述金手指分别连接电源和上位机。

3.根据权利要求1所述的多时钟源综合网络时统卡，其特征在于，所述FPGA芯片还分别连接有恒温晶振模块和压控DAC微调模块。

4.根据权利要求1所述的多时钟源综合网络时统卡，其特征在于，所述FPGA芯片还连接有普通晶振模块。

5.根据权利要求1所述的多时钟源综合网络时统卡，其特征在于，所述FPGA芯片还连接有Flash存储器。

6.根据权利要求1所述的多时钟源综合网络时统卡，其特征在于，所述卫星信号接收机为GPS接收机或北斗接收机。

7.根据权利要求1所述的多时钟源综合网络时统卡，其特征在于，所述时钟源接口还包括IRIG-B码输出接口、1PPS信号输出接口和TOD码输出接口，所述IRIG-B码输出接口、所述1PPS信号输出接口和所述TOD码输出接口各通过对应的驱动器连接所述FPGA芯片。

8.根据权利要求7所述的多时钟源综合网络时统卡，其特征在于，所述IRIG-B码输入接口、所述1PPS信号输入接口、所述TOD码输入接口、所述IRIG-B码输出接口、所述1PPS信号输出接口和所述TOD码输出接口均设置在所述SCSI连接器上。

9.根据权利要求7所述的多时钟源综合网络时统卡，其特征在于，所述驱动器为RS422驱动器、TTL驱动器或RS232驱动器。

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