CN207732749U - 一种新型的频率合成器电路 - Google Patents

Abstract

本实用新型公开了一种新型的频率合成器电路，包括电荷泵锁相环、第一单边带混频器和第二单边带混频器，所述电荷泵锁相环的输出端通过第一多路选择器与第一单边带混频器相连接，所述第一单边带混频器的输出端直接与第二单边带混频器相连接，所述第一多路选择器的开关端直接与第二单边带混频器的输出端相连接，所述电荷泵锁相环的内部还设置有电荷泵电路，所述电荷泵电路的内部设置有第一晶体管和第二晶体管，该电路结构简单，减少了电路的功耗与芯片面积；使用的非线性电路少，增强了对输出信号的杂散抑制，同时，使用改进的单边带混频器电路及缓冲器电路使输出信号抑制杂散的能力提高且输出信号幅度稳定。

Description

一种新型的频率合成器电路

技术领域

本实用新型涉及频率合成器领域，具体为一种新型的频率合成器电路。

背景技术

系统集成直接合成频综模块是实现微波频率跳频可控，调整微波信号的输出频率变换的主要元件，在微波通信系统中起着非常重要的作用。系统集成直接合成频综模块具有工作频率宽，频率精度高，驻波较好，动态相噪高，稳定性高以及体积小、集成度高等优点因而被广泛采用，但是，它的性能等方面还存在以下不足之处：

例如，申请号为201621236620.6，专利名称为一种频率合成器的实用新型专利：

其通过由多个分立电子元器件组成多段压控振荡单元其成本低、还可以调节谐振电路中的谐振参数，输出具有不同频段的信号。通过多段压控振荡单元实现了段频率范围互不重叠且无缝衔接的频率合成，还降低了频率合成输出信号的相噪。

但是，现有的新型的频率合成器电路存在以下缺陷：

(1)目前通用频率合成器(DDS)所合成的频率杂散不高，相噪差，稳定度差，功耗较高，逐渐难以适应现在的技术潮流；

(2)传统的频率合成器(DDS)使用两个锁相环结构，使得频率合成器电路的频率转换时间短，但是同时使用两个锁相环的结构使频率合成器电路的功耗和芯片面积增加；

(3)现有的频率合成器(DDS)内部，由于使用较多的单边带混频器，导致输出信号杂散增多，同时锁相环中使用高品质因数电感会使电路的芯片面积增大。

发明内容

为了克服现有技术方案的不足，本实用新型提供一种新型的频率合成器电路，能有效的解决背景技术提出的问题。

本实用新型解决其技术问题所采用的技术方案是：

一种新型的频率合成器电路，包括电荷泵锁相环、第一单边带混频器和第二单边带混频器，所述电荷泵锁相环的输出端通过第一多路选择器与第一单边带混频器相连接，所述第一单边带混频器的输出端直接与第二单边带混频器相连接，所述第一多路选择器的开关端直接与第二单边带混频器的输出端相连接，所述电荷泵锁相环的内部还设置有电荷泵电路，所述电荷泵电路的内部设置有第一晶体管和第二晶体管，所述第一晶体管和第二晶体管之间基极相连接，所述第一晶体管和第二晶体管的集电极均连接有电源，所述第二晶体管的发射端分别连接有第三晶体管的集电极和第四晶体管的集电极，所述第三晶体管的发射极直接接地，所述第四晶体管的发射极连接有第六晶体管，所述第六晶体管的发射极连接有第五晶体管的发射极，所述第五晶体管集电极与电源相连接，所述第五晶体管和第六晶体管的发射极均连接有第七晶体管，所述第七晶体管的发射极直接接地。

进一步地，所述第一晶体管的发射极连接有第九晶体管集电极，所述第九晶体管的基极连接有第八晶体管基极，所述第九晶体管的基极与第七晶体管的基极相连接。

进一步地，所述第八晶体管的基极和集电极直接连接，所述第八晶体管的集电极还连接有负载电阻，所述负载电阻的另一端与电源相连接。

进一步地，所述第八晶体管和第九晶体管的发射极均接地。

进一步地，所述电荷泵电路的输出端还连接有环路滤波电路，所述环路滤波电路的输出端接收电荷泵电路的控制信号，所述电荷泵电路的包括第一电阻和第一电容，所述第一电阻和第一电容之间串联连接。

进一步地，所述第一电阻和第一电容的两端还并接有第二电容，所述第二电容和第一电容的连接节点处直接接地。

进一步地，所述电荷泵锁相环的输出端还通过第二多路选择器与第一单边带混频器相连接，所述电荷泵锁相环的控制端与第二单边带混频器的输入端相连接。

与现有技术相比，本实用新型的有益效果是：

(1)本实用新型的频率合成器电路，通过减少使用子电路模块数目来降低频率合成器的芯片面积和整体功耗，提出的频率合成器仅使用一个锁相环、两个多路选择器、两个单边带混频器及一个输出缓冲器实现超宽带14个子带频率输出，整体结构通过减少使用混频器的数目提高对输出杂散的抑制，且该超宽带频率合成器结构输出14个子带，其中的4个子带频率(3960MHz、4488MHz、8184MHz和8712MHz)只经过一个单边带混频器输出；

(2)本实用新型的频率合成器电路，采用双输出多路选择器电路简化四路子带信号的输出路径，用Q补偿电路对单边带混频器电路进行改进，使其抑制输出信号杂散能力增强，同时采用尾电流源稳定混频器的输出信号，提出一个缓冲电路对单边带混频器的输出信号进行放大、滤波，该电路的使用增强了频率合成器抑制杂散能力。

附图说明

图1为本实用新型的电荷泵电路图；

图2为本实用新型的控制结构示意图；

图3为本实用新型的环路滤波电路图。

具体实施方式

下面将结合本实用新型实施例中的附图，对本实用新型实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本实用新型一部分实施例，而不是全部的实施例。基于本实用新型中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本实用新型保护的范围。

如图1至图3所示，本实用新型提供了一种新型的频率合成器电路，包括电荷泵锁相环PLL、第一单边带混频器SSB1和第二单边带混频器SSB2，所述电荷泵锁相环PLL的输出端通过第一多路选择器MU1与第一单边带混频器SSB1相连接，所述第一单边带混频器SSB1的输出端直接与第二单边带混频器SSB2相连接，所述第一多路选择器MU1的开关端直接与第二单边带混频器SSB2的输出端相连接，所述电荷泵锁相环PLL的内部还设置有电荷泵电路CF，所述电荷泵锁相环PLL的输出端还通过第二多路选择器MU2与第一单边带混频器SSB1相连接，所述电荷泵锁相环PLL的控制端与第二单边带混频器SSB2的输入端相连接。

本实施例中，采用多路选择器实现上下边带频率输出。频率合成器电路中通过使用缓冲器电路对输出信号进行滤波和放大，从而得到高杂散抑制的14个子带频率输出，首先通过第一多路选择器MU1电路选择8448MHz信号输出，并注入到第一单边带混频器SSB1，与第二多路选择器MU2电路选择输出的1056MHz信号进行频率减法运算，得到7392MHz，其次该频率注入到第二单边带混频器SSB2中与264MHz的信号进行混频并输出下边带信号即可得到7128MHz的信号输出。

本实施例中，电荷泵锁相环PLL的优点是电路捕捉范围广，同时可以有效的减少相位噪声对电路的影响。

本实施例中，频率合成器电路结构简单，减少了电路的功耗与芯片面积；使用的非线性电路少，增强了对输出信号的杂散抑制，同时，使用改进的单边带混频器电路及缓冲器电路使输出信号抑制杂散的能力提高且输出信号幅度稳定。

所述电荷泵电路CF的内部设置有第一晶体管M1和第二晶体管M2，所述第一晶体管M1和第二晶体管M2之间基极相连接，所述第一晶体管M1和第二晶体管M2的集电极均连接有电源VDD，所述第二晶体管M2的发射端分别连接有第三晶体管M3的集电极和第四晶体管M4的集电极，所述第三晶体管M3的发射极直接接地GND，所述第四晶体管M4的发射极连接有第六晶体管M6，所述第六晶体管M6的发射极连接有第五晶体管M5的发射极，所述第五晶体管M5集电极与电源VDD相连接，所述第五晶体管M5和第六晶体管M6的发射极均连接有第七晶体管M7，所述第七晶体管M7的发射极直接接地，所述第一晶体管M1的发射极连接有第九晶体管M9集电极，所述第九晶体管M9的基极连接有第八晶体管M8基极，所述第九晶体管M9的基极与第七晶体管M7的基极相连接，所述第八晶体管M8的基极和集电极直接连接，所述第八晶体管M8的集电极还连接有负载电阻R，所述负载电阻R的另一端与电源VDD相连接，所述第八晶体管M8和第九晶体管M9的发射极均接地GND。

本实施例中，为解决复位信号和脉冲控制信号之间的延迟不匹配，在脉冲控制信号支路上增加一级传输门来解决电路中的延时不匹配问题，通过采用大尺寸的电流源晶体管来减小晶体管阈值电压的不匹配，同时降低了沟道长度调制效应，这样解决了电路中电流源电流大小和电流沉电流大小不匹配的问题，电路中使用晶体管M3和M4、M5和M6构成差分电荷泵来解决开关管时钟馈通和电荷注入不匹配效应。

所述电荷泵电路CF的输出端还连接有环路滤波电路RC，所述环路滤波电路RC的输出端接收电荷泵电路CF的控制信号，所述电荷泵电路CF的包括第一电阻R1和第一电容C1，所述第一电阻R1和第一电容C1之间串联连接，所述第一电阻R1和第一电容C1的两端还并接有第二电容C2，所述第二电容C2和第一电容C1的连接节点处直接接地GND。

本实施例中，电荷泵电路CF的作用是滤除电荷泵锁相环PLL输出电压中的高次谐波及噪声，并输出过滤后信号的平均分量。

对于本领域技术人员而言，显然本实用新型不限于上述示范性实施例的细节，而且在不背离本实用新型的精神或基本特征的情况下，能够以其他的具体形式实现本实用新型。因此，无论从哪一点来看，均应将实施例看作是示范性的，而且是非限制性的，本实用新型的范围由所附权利要求而不是上述说明限定，因此旨在将落在权利要求的等同要件的含义和范围内的所有变化囊括在本实用新型内。不应将权利要求中的任何附图标记视为限制所涉及的权利要求。

Claims (7)

1.一种新型的频率合成器电路，包括电荷泵锁相环(PLL)、第一单边带混频器(SSB1)和第二单边带混频器(SSB2)，其特征在于：所述电荷泵锁相环(PLL)的输出端通过第一多路选择器(MU1)与第一单边带混频器(SSB1)相连接，所述第一单边带混频器(SSB1)的输出端直接与第二单边带混频器(SSB2)相连接，所述第一多路选择器(MU1)的开关端直接与第二单边带混频器(SSB2)的输出端相连接，所述电荷泵锁相环(PLL)的内部还设置有电荷泵电路(CF)，所述电荷泵电路(CF)的内部设置有第一晶体管(M1)和第二晶体管(M2)，所述第一晶体管(M1)和第二晶体管(M2)之间基极相连接，所述第一晶体管(M1)和第二晶体管(M2)的集电极均连接有电源(VDD)，所述第二晶体管(M2)的发射端分别连接有第三晶体管(M3)的集电极和第四晶体管(M4)的集电极，所述第三晶体管(M3)的发射极直接接地(GND)，所述第四晶体管(M4)的发射极连接有第六晶体管(M6)，所述第六晶体管(M6)的发射极连接有第五晶体管(M5)的发射极，所述第五晶体管(M5)集电极与电源(VDD)相连接，所述第五晶体管(M5)和第六晶体管(M6)的发射极均连接有第七晶体管(M7)，所述第七晶体管(M7)的发射极直接接地。

2.根据权利要求1所述的一种新型的频率合成器电路，其特征在于：所述第一晶体管(M1)的发射极连接有第九晶体管(M9)集电极，所述第九晶体管(M9)的基极连接有第八晶体管(M8)基极，所述第九晶体管(M9)的基极与第七晶体管(M7)的基极相连接。

3.根据权利要求2所述的一种新型的频率合成器电路，其特征在于：所述第八晶体管(M8)的基极和集电极直接连接，所述第八晶体管(M8)的集电极还连接有负载电阻(R)，所述负载电阻(R)的另一端与电源(VDD)相连接。

4.根据权利要求2所述的一种新型的频率合成器电路，其特征在于：所述第八晶体管(M8)和第九晶体管(M9)的发射极均接地(GND)。

5.根据权利要求1所述的一种新型的频率合成器电路，其特征在于：所述电荷泵电路(CF)的输出端还连接有环路滤波电路(RC)，所述环路滤波电路(RC)的输出端接收电荷泵电路(CF)的控制信号，所述电荷泵电路(CF)的包括第一电阻(R1)和第一电容(C1)，所述第一电阻(R1)和第一电容(C1)之间串联连接。

6.根据权利要求5所述的一种新型的频率合成器电路，其特征在于：所述第一电阻(R1)和第一电容(C1)的两端还并接有第二电容(C2)，所述第二电容(C2)和第一电容(C1)的连接节点处直接接地(GND)。

7.根据权利要求1所述的一种新型的频率合成器电路，其特征在于：所述电荷泵锁相环(PLL)的输出端还通过第二多路选择器(MU2)与第一单边带混频器(SSB1)相连接，所述电荷泵锁相环(PLL)的控制端与第二单边带混频器(SSB2)的输入端相连接。