CN205038478U - 一种基于uart接口的波形发生应用ip核 - Google Patents

Abstract

本实用新型公开了涉及一种基于UART接口的波形发生应用IP核，属于FPGA架构系统的应用IP核技术领域，包括UART接口、FIFO缓冲单元、UART数据处理器、波形发生模块、逻辑控制顶层和输出接口，UART接口连接FIFO缓冲单元，FIFO缓冲单元连接UART数据处理器，UART数据处理器连接波形发生模块，逻辑控制顶层与UART数据处理器和波形发生模块相连接，波形发生模块的输出端连接输出接口。本实用新型解决了波形信号实时控制过程中调试复杂、所需时间长的问题，本实用新型具有能够产生阈值范围内任意频率与任意相位的正弦波、锯齿波和三角波；任意频率、任意相位与任意占空比的PWM波的优点。

Description

一种基于UART接口的波形发生应用IP核

技术领域

本实用新型属于FPGA架构系统的应用IP核技术领域，具体涉及一种基于UART接口的波形发生应用IP核。

背景技术

FPGA作为一种可编程逻辑器件，由于其处理数据速度快、配置灵活，经常被首选为各种系统设计中的核心处理器。对于广大使用FPGA来开发产品的用户来说，要想缩短产品研发时间，尽快实现产品所需功能以及尽最大可能的节约FPGA的板上资源，使用已有的专用功能IP核已成为一种必然的趋势，如果研发人员从底层一点点的敲击代码来完成整个系统的设计，这样不仅会浪费大量研发的时间，产品的推出时间会被严重滞后，而且对FPGA的板上资源也是一种浪费。在测量、通信领域，往往需要用到一些特定的波形信号源来完成系统设计或者实现某种功能，而且在有些特定情况下，工程人员希望能够对发生的波形信号进行实时控制与调试以满足设计要求，UART接口是一种标准的串行通信接口，其广泛应用在数据通信、计算机网络以及分布式工业系统的数据交换与通信中，通过UART接口来完成所需波形信号的在线调试与发生，可以达到简化工作的目的。因此，将UART接口和波形发生功能模块结合在一起做成IP核，提供给研发人员或工程人员使用具有很强的实际意义。

发明内容

根据以上现有技术的不足，本实用新型所要解决的技术问题是提出一种基于UART接口的波形发生应用IP核，通过将UART数据处理器和波形发生模块改装成应用IP核，解决了波形信号实时控制过程中调试复杂、所需时间长的问题，本实用新型具有能够产生阈值范围内任意频率与任意相位的正弦波、锯齿波和三角波；任意频率、任意相位与任意占空比的PWM波；以及调试出特定频率，占空比的SPWM波的优点。

为了解决上述技术问题，本实用新型采用的技术方案为：一种基于UART接口的波形发生应用IP核，所述波形发生应用IP核包括UART接口、FIFO缓冲单元、UART数据处理器、波形发生模块、逻辑控制顶层和输出接口，UART接口的输入端接收来自PC端上位机的命令数据包，UART接口的输出端连接FIFO缓冲单元，FIFO缓冲单元的输出端连接UART数据处理器的输入端，UART数据处理器的输出端连接波形发生模块的输入端，逻辑控制顶层与UART数据处理器和波形发生模块相连接，波形发生模块的输出端连接输出接口，波形发生模块通过输出接口产生所需的波形。

上述波形发生应用IP核中，所述UART数据处理器包括UART控制器、信号检测器、数据比较器、波特率发生器、移位寄存器和ROM命令参数表，信号检测器的输入端连接FIFO缓冲单元，实时监测输入信号的信号检测器连接UART控制器，数据比较器连接UART控制器并根据UART控制器的指令比较数据，波特率发生器的输入端连接UART控制器并根据UART控制器的指令产生波特率时钟，波特率发生器的输出端连接移位寄存器，移位寄存器连接UART控制器和FIFO缓冲单元，ROM命令参数表连接数据比较器和UART控制器。所述UART数据处理器还包括RAM缓存器，RAM缓存器连接数据比较器和UART控制器用以存放UART控制器接收的命令数据包，数据比较器在UART控制器的指令下对ROM命令参数表与RAM缓存器里的命令数据包进行比较。所述UART数据处理器还包括数据寄存器，数据寄存器的输入端连接数据比较器用以暂存数据比较器输出的有效数据包，数据寄存器的输出端连接波形发生模块。所述UART数据处理器还包括总线选择器和奇偶校验器，总线选择器和奇偶校验器分别连接在UART控制器上，奇偶校验器的输入端连接总线选择器用以检查奇偶校验器接收数据的奇偶校验位。所述UART数据处理器还包括记录串行数据发送或者接收数目的计数器，计数器的输入端连接波特率发生器，计数器的输出端连接UART控制器并通知UART控制器当前的计数值。上述波形发生应用IP核中，所述波形发生模块包括DDS控制器、波形选择器、相位寄存器、数据缓冲分配器、ROM波形表和波形数据分配器，波形选择器连接DDS控制器，数据缓冲分配器接收UART数据处理器中的有效数据包并对有效数据包中的命令参数进行拆分处理，数据缓冲分配器的输出端连接DDS控制器，数据缓冲分配器的输出端连接相位寄存器，相位寄存器的输出端连接波形选择器，ROM波形表连接DDS控制器和波形选择器，波形数据分配器同时连接ROM波形表和DDS控制器，波形数据分配器的输出端连接输出接口。所述命令参数包括波形控制字、相位控制字和频率控制字，频率控制字不断累加并存于相位寄存器中，相位寄存器溢出的值与相位控制字相加并输入到波形选择器中，波形控制字输入到波形选择器中。所述ROM波形表包括正弦波查询表、锯齿波查询表与三角波查询表，ROM波形表输出波形数据到波形数据分配器，波形发生模块还包括比较器，比较器连接在波形数据分配器和输出接口之间，波形数据分配器通过比较器连接输出接口，同时波形数据分配器直接连接输出接口。所述波形发生模块还包括PWM发生器，PWM发生器的输入端连接DDS控制器，PWM发生器的输出端连接输出接口，PWM发生器包括PWM数据分配器、初始相位寄存器、占空比寄存器、频率字寄存器、PWM计数器和死区控制器，PWM发生器接收的信息经过PWM数据分配器、初始相位寄存器、占空比寄存器、频率字寄存器、PWM计数器和死区控制器的处理输出PWM数据。

本实用新型有益效果是:本实用新型以FPGA架构系统为基础,实现带UART接口的波形发生应用IP核的设计，其硬件设计灵活、配置操作简单、可移植性强，通过在波形发生功能基础上添加UART接口，使得用户可以实时控制波形的发生，以及完成发生波形的在线调试，这样使得本实用新型使用起来很方便，从而大大降低了用户的工作量，通过将UART接口和波形发生功能封装成IP核，使得用户在使用FPGA开发产品或实现某种设计时可以直接使用该IP核完成设计，这样就能够极大的减小FPGA的资源浪费以及给用户开发或设计带来方便。

附图说明

下面对本说明书附图所表达的内容及图中的标记作简要说明：

图1是本实用新型的具体实施方式的系统框图；

图2是本实用新型的具体实施方式的UART数据处理器原理框图；

图3是本实用新型的具体实施方式的波形发生模块原理框图；

图4是本实用新型的具体实施方式的PWM发生器原理框图；

图5是本实用新型的具体实施方式的UART接口与输出接口的Verilog语言描述示意图；

图6是本实用新型的具体实施方式的命令数据包格式示意图；

图7是本实用新型的具体实施方式的构建方法流程框图。

具体实施方式

下面对照附图，通过对实施例的描述，本实用新型的具体实施方式如所涉及的各构件的形状、构造、各部分之间的相互位置及连接关系、各部分的作用及工作原理、制造工艺及操作使用方法等，作进一步详细的说明，以帮助本领域技术人员对本实用新型的发明构思、技术方案有更完整、准确和深入的理解。

如图1至图6所示，一种基于UART接口的波形发生应用IP核，波形发生应用IP核包括UART接口、FIFO缓冲单元、UART数据处理器、波形发生模块、逻辑控制顶层和输出接口，UART接口的输入端接收来自PC端上位机的命令数据包，UART接口的输出端连接FIFO缓冲单元，FIFO缓冲单元的输出端连接UART数据处理器的输入端，UART数据处理器的输出端连接波形发生模块的输入端，逻辑控制顶层与UART数据处理器和波形发生模块相连接，波形发生模块的输出端连接输出接口。UART接口接收来自PC端上位机的命令数据包，传输给FIFO缓冲单元，FIFO缓冲单元将命令数据包传输给UART数据处理器进行处理，处理后的命令数据包传输给波形发生模块，所述波形发生模块通过连接的输出接口输出所需产生的波形。

如图2所示，UART数据处理器包括UART控制器、信号检测器、数据比较器、波特率发生器、移位寄存器、ROM命令参数表、RAM缓存器、数据寄存器、总线选择器、奇偶校验器和计数器，信号检测器的输入端连接FIFO缓冲单元，实时监测输入信号的信号检测器连接UART控制器，数据比较器连接UART控制器并根据UART控制器的指令比较数据，波特率发生器的输入端连接UART控制器并根据UART控制器的指令产生波特率时钟，波特率发生器的输出端连接移位寄存器，移位寄存器连接UART控制器和FIFO缓冲单元，移位寄存器的输出端连接波特率发生器，ROM命令参数表连接数据比较器和UART控制器。信号检测器实时监测输入信号，若发现新数据立即通知UART控制器，波特率发生器在UART控制器的控制下产生波特率时钟，移位寄存器在波特率时钟的驱动下同步地接收FIFO缓冲单元输入的命令数据包，并将其传输给UART控制器，或者将UART控制器内部数据通过移位寄存器输出给FIFO缓冲单元，UART控制器将接收的命令数据存放在与其连接的RAM缓存器中。

RAM缓存器连接数据比较器和UART控制器用以存放UART控制器接收的指令数据，数据比较器在UART控制器的指令下对ROM命令参数表与RAM缓存器里的命令数据包进行比较。数据比较器在UART控制器的使能下对ROM命令参数表与RAM缓存器里的命令数据包进行比较，若接收到的命令数据包非系统预设的命令参数，RAM缓存器清除缓存的该命令数据，若符合系统预设的命令参数，数据比较器将甄别后的有效数据包传输给数据寄存器。

数据寄存器的输入端连接数据比较器用以暂存数据比较器输出的有效数据包，数据寄存器的输出端连接波形发生模块。总线选择器和奇偶校验器分别连接在UART控制器上，奇偶校验器的输入端连接总线选择器用以检查奇偶校验器接收数据的奇偶校验位。总线选择器选择奇偶校验器的输入数据是发送总线还是数据接收总线，奇偶校验器在数据接收时，检查已接收数据的奇偶校验位是否正确，在数据发送时产生奇偶校验位附加于待发送的数据后。计数器用以记录串行数据发送或者接收数目的，计数器的输入端连接波特率发生器，计数器的输出端连接UART控制器并通知UART控制器的计数器的计数值，即计数到某值时通知UART控制器。

如图3所示，波形发生模块包括DDS控制器、波形选择器、相位寄存器、数据缓冲分配器、ROM波形表、波形数据分配器和PWM发生器，波形选择器连接DDS控制器，数据缓冲分配器接收UART数据处理器中的有效数据包并对有效数据包中的命令参数进行拆分处理，数据缓冲分配器的输出端连接DDS控制器，数据缓冲分配器的输出端连接相位寄存器，相位寄存器的输出端连接波形选择器，ROM波形表连接DDS控制器和波形选择器，波形数据分配器同时连接ROM波形表和DDS控制器，波形数据分配器的输出端连接输出接口。

上述命令参数包括波形控制字、相位控制字和频率控制字，所述频率控制字在时钟的驱动下不断累加并存于相位寄存器，相位寄存器溢出的值与相位控制字相加并输入波形选择器中，波形控制字输入到波形选择器中，波形选择器与ROM波形表相连接。ROM波形表包括正弦波查询表、锯齿波查询表与三角波查询表，ROM波形表输出波形数据到波形数据分配器，波形发生模块还包括比较器，比较器连接在波形数据分配器和输出接口之间，波形数据分配器通过比较器连接输出接口，同时波形数据分配器直接连接输出接口，波形数据分配器在DDS控制器的控制下将接收的波形数据接入比较器后输出或者直接由输出接口输出。

如图4所示，PWM发生器的输入端连接DDS控制器，PWM发生器的输出端连接输出接口，PWM发生器包括PWM数据分配器、初始相位寄存器、占空比寄存器、频率字寄存器和PWM计数器，DDS控制器的输出端连接PWM数据分配器,DDS控制器同时连接PWM计数器和死区控制器，PWM数据分配器同时连接初始相位寄存器、占空比寄存器和频率字寄存器,初始相位寄存器、占空比寄存器和频率字寄存器连接到PWM计数器,PWM计数器连接死区控制器,死区控制器连接输出接口。PWM发生器接收的信息经过PWM数据分配器、初始相位寄存器、占空比寄存器、频率字寄存器和PWM计数器的处理输出PWM数据，具体数据过程为：PWM发生器接收数据缓冲分配器传输给DDS控制器的有效数据包，将其拆分并分配给上述寄存器，PWM计数器连接有死区控制器，其在DDS控制器的控制下接收上述寄存器的值并做运算后输出PWM数据，PWM数据经死区控制器后由输出接口输出。

本实用新型采用Verilog硬件语言以FPGA架构系统为基础,通过UART接口接收命令数据包来完成波形发生和在线调试的功能，其能够产生阈值范围内任意频率与任意相位的正弦波、锯齿波和三角波；任意频率、任意相位与任意占空比的PWM波；以及调试出特定频率，占空比的SPWM波。

具体实现原理为：UART接口即通用异步收发器传输器接口,如图5所示，其包括时钟线(clk)，数据接收线(rs232_rx)，数据发送线(rs232_tx)，用户在使用该IP核时，在依赖于FPGA芯片的基础上，通过Verilog硬件语言进行编程，在顶层中例化该IP核的UART接口和输出接口，这样就能实现与PC端的上位机通信，当然，这种通信还需借助于TTL转RS232电平的硬件设备，以实现FPGA与PC端传输线的电平匹配，用户要实现波形的发生和调试功能需借助于PC端的上位机输入控制命令，PC端的上位机将控制命令自动打包成命令数据包，通过UART接口发送给FPGA，FPGA接收到该命令数据包后再对控制命令进行处理以完成所需实现的功能。

上位机打包命令数据包的格式有两种，根据用户是否输入产生PWM波来区分，当不产生PWM波时，如图6所示，其格式由1Byte起始信号+1Byte波形参数+1Byte相位参数+10Byte频率参数+3Byte相位参数+1Byte结束信号构成，当产生PWM时其格式与上述相同，只是在3Byte相位参数后与1Byte结束信号前插入了3Byte的占空比参数，起始信号为大写字母“A”，波形参数有5种，大写字母“S”代表正弦波；“T”代表三角波；大写字母“W”代表锯齿波；“P”代表PWM波；“M”代表SPWM波，也就是说每个数据包有16个字节或者19个字节，FPGA接收端可以通过检测起始信号与结束信号来区别或者处理每个命令数据包，命令数据包的打包有上位机自动完成，用户只需在上位机面板上选择输入对应的参数即可，频率参数的输入范围为0至1000000000的整数，即本实用新型可以实现的频率输出为0Hz至1MHz；相位参数为0至360的整数，输入的相位参数X与相位值Y之间的计算公式为：Y＝2π*(X/360)；占空比参数的输入范围为0至100的整数，0代表占空比为0％，100代表占空比为100％，依次类推，输入的占空比参数值与占空比之间呈比例关系；结束信号为大写字母“E”，FPGA端接收到命令数据包后，将其进行拆分处理，根据上述参数格式，就能翻译出用户发出的控制命令。

命令数据包通过数据接收线(rs232_rx)传输给FIFO后再传输给UART数据处理器，信号检测器监测到命令数据包的输入，通知UART控制器，UART控制器控制波特率发生器和移位寄存器，使得移位寄存器在波特率时钟的驱动下同步地接收rs232_rx上的串行数据，并将数据传输给UART控制器，UART再将数据传输给RAM缓存器，在UART控制器的控制下RAM缓存器与ROM命令参数表的命令参数数据被读出，送入比较器进行比较，若FPGA接收到正确的命令参数，数据比较器就将命令数据包的包头和包尾去掉，即把起始信号和结束信号去掉，再将命令数据包存入数据寄存器中，这时的数据包被称为有效数据数据包，若FPGA接收到的命令参数与ROM命令参数表里的数据不符，系统就舍弃该命令数据包，计数器模块的功能是记录串行数据发送或者接收的数目，在计数到某数值时通知UART控制器，奇偶校验器的功能是根据奇偶校验的设置和输入数据计算出相应的奇偶校验位，它是通过纯组合逻辑实现的，串口在传输1Byte数据时需要在8Bit数据后加上奇偶校验位，这样能提高数据传输的准确性，总线选择器用于选择奇偶校验器的输入是数据发送总线还是数据接收总线，在接收数据时,总线选择器将数据接收总线连接到奇偶校验器的输入端，来检查已接收数据的奇偶校验位是否正确；而在发送数据时，总线选择器将数据发送总线连接到奇偶校验器的输入端，UART控制器就能够获取并且保存待发送序列所需的奇偶校验位，当FPGA接收到的数据不符合命令数据包的内容或格式时，UART数据处理器就通过数据发送线(rs232_tx)发送字符串“Waring！”的警告信息给PC端的上位机。

波形发生模块读取数据寄存器里的有效数据包，输入数据缓冲分配器中，数据缓冲分配器对有效数据包区分后进行拆分，若检测到有效数据包的第一个字符为“P“，即接收到产生PWM波的命令时，则不拆分有效数据包，通过DDS控制器将有效数据包传输给PWM发生器处理，若第一个字符为其它波形参数字符，则对有效数据包里的命令参数进行拆分转换，拆分转换出对应的波形控制字、频率控制字与相位控制字，我们利用DDS即直接数字式频率合成器技术来实现波形的发生，其原理为：在波形发生模块中构建一个相位累加器，其由一个累加器和相位寄存器组成，它的作用是在基准时钟源的作用下进行线性累加，当产生溢出时便完成一个周期，即DDS的一个频率周期，其中频率控制字的位宽为K位，作为累加器的一个输入，累加器的另一个输入端位宽为N位(N>K)，每来一个时钟，频率字与累加器的另一个输入相加的结果存入相位寄存器，再反馈给累加器，这相当于每来一个时钟，相位寄存器的输出就累加一次，相位寄存器的输出值与相位控制字相加，并以此作为ROM波形表的地址，每当累加器的值溢出一次，输入加法器的值就加一，相应的，作为ROM波形表的地址就加一，而ROM波形表的地址中保存波形的幅度值，这些离散的幅度值经DAC和PLF便可还原为模拟波形。

相位累加器获得的地址值要经过波形选择器才能送入ROM波形表中读取数据，波形选择器按接收到的波形控制字将地址值送入对应的ROM波形表中的查询表内，ROM波形表由正弦波查询表、锯齿波查询表与三角波查询表组成，其相互独立，内部分别存放正弦波、锯齿波以及三角波的数字化波形数据，在DDS控制器输出的时钟使能下，将所需发生波形的地址值送入对应的查询表里读出波形数据，波形数据通过波形数据分配器由输出接口输出，这样就能产生数字化的波形，当波形选择器接收到的波形参数为“M”即要产生SPWM波时，波形发生原理有别于上述，此时，DDS控制器同时使能正弦波查询表和锯齿波查询表，而且波形选择器同时将地址值送入正弦波查询表和锯齿波查询表，从正弦波查询表和锯齿波查询表里读出的数据传入波形数据分配器，波形数据分配器在DDS控制器的作用下将正弦波数据和三角波数据送入比较器进行比较，当三角波的幅值大于正弦波时，比较器输出高电平“1”；当三角波的幅值小于正弦波时，比较器输出低电平“0”，将比较器直接接入输出接口，就能实现SPWM波的输出。

PWM波的产生原理与上述类似，其也是借助于PWM数据分配器对有效数据包里的命令参数进行拆分，拆分出对应的频率参数、相位参数以及占空比参数，然后分别将其送入频率字寄存器、占空比寄存器和初始相位寄存器中，PWM计数器接收这些数据进行计算，从而输出PWM波，输出的PWM波通过死区控制器后接入输出接口,死区控制器的作用是防止输出的PWM波形数据出现异常值，超出所设定的阈值范围。

输出接口的Verilog硬件语言描述如图4所示，wave_sin代表正弦波输出数据线；wave_tri代表三角波输出数据线；wave_saw代表锯齿波输出数据线；wave_pwm代表PWM波输出数据线；wave_spwm代表SPWM波输出数据线，波形发生模块所产生的波形数据只是一系列离散的数字化信号，其产生的波形数据从对应的波形输出数据线输出，用户要想得到相应模拟波形信号，只需从该IP核的输出接口输入数字化的波形数据给DA转换器件以完成数模转换，这样就能的到相应的模拟波形信号。

逻辑控制顶层是整个系统的控制核心，其通过例化UART控制器与DDS控制器，来控制它们的运转以及两者之间的数据传输。综上所述，本实用新型在基于FPGA架构系统上利用Verilog硬件描述语言完成IP核的开发，该IP核提供了一个与上位机通信的UART接口和一个输出数字化波形数据的输出接口，其接收来自PC端上位机的命令数据包，然后按照参数命令来完成相应的波形输出，用户可以在FPGA开发设计中例化该IP核来完成项目的开发或实现所需功能设计，而且由于波形的输出是实时可控的，用户可以借助于该IP核完成发生波形的在线调试。

上面结合附图对本实用新型进行了示例性描述，显然本实用新型具体实现并不受上述方式的限制，只要采用了本实用新型的方法构思和技术方案进行的各种非实质性的改进，或未经改进将本实用新型的构思和技术方案直接应用于其它场合的，均在本实用新型的保护范围之内。本实用新型的保护范围应该以权利要求书所限定的保护范围为准。

Claims (10)

1.一种基于UART接口的波形发生应用IP核，其特征在于，所述波形发生应用IP核包括UART接口、FIFO缓冲单元、UART数据处理器、波形发生模块、逻辑控制顶层和输出接口，UART接口的输入端接收来自PC端上位机的命令数据包，UART接口的输出端连接FIFO缓冲单元，FIFO缓冲单元的输出端连接UART数据处理器的输入端，UART数据处理器的输出端连接波形发生模块的输入端，逻辑控制顶层与UART数据处理器和波形发生模块相连接，波形发生模块的输出端连接输出接口，波形发生模块通过输出接口产生所需的波形。

2.根据权利要求1所述的基于UART接口的波形发生应用IP核，其特征在于，所述UART数据处理器包括UART控制器、信号检测器、数据比较器、波特率发生器、移位寄存器和ROM命令参数表，信号检测器的输入端连接FIFO缓冲单元，实时监测输入信号的信号检测器连接UART控制器，数据比较器连接UART控制器并根据UART控制器的指令比较数据，波特率发生器的输入端连接UART控制器并根据UART控制器的指令产生波特率时钟，波特率发生器的输出端连接移位寄存器，移位寄存器连接UART控制器和FIFO缓冲单元，ROM命令参数表连接数据比较器和UART控制器。

3.根据权利要求2所述的基于UART接口的波形发生应用IP核，其特征在于，所述UART数据处理器还包括RAM缓存器，RAM缓存器连接数据比较器和UART控制器用以存放UART控制器接收的命令数据包，数据比较器在UART控制器的指令下对ROM命令参数表与RAM缓存器里的命令数据包进行比较。

4.根据权利要求2所述的基于UART接口的波形发生应用IP核，其特征在于，所述UART数据处理器还包括数据寄存器，数据寄存器的输入端连接数据比较器用以暂存数据比较器输出的有效数据包，数据寄存器的输出端连接波形发生模块。

5.根据权利要求2所述的基于UART接口的波形发生应用IP核，其特征在于，所述UART数据处理器还包括总线选择器和奇偶校验器，总线选择器和奇偶校验器分别连接在UART控制器上，奇偶校验器的输入端连接总线选择器用以检查奇偶校验器接收数据的奇偶校验位。

6.根据权利要求2所述的基于UART接口的波形发生应用IP核，其特征在于，所述UART数据处理器还包括记录串行数据发送或者接收数目的计数器，计数器的输入端连接波特率发生器，计数器的输出端连接UART控制器并通知UART控制器当前的计数值。

7.根据权利要求1所述的基于UART接口的波形发生应用IP核，其特征在于，所述波形发生模块包括DDS控制器、波形选择器、相位寄存器、数据缓冲分配器、ROM波形表和波形数据分配器，波形选择器连接DDS控制器，数据缓冲分配器接收UART数据处理器中的有效数据包并对有效数据包中的命令参数进行拆分处理，数据缓冲分配器的输出端连接DDS控制器，数据缓冲分配器的输出端连接相位寄存器，相位寄存器的输出端连接波形选择器，ROM波形表连接DDS控制器和波形选择器，波形数据分配器同时连接ROM波形表和DDS控制器，波形数据分配器的输出端连接输出接口。

8.根据权利要求7所述的基于UART接口的波形发生应用IP核，其特征在于，所述命令参数包括波形控制字、相位控制字和频率控制字，频率控制字不断累加并存于相位寄存器中，相位寄存器溢出的值与相位控制字相加并输入到波形选择器中，波形控制字输入到波形选择器中。

9.根据权利要求7所述的基于UART接口的波形发生应用IP核，其特征在于，所述ROM波形表包括正弦波查询表、锯齿波查询表与三角波查询表，ROM波形表输出波形数据到波形数据分配器，波形发生模块还包括比较器，比较器连接在波形数据分配器和输出接口之间，波形数据分配器通过比较器连接输出接口，同时波形数据分配器直接连接输出接口。

10.根据权利要求7所述的基于UART接口的波形发生应用IP核，其特征在于，所述波形发生模块还包括PWM发生器，PWM发生器的输入端连接DDS控制器，PWM发生器的输出端连接输出接口，PWM发生器包括PWM数据分配器、初始相位寄存器、占空比寄存器、频率字寄存器、PWM计数器和死区控制器，PWM发生器接收的信息经过PWM数据分配器、初始相位寄存器、占空比寄存器、频率字寄存器、PWM计数器和死区控制器的处理输出PWM数据。