CN203289407U - 应用于整数分频锁相环中的杂散抑制鉴频鉴相器电路 - Google Patents
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Abstract
一种应用在整数分频锁相环中的带杂散抑制功能的鉴频鉴相器电路。此鉴频鉴相器电路包括两个二分频电路，两个基于动态触发器的相位频率检测器,随机信号产生逻辑电路和数字选择逻辑电路。首先由两个二分频电路将晶振输入的参考时钟信号REF_1和锁相环中整数除法器反馈来的信号DIV_1进行二分频操作到的信号REF_2和DIV_2。两路相位频率检测器PFD1和PFD2分别探测REF_1,DIV_1和REF_2，DIV_2信号得出相应的包含相位频率信息的时钟脉冲输入到数字选择逻辑电路中。数字选择逻辑电路包含一些选择器，由随机信号产生逻辑电路输出的随机信号驱动，将PFD1和PFD2产生的脉冲信号UP_1,DN_1和UP_2，DN_2经过驱动后随机化输出到其后的电荷泵电路，以实现将杂散信号分散以便降低其功率谱密度，实现杂散抑制的效果。
Description
技术领域
本实用新型涉及模拟锁相环领域，具体的涉及一种应用于整数分频锁相环中的杂散抑制的鉴频鉴相器电路。
背景技术
锁相环是收发器中的一个重要的模块，它被用来提供本机震荡信号，随着无线通讯领域的快速发展，收发器对于锁相环的各种性能的要求也越来越高，尤其是相位噪声，杂散和功耗这3项指标越来越被关注。
整数分频的锁相环一般由鉴频鉴相器、电荷泵、环路滤波器、压控振荡器和除法器构成。其中，鉴频鉴相器用来探测由晶振输入的参考信号和由除法器反馈回来的信号之间的相位和频率差信息，并转换成宽度不等的电压脉冲输出。电荷泵电路将鉴频鉴相器输出的宽度不等的电压脉冲转换成相应的电流脉冲，对电荷泵后级的环路滤波器进行充电或者放电。环路滤波器的电压输出端直接接到压控振荡器的控制电压输入端来控制振荡器输出的频率。除法器一般是一个可编程的分频电路，它将压控振荡器的高频输出信号分频成低频信号反馈到鉴频鉴相器中。
对于锁相环输出中的杂散信号，很大一部分是由于电荷泵在参考频率下开关时引入的噪声造成的。这种频率和参考信号相同的注入噪声会在环路滤波器的输出造成小的电压波动从而调制压控振荡器以至输出本振信号两边带出现较大的参考杂散。
发明内容
由参考杂散的产生原因可以推想而知，如果能将环路滤波器输出的和参考信号同频率的电压波动随机化和平均化，那么压控振荡器的输出频谱就较平顺包含了较低的杂散能量。电荷泵在锁相环锁定时以参考频率开关MOS管从而产生与参考信号同频率的噪声，如果能在锁相环锁定时随机化电荷泵的开关频率，则能实现噪声电压波动的随机性，从而达到抑制杂散的目的。
基于随机化电荷泵开关频率的思想，由于电荷泵的开关控制信号来源于鉴频鉴相器，可以在鉴频鉴相器中引入随机时钟信号，通过合适的逻辑控制电路，使得原本鉴频鉴相器输出的和参考时钟同频率的脉冲电压频率随机化，这样电荷泵的注入电流噪声频率也就随机化，达到了环路滤波器输出噪声电压波动随机化的目标。
为解决现有技术中存在的上述技术问题，本实用新型提出了一种应用于整数分频锁相环中的杂散抑制鉴频鉴相器电路，可以有效抑制了锁相环输出频谱上的参考杂散。
本实用新型的设计思想是：
一种应用在整数分频锁相环中的带杂散抑制功能的鉴频鉴相器电路。此鉴频鉴相器电路包括两个二分频电路，两个基于动态触发器的相位频率检测器（PFD）,随机信号产生逻辑电路和数字选择逻辑电路。首先由两个二分频电路将晶振输入的参考时钟信号REF_1和锁相环中整数除法器反馈来的信号DIV_1进行二分频操作到的信号REF_2和DIV_2。两路相位频率检测器PFD1和PFD2分别探测REF_1,DIV_1和REF_2，DIV_2信号得出相应的包含相位频率信息的时钟脉冲输入到数字选择逻辑电路中。数字选择逻辑电路包含一些选择器，由随机信号产生逻辑电路输出的随机信号驱动，将PFD1和PFD2产生的脉冲信号UP_1,DN_1和UP_2，DN_2经过驱动后随机化输出到其后的电荷泵电路，以实现将杂散信号分散以便降低其功率谱密度，实现杂散抑制的效果。
本实用新型提出的鉴频鉴相器电路包含了两个相位频率检测器PFD，但它们工作在不同的频率下，它们的工作频率相差2倍。这种相位频率检测器基于带复位功能的动态D触发器来探测输入信号的上升沿，并包括其后跟随的反相器和与门、延迟单元，该相位频率检测器是本鉴频鉴相器电路的基本组成单元。由于本鉴频鉴相器电路中两个相位频率检测器工作在不同的频率下，本鉴频鉴相器电路包括两个由动态D触发器的输出QB端接到输入该动态D触发器D端而构成的二分频电路，来提供信号给工作在较低频率下的相位频率检测器。本鉴频鉴相器电路中还包括一个随机信号产生逻辑电路来产生随机信号以驱动后级的数字选择逻辑电路。随机信号产生逻辑电路由4个动态D触发器，一个异或门，一个延迟单元和一个选择器组成。选择器由输入参考信号经过上述二分频电路后得到的较低频率信号控制，这种独特的连接方式提供了更加可靠稳定的随机信号。所述数字选择逻辑电路采用了三个选择器，第一级选择器由外部输入控制，来决定是采用固定的参考信号还是采用随机信号，第二级是2个并联的选择器，由第一级选择器的输出来控制输出UP_1，DN_1或者UP_2,DN_2信号。一旦第一级选择器输出了随机信号，则第二级随机输出UP_1，DN_1或者UP_2,DN_2信号，随机化了电荷泵的开关频率。
本实用新型的具体技术方案如下：
一种应用于整数分频锁相环中的杂散抑制鉴频鉴相器电路，包括两个二分频电路、两个基于动态触发器的相位频率检测器PFD、一个随机信号产生逻辑电路和一个数字选择逻辑电路；数字选择逻辑电路后连接有两个驱动电路；
随机信号产生逻辑电路的输入端连接晶振输入信号的参考时钟信号REF_1信号输出端，随机信号产生逻辑电路输出随机信号Ran_C；
由第一二分频电路将晶振输入的参考时钟信号REF_1进行二分频，得到信号REF_2；由第二二分频电路将锁相环中整数除法器反馈来的信号DIV_1进行二分频，得到信号DIV_2；
第一相位频率检测器PFD1的两输入端分别连接第一二分频电路的信号REF_1和信号DIV_1输出端，第一相位频率检测器PFD1输出相应的包含相位频率信息的时钟脉冲信号UP_1和信号DN_1；
第二相位频率检测器PFD2的两输入端分别连接第二二分频电路的信号REF_2和信号DIV_2输出端，第二相位频率检测器PFD2输出相应的包含相位频率信息的时钟脉冲信号UP_2和信号DN_2；
所述第一频率检测器PFD1的工作频率高于第二相位频率检测器PFD2；
数字选择逻辑电路的信号UP_1、信号DN_1、信号UP_2和信号DN_2输入端分别连接第一相位频率检测器PFD1的信号UP_1和信号DN_1输出端，以及第二相位频率检测器PFD2的信号UP_2和信号DN_2输出端；
数字选择逻辑电路的控制信号输入端分别连接随机信号产生逻辑电路信号Ran_C输出端和外部输入信号INPUT；数字选择逻辑电路的信号输出端输出信号UP和DN；UP信号经过一个驱动电路得到互补信号为UPP和UPN，它们频率相同但是电平极性相反；DN信号经过另一个驱动电路得到互补信号为DNP,DNN，它们频率相同但是电平极性相反。
所述第一、二二分频电路相同；二分频电路是由一个将QB端信号反馈到D端的基于真单相时钟结构的D触发器构成；D触发器的Q端为频率输出端，D触发器的时钟信号输入端为频率输入端。
特征是所述两个相位频率检测器的结构相同；
对于任一相位频率检测器，其结构是包括两个D触发器，两个D触发器的D输入端接电源VDD；
第一D触发器的时钟信号输入端接信号REF_1或信号REF_2；第二D触发器的时钟信号输入端接信号DIV_1或信号DIV_2；
第一D触发器的 Q端连接两级反相器，两个反相器依次连接构成第一组反相器；第二D触发器的 Q端连接两级反相器，两个反相器依次连接构成第二组反相器；第一、二组反相器中个各个反相器相同；
第一、二组反相器的输出端连接到二输入与门，与门输出端是连接两级延迟电路；
两个延迟电路都是由反相器和电容构成，其中，反相器的输入端作为延迟电路的输入端，反相器的输出端作为延迟电路的输出端，并且，反相器的输出端通过电容接地；
两延迟电路中的反相器参数相同，第二级延迟电路中的电容的容值是第二级延迟电路中的电容的容值的1.5倍。
所述随机信号产生逻辑电路是由四级D触发器、一个选择器和一个异或门构成的同步时序电路；四级D触发器依次连接；
前三级D触发器中，前一级触发器的QB端连接下一级触发器的D端；最后一级触发器的QB端和第一级触发器的Q端分别连接在异或门的两个输入端，异或门的输出端连接到第一级触发器的D端；所有D触发器的时钟输入端都连接晶振的参考时钟信号REF_1信号输出端；
所述第一级触发器的Q端和QB端分别连接选择器两输入端，选择器的控制端连接信号REF_2的输出端，选择器的输出端即为随机信号产生逻辑电路的随机信号Ran_C输出端；随机信号Ran_C有高、低电平信号，并且高、低电平产生的概率相同。
所述随机信号产生逻辑电路中还包括延迟单元，该延迟单元的输入端连接第一级触发器的QB输出端与选择器的输入端之间。
数字选择逻辑电路包括三个选择器，分别是第一、二和三选择器；
第一选择器中，A输入端接地，B输入端连接随机信号产生逻辑电路的输出端，控制输入端连接外部输入信号INPUT，Y输出端分别连接第二、三选择器的控制输入端；
第二选择器中，A输入端连接第一相位频率检测器PFD1的时钟脉冲UP_1输出端，B输入端连接第一相位频率检测器PFD1的时钟脉冲DN_1输出端，Y输出端为UP信号输出端；
第三选择器中，A输入端连接第二相位频率检测器PFD2的时钟脉冲UP_2输出端，B输入端连接第二相位频率检测器PFD2的时钟脉冲DN_2输出端，Y输出端为DN信号输出端；
由所述第一选择器中的外部输入信号INPUT来选择：在锁相环工作的初始阶段，a方式；在锁相环锁定后，选择b方式；
a方式是，固定选取UP_1和DN_1作为数字选择逻辑电路的输出；
b方式是，由随机信号任意选取UP_1和DN_1还是UP_2和DN_2作为数字选择逻辑电路的输出。
所述驱动电路包括数字选择逻辑电路的UP信号和DN信号对应的UP支路和DN支路，两支路的结构相同；
对于任一支路，包括两路并行的反相器和一个延迟单元；
对于信号UPP或DNP对应的上路，包括依次连接的四个反相器，其中第一反相器的输入端连接数字选择逻辑电路的UP信号或DN信号输出端；四个反相器逐级增大；最后一级反相器输出UPP或DNP信号；
对于互补信号UPN或DNN对应的下路，所述MOS开关以及其后依次连接的三个反相器；所述MOS开关的输入端连接数字选择逻辑电路的UP信号或DN信号输出端；三个反相器逐级增大；最后一级反相器输出UPN或DNN信号；
对于上、下路中，按照从后至前顺序，三级反相器两两相同；下路中的延迟单元提供的延迟时间和上路中的第一级反相器造成的延迟时间相同。
所述延迟单元是MOS开关，该MOS开关是由PMOS和NMOS组成的常开MOS开关。
附图说明
图1是本实用新型鉴频鉴相器整体结构框图。
图2是具体实施方式采用的二分频器的电路示意图。
图3是本实用新型中随机信号产生逻辑电路的电路示意图。
图4是具体实施方式采用的相位频率检测器的电路示意图。
图5是本实用新型中数字选择逻辑电路的电路示意图。
图6是本实用新型中将数字选择逻辑电路单端输出转化成电荷泵双端输入的驱动电路示意图。
具体实施方式
下面将结合实施例级及附图，对本实用新型进一步详细说明。
本实用新型具体实施方式中所述的鉴频鉴相器电路是在图4所示相位频率检测器的基础上进行的创新和改进，通过将两个相位频率检测器整合到一个包括随机信号产生逻辑电路和数字选择逻辑电路的系统中，由两个二分频电路辅助其中一个相位频率检测器工作在较低的频率，从而可以由随机信号驱动选择两个相位频率检测器的任一个作为输出，打乱了固定的参考频率，抑制了参考杂散。
本技术方案采用的二分频电路由一个将QB信号反馈到D输入端的基于真单相时钟结构的D触发器构成。图2就是利用动态D触发器实现的二分频电路，D触发器的QB输出端反馈连接到D输入端，两个D触发器的时钟输入分别来自晶振的参考频率输入和锁相环中除法器的输出，二分频电路输出信号提供给工作频率较低的相位频率检测器。
相位频率检测器可以采用现有的相位频率检测器，如图4所示，相位频率检测器中，D触发器301和D触发器302的D输入端接电源VDD，D触发器301的时钟输入接参考频率信号或者其二分频信号，D触发器302的时钟输入接锁相环除法器反馈的信号或其二分频信号。D触发器301和D触发器302输出Q端都分别连接两级相同的反相器303,310和309,311。反相器310和反相器311的输出连接到2输入与门304，与门输出端是两级延迟电路，通过一个较大的延迟时间来克服电荷泵开关的死区问题。其中延迟电路中反相器305和306参数相同，电容308的值是电容307的1.5倍。
本实用新型中的随机信号产生逻辑电路是一个由4级D触发器和一个异或门组成的同步时序电路，如图3所示，前3级D触发器，（即触发器201,202,203）的QB输出均连接下一级触发器的D输入端，将触发器204的QB端和触发器201的Q端通过一个异或门205反馈到第一级触发器201的D端，所有D触发器的时钟输入都连接晶振输入信号，这样便实现了随机信号产生电路，为了达到随机信号的可靠稳定性要求，第一级触发器201的输出Q和QB 端连接到一个由参考信号REF_1经过二分频后的信号REF_2控制的选择器，这种创新的连接方式能保证高低电平输出概率相等，随机化程度更高。为了减弱电路中时钟竞争毛刺的问题，延迟单元207被插入到QB信号后端，通过合理调整延迟单元207的延迟时间，能有效减少毛刺。
图5和图6分别给出了数字选择逻辑电路和其后的驱动电路。数字选择逻辑电路由3个选择器401,402,403构成。UP_1,DN_1 来自高工作频率的相位频率检测器，UP_2,DN_2 来自低工作频率的相位频率检测器，选择器401的控制输入信号IINPUT由外部输入，它用来选择是固定选取UP_1,DN_1作为数字选择逻辑电路的输出还是由随机信号任意选取UP_1,DN_1或者UP_2,DN_2作为数字选择逻辑电路的输出。在锁相环工作的初始阶段，为了保证锁相环能较快的锁定，可以固定选择UP_1,DN_1作为输出。在锁相环锁定后，为了抑制杂散，随机信号便被引入来控制选择器。
对于差分或者是带镜像支路的电荷泵，仅仅提供UP和DN信号是不够的，还需要提供它们的互补信号，在此标记为UPP,UPN和DNP,DNN；他们频率相同但是电平极性相反。为了得到这样的信号我们需要在数字选择逻辑电路后加驱动电路，如图6所示。对于UP支路，反相器501,502，503,504逐级增大；并且反相器502和反相器506，反相器503和反相器507，反相器504和反相器508的相同。505是一个由PMOS和NMOS组成的常开的MOS开关，用来提供一个短的延迟，并且延迟时间和反相器501造成的延迟相同。DN支路的结构和UP 支路完全相同，UP和DN信号经过驱动电路后就能得到2对互补的电荷泵驱动信号UPP,UPN和DNP,DNN 。
Claims (7)
1.一种应用于整数分频锁相环中的杂散抑制鉴频鉴相器电路，其特征在于：包括两个二分频电路、两个基于动态触发器的相位频率检测器PFD、一个随机信号产生逻辑电路和一个数字选择逻辑电路；数字选择逻辑电路后连接有两个驱动电路；
随机信号产生逻辑电路的输入端连接晶振输入信号的参考时钟信号REF_1信号输出端，随机信号产生逻辑电路输出随机信号Ran_C；
由第一二分频电路将晶振输入的参考时钟信号REF_1进行二分频，得到信号REF_2；由第二二分频电路将锁相环中整数除法器反馈来的信号DIV_1进行二分频，得到信号DIV_2；
第一相位频率检测器PFD1的两输入端分别连接第一二分频电路的信号REF_1和信号DIV_1输出端，第一相位频率检测器PFD1输出相应的包含相位频率信息的时钟脉冲信号UP_1和信号DN_1；
第二相位频率检测器PFD2的两输入端分别连接第二二分频电路的信号REF_2和信号DIV_2输出端，第二相位频率检测器PFD2输出相应的包含相位频率信息的时钟脉冲信号UP_2和信号DN_2；
所述第一频率检测器PFD1的工作频率高于第二相位频率检测器PFD2；
数字选择逻辑电路的信号UP_1、信号DN_1、信号UP_2和信号DN_2输入端分别连接第一相位频率检测器PFD1的信号UP_1和信号DN_1输出端，以及第二相位频率检测器PFD2的信号UP_2和信号DN_2输出端；
数字选择逻辑电路的控制信号输入端分别连接随机信号产生逻辑电路信号Ran_C输出端和外部输入信号INPUT；数字选择逻辑电路的信号输出端输出信号UP和DN；UP信号经过一个驱动电路得到互补信号为UPP和UPN，它们频率相同但是电平极性相反；DN信号经过另一个驱动电路得到互补信号为DNP,DNN，它们频率相同但是电平极性相反。
2.根据权利要求1所述的应用于整数分频锁相环中的杂散抑制鉴频鉴相器电路，其特征是所述第一、二二分频电路相同；二分频电路是由一个将QB端信号反馈到D端的基于真单相时钟结构的D触发器构成；D触发器的Q端为频率输出端，D触发器的时钟信号输入端为频率输入端；
特征是所述两个相位频率检测器的结构相同；
对于任一相位频率检测器，其结构是包括两个D触发器，两个D触发器的D输入端接电源VDD；
第一D触发器的时钟信号输入端接信号REF_1或信号REF_2；第二D触发器的时钟信号输入端接信号DIV_1或信号DIV_2；
第一D触发器的 Q端连接两级反相器，两个反相器依次连接构成第一组反相器；第二D触发器的 Q端连接两级反相器，两个反相器依次连接构成第二组反相器；第一、二组反相器中个各个反相器相同；
第一、二组反相器的输出端连接到二输入与门，与门输出端是连接两级延迟电路；
两个延迟电路都是由反相器和电容构成，其中，反相器的输入端作为延迟电路的输入端，反相器的输出端作为延迟电路的输出端，并且，反相器的输出端通过电容接地；
两延迟电路中的反相器参数相同，第二级延迟电路中的电容的容值是第二级延迟电路中的电容的容值的1.5倍。
3.根据权利要求1所述的应用于整数分频锁相环中的杂散抑制鉴频鉴相器电路，其特征是所述随机信号产生逻辑电路是由四级D触发器、一个选择器和一个异或门构成的同步时序电路；四级D触发器依次连接；
前三级D触发器中，前一级触发器的QB端连接下一级触发器的D端；最后一级触发器的QB端和第一级触发器的Q端分别连接在异或门的两个输入端，异或门的输出端连接到第一级触发器的D端；所有D触发器的时钟输入端都连接晶振的参考时钟信号REF_1信号输出端；
所述第一级触发器的Q端和QB端分别连接选择器两输入端，选择器的控制端连接信号REF_2的输出端，选择器的输出端即为随机信号产生逻辑电路的随机信号Ran_C输出端；随机信号Ran_C有高、低电平信号，并且高、低电平产生的概率相同。
4.根据权利要求3所述的应用于整数分频锁相环中的杂散抑制鉴频鉴相器电路，其特征是所述随机信号产生逻辑电路中还包括延迟单元，该延迟单元的输入端连接第一级触发器的QB输出端与选择器的输入端之间。
5.根据权利要求1所述的应用于整数分频锁相环中的杂散抑制鉴频鉴相器电路，其特征是数字选择逻辑电路包括三个选择器，分别是第一、二和三选择器；
第一选择器中，A输入端接地，B输入端连接随机信号产生逻辑电路的输出端，控制输入端连接外部输入信号INPUT，Y输出端分别连接第二、三选择器的控制输入端；
第二选择器中，A输入端连接第一相位频率检测器PFD1的时钟脉冲UP_1输出端，B输入端连接第一相位频率检测器PFD1的时钟脉冲DN_1输出端，Y输出端为UP信号输出端；
第三选择器中，A输入端连接第二相位频率检测器PFD2的时钟脉冲UP_2输出端，B输入端连接第二相位频率检测器PFD2的时钟脉冲DN_2输出端，Y输出端为DN信号输出端。
6.根据权利要求5所述的应用于整数分频锁相环中的杂散抑制鉴频鉴相器电路，其特征是所述驱动电路包括数字选择逻辑电路的UP信号和DN信号对应的UP支路和DN支路，两支路的结构相同；
对于任一支路，包括两路并行的反相器和一个延迟单元；
对于信号UPP或DNP对应的上路，包括依次连接的四个反相器，其中第一反相器的输入端连接数字选择逻辑电路的UP信号或DN信号输出端；四个反相器逐级增大；最后一级反相器输出UPP或DNP信号；
对于互补信号UPN或DNN对应的下路，所述MOS开关以及其后依次连接的三个反相器；所述MOS开关的输入端连接数字选择逻辑电路的UP信号或DN信号输出端；三个反相器逐级增大；最后一级反相器输出UPN或DNN信号；
对于上、下路中，按照从后至前顺序，三级反相器两两相同；下路中的延迟单元提供的延迟时间和上路中的第一级反相器造成的延迟时间相同。
7.根据权利要求6所述的应用于整数分频锁相环中的杂散抑制鉴频鉴相器电路，其特征是所述延迟单元是MOS开关，该MOS开关是由PMOS和NMOS组成的常开MOS开关。
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